JPS6178175A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS6178175A JPS6178175A JP59200300A JP20030084A JPS6178175A JP S6178175 A JPS6178175 A JP S6178175A JP 59200300 A JP59200300 A JP 59200300A JP 20030084 A JP20030084 A JP 20030084A JP S6178175 A JPS6178175 A JP S6178175A
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- type alxga1
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 230000005669 field effect Effects 0.000 claims abstract description 10
- 230000000779 depleting effect Effects 0.000 claims abstract description 6
- 230000005533 two-dimensional electron gas Effects 0.000 claims description 10
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 18
- 238000009792 diffusion process Methods 0.000 abstract description 8
- 239000012535 impurity Substances 0.000 abstract description 2
- 229910052581 Si3N4 Inorganic materials 0.000 abstract 1
- 229910045601 alloy Inorganic materials 0.000 description 9
- 239000000956 alloy Substances 0.000 description 9
- 238000002955 isolation Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 7
- 239000000758 substrate Substances 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 239000013078 crystal Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- 229910000673 Indium arsenide Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000005275 alloying Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
- H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
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-
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- H01—ELECTRIC ELEMENTS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
-
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
- H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体集積回路に関するものであって、いわゆ
る高電子移動度トランジスタ（Ｈｉｇｈ Ｅｌｅｃｔｒ
ｏｎ？Ｉｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ、 Ｈ
Ｅ Ｍ Ｔ）を用いて構成されたＩＣに適用して最適な
ものである。
る高電子移動度トランジスタ（Ｈｉｇｈ Ｅｌｅｃｔｒ
ｏｎ？Ｉｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ、 Ｈ
Ｅ Ｍ Ｔ）を用いて構成されたＩＣに適用して最適な
ものである。
従来の技術
従来、この種のＩＣとして、例えば第３図に示すような
ものが知られている。この第３図に示すＩＣにおいては
、半絶縁性のＧａＡｓ基板ｌ上にアンドープのＧａＡｓ
層２ （Ｅｇ＝１．５ｅＶ）がエピタキシャル成長さ
れ、さらにこのＧａＡｓ層２上に電子供給層としてのＳ
ｉドープｎ型＾１． Ｇａ＋−ｘ Ａｓ （Ｘ！０．３
）層３（Ｅｇ＝１．８ｅＶ）がエピタキシャル成長され
ている。そしてこれらのＧａＡｓ層２及びｎ型Ａ１．
Ｇ３ｌ−Ｘ４３層３によって、ヘテロ接合４が形成され
ている。またこのｎ型＾ＩＸ Ｇａ＋−１１ＡＳ層３上
にはショットキーゲート電極５、ソース電極６及びドレ
イン電極７がそれぞれ形成されている。さらに上記ｎ型
Ａｌ。
ものが知られている。この第３図に示すＩＣにおいては
、半絶縁性のＧａＡｓ基板ｌ上にアンドープのＧａＡｓ
層２ （Ｅｇ＝１．５ｅＶ）がエピタキシャル成長さ
れ、さらにこのＧａＡｓ層２上に電子供給層としてのＳ
ｉドープｎ型＾１． Ｇａ＋−ｘ Ａｓ （Ｘ！０．３
）層３（Ｅｇ＝１．８ｅＶ）がエピタキシャル成長され
ている。そしてこれらのＧａＡｓ層２及びｎ型Ａ１．
Ｇ３ｌ−Ｘ４３層３によって、ヘテロ接合４が形成され
ている。またこのｎ型＾ＩＸ Ｇａ＋−１１ＡＳ層３上
にはショットキーゲート電極５、ソース電極６及びドレ
イン電極７がそれぞれ形成されている。さらに上記ｎ型
Ａｌ。
Ｇａ、−、Ａｓ層３及びＧａＡｓ層２のうちの上記ソー
ス電極６及びドレイン電極７に対応する部分には、これ
らのソース電極６及びドレイン電極７と上記ｎ型ＡＩＸ
Ｇａ＋−ｘ八Ｓ層３及びＧａＡｓ層２との合金層（ま
たは反応層）から成るソース領域８及びドレイン領域９
が形成されている。そしてこれらのショットキーゲート
電極５、ソース電極６及びドレイン電極７、ソース領域
８及びドレイン領域９等によって）（ＥＭＴが構成され
ている。またこのＨＥＭＴと隣接するＨＥＭＴ （図示
せず）との間には、例えばｎ型Ａ１． Ｇａ、−、ＡＳ
層３及びＧａＡｓ層２にＨ′（プロトン）またはＢゝ
（ホウ素）をイオン注入することにより形成されたこれ
らの結晶の損傷領域１２が設けられ、この損傷領域１２
によって互いに隣接するＨＥＭＴ間で二次元電子ガス層
１１がつながらないようにすることにより各ＨＥＭＴの
素子間分離が行われている なおこの第３図に示す］Ｃを構成する上記ＨＥＭＴにお
いては、ＧａＡｓ層２のうちのヘテロ接合４に隣接する
部分に誘起される二次元電子ガス層ｉｔの濃度をショッ
トキーゲート電極５に印加されるゲート電圧によって制
御することにより、ドレイン電流を制御するようになっ
ている。
ス電極６及びドレイン電極７に対応する部分には、これ
らのソース電極６及びドレイン電極７と上記ｎ型ＡＩＸ
Ｇａ＋−ｘ八Ｓ層３及びＧａＡｓ層２との合金層（ま
たは反応層）から成るソース領域８及びドレイン領域９
が形成されている。そしてこれらのショットキーゲート
電極５、ソース電極６及びドレイン電極７、ソース領域
８及びドレイン領域９等によって）（ＥＭＴが構成され
ている。またこのＨＥＭＴと隣接するＨＥＭＴ （図示
せず）との間には、例えばｎ型Ａ１． Ｇａ、−、ＡＳ
層３及びＧａＡｓ層２にＨ′（プロトン）またはＢゝ
（ホウ素）をイオン注入することにより形成されたこれ
らの結晶の損傷領域１２が設けられ、この損傷領域１２
によって互いに隣接するＨＥＭＴ間で二次元電子ガス層
１１がつながらないようにすることにより各ＨＥＭＴの
素子間分離が行われている なおこの第３図に示す］Ｃを構成する上記ＨＥＭＴにお
いては、ＧａＡｓ層２のうちのヘテロ接合４に隣接する
部分に誘起される二次元電子ガス層ｉｔの濃度をショッ
トキーゲート電極５に印加されるゲート電圧によって制
御することにより、ドレイン電流を制御するようになっ
ている。
上述の従来のＩＣは次のような欠点を有している。すな
わち、上述のようにＨ゛等のイオン注入により形成され
た損傷領域１２によって素子間分離を行う場合には、こ
の損傷領域１２の形成後に行われる熱処理工程やＩＣ完
成後における動作中に損傷領域１２において結晶の回復
が生じ、その結果、素子間分離が不完全となってしまう
ので、ｒｃの信頌性が悪い。
わち、上述のようにＨ゛等のイオン注入により形成され
た損傷領域１２によって素子間分離を行う場合には、こ
の損傷領域１２の形成後に行われる熱処理工程やＩＣ完
成後における動作中に損傷領域１２において結晶の回復
が生じ、その結果、素子間分離が不完全となってしまう
ので、ｒｃの信頌性が悪い。
また上述のように損傷領域１２を形成する代わりに、こ
の損傷領域１２に対応する部分をエツチングにより除去
して素子間分離を行う方法も従来知られているが、この
場合にはプレーナ型とすることが不可能であるのみなら
ず、素子の集積密度を高くすることも難しいという欠点
がある。
の損傷領域１２に対応する部分をエツチングにより除去
して素子間分離を行う方法も従来知られているが、この
場合にはプレーナ型とすることが不可能であるのみなら
ず、素子の集積密度を高くすることも難しいという欠点
がある。
発明が解決しようとする問題点
本発明は、上述の問題にかんがみ、ＨＥ Ｍ Ｔ等のヘ
テロ接合電界効果トランジスタを用いて構成される従来
の半導体集積回路が有する上述のような欠点を是正した
半導体集積回路を提供することを目的とする。
テロ接合電界効果トランジスタを用いて構成される従来
の半導体集積回路が有する上述のような欠点を是正した
半導体集積回路を提供することを目的とする。
問題点を解決するための手段
本発明に係る半導体集積回路は、第１の半導体層（例え
ばＧａＡｓ層２）と、この第１の半導体層上に設けられ
かつこの第１の半導体層とヘテロ接合（例えばペテロ接
合４）を形成している第２の半導体層（例えばｎ型＾１
ｇ Ｇａ＋−ＸＡｓ （ｘ−０，３）層３）と、この第
２の半導体層上に設けられているショットキーゲート電
極（例えばＴｉ／Ｐｔ／Ａｕから成るショットキーゲー
ト電極５）と、上記第２の半導体層上に設けられている
ソース電極及びドレイン電極（例えばＡｕＧｅから成る
ソース電極６及びドレイン電極７）とをそれぞれ具備し
、上記第１の半導体層のうちの上記ヘテロ接合に隣接す
る部分に誘起される二次元電子ガス層の濃度を制御する
ことによりドレイン電流を゛制御する複数のヘテロ接合
電界効果トランジスタを用いて構成された半導体集積回
路において、上記複数のヘテロ接合電界効果トランジス
タの間における上記第２の半導体層に上記二次元電子ガ
ス層を空乏化するための空乏化手段（例えば９４層１４
またはｐｔｌ１７及び合金層１８）を設け、これによっ
て上記複数のヘテロ接合電界効果トランジスタを分離し
ている。
ばＧａＡｓ層２）と、この第１の半導体層上に設けられ
かつこの第１の半導体層とヘテロ接合（例えばペテロ接
合４）を形成している第２の半導体層（例えばｎ型＾１
ｇ Ｇａ＋−ＸＡｓ （ｘ−０，３）層３）と、この第
２の半導体層上に設けられているショットキーゲート電
極（例えばＴｉ／Ｐｔ／Ａｕから成るショットキーゲー
ト電極５）と、上記第２の半導体層上に設けられている
ソース電極及びドレイン電極（例えばＡｕＧｅから成る
ソース電極６及びドレイン電極７）とをそれぞれ具備し
、上記第１の半導体層のうちの上記ヘテロ接合に隣接す
る部分に誘起される二次元電子ガス層の濃度を制御する
ことによりドレイン電流を゛制御する複数のヘテロ接合
電界効果トランジスタを用いて構成された半導体集積回
路において、上記複数のヘテロ接合電界効果トランジス
タの間における上記第２の半導体層に上記二次元電子ガ
ス層を空乏化するための空乏化手段（例えば９４層１４
またはｐｔｌ１７及び合金層１８）を設け、これによっ
て上記複数のヘテロ接合電界効果トランジスタを分離し
ている。
実施例
以下本発明に係る半導体集積回路をＨＥＭＴを素子とし
て用いたＩＣに適用した実施例につき図面を参照しなが
ら説明する。なお以下の第１図及び第２図においては、
第３図と同一部分には同一の符号を付し、必要に応じて
その説明を省略する。
て用いたＩＣに適用した実施例につき図面を参照しなが
ら説明する。なお以下の第１図及び第２図においては、
第３図と同一部分には同一の符号を付し、必要に応じて
その説明を省略する。
まず本発明の第１実施例を第１図に基づいて説明する。
第１図に示すように、第１実施例によるＩＣにおいては
、半絶縁性のＧａＡｓ基板ｌ上にアンドープのＧａＡｓ
層２が例えばＭ Ｂ Ｅ法（またはＭＯＣＶＤ法）によ
りエピタキシャル成長され、さらにこのＧａＡｓ層２上
にｎ型へ１． Ｇａ、−、Ａｓ層３が同じ＜ＭＢＥ法に
よりエピタキシャル成長されている。またこのｎ型ＡＩ
Ｘ Ｇａ＋−１１Ａｓ層層上上は例えばＴｊ、／Ｐｔ／
Ａｕから成るショットキーゲート電極５と、例えばＡｕ
Ｇｅから成るソース電極６及びドレイン電極７が形成さ
れている。さらに上記口型Ａ１． Ｇａ１−ｘ Ａｓ層
３及びＧａＡｓ層２中には、ソース領域８及びドレイン
領域９が形成されている。
、半絶縁性のＧａＡｓ基板ｌ上にアンドープのＧａＡｓ
層２が例えばＭ Ｂ Ｅ法（またはＭＯＣＶＤ法）によ
りエピタキシャル成長され、さらにこのＧａＡｓ層２上
にｎ型へ１． Ｇａ、−、Ａｓ層３が同じ＜ＭＢＥ法に
よりエピタキシャル成長されている。またこのｎ型ＡＩ
Ｘ Ｇａ＋−１１Ａｓ層層上上は例えばＴｊ、／Ｐｔ／
Ａｕから成るショットキーゲート電極５と、例えばＡｕ
Ｇｅから成るソース電極６及びドレイン電極７が形成さ
れている。さらに上記口型Ａ１． Ｇａ１−ｘ Ａｓ層
３及びＧａＡｓ層２中には、ソース領域８及びドレイン
領域９が形成されている。
本実施例によるＩＣにおいては、第３図に示す従来のＩ
Ｃと同様な上述の構成に加えて、ｎ型へＩｘＧａ＋−９
＾５Ｊｉ３中にその一端がソース電極６と電気的に接続
されているｐ’Ｊｉｌ１４が形成されている。このｐ’
１４は、例えばｎ型へｌｘ ＧａＩ−ｘ Ａｓ層層上上
例えば５ｉｘＮ４膜から成る拡散マスクを設け、この拡
散マスクを用いて、例えば開管式の拡散法により例えば
６００℃以下の低温でＺｎをｎ型ＡｌｖＧａ＋−イΔ５
ｌｉ３に拡散させることによって形成されたものである
。またこのｐ°層１４は、例えば口型Ａ１ｇ Ｇａ＋□
Ａｓ層３のＪ秀電率をε、ドナー濃度をＮ６＝ｐ”層１
４の下方におけるこのｎ型Ａｔ、 Ｇａ、−、Ａｓ層３
の厚さをｄ（第１図参照）、電子電荷の絶対値をｑとす
ると、 を満足するようにそのアクセプター濃度及び接合深さが
選択されている。
Ｃと同様な上述の構成に加えて、ｎ型へＩｘＧａ＋−９
＾５Ｊｉ３中にその一端がソース電極６と電気的に接続
されているｐ’Ｊｉｌ１４が形成されている。このｐ’
１４は、例えばｎ型へｌｘ ＧａＩ−ｘ Ａｓ層層上上
例えば５ｉｘＮ４膜から成る拡散マスクを設け、この拡
散マスクを用いて、例えば開管式の拡散法により例えば
６００℃以下の低温でＺｎをｎ型ＡｌｖＧａ＋−イΔ５
ｌｉ３に拡散させることによって形成されたものである
。またこのｐ°層１４は、例えば口型Ａ１ｇ Ｇａ＋□
Ａｓ層３のＪ秀電率をε、ドナー濃度をＮ６＝ｐ”層１
４の下方におけるこのｎ型Ａｔ、 Ｇａ、−、Ａｓ層３
の厚さをｄ（第１図参照）、電子電荷の絶対値をｑとす
ると、 を満足するようにそのアクセプター濃度及び接合深さが
選択されている。
このように、上述の第１実施例によればｎ型＾ｌＸＧａ
、−、へＳ層３にｐ″Ｊｉ１４を形成しているので、こ
のｐ゛層層迄４ｎ型ＡｌＸＧａ、−、ｌＡｓ層３とのｐ
ｎ接合１５におＬＪる空乏層が低不純物濃度のｎ型Ａ１
． ＧａＩ−ｘ Ａｓ層層側側広がり、このためｐ゛層
層迄４下方のｎ型ＡＩＸ Ｇａ１−Ｘ Ａｓ層３とＧａ
Ａｓ層２のうちのヘテロ接合４に隣接する部分２ａとが
空乏化される。従って、ＧａＡｓ層２のうちのｐ゛層層
迄４下方に対応する部分のヘテロ接合４近傍においては
二次元電子ガス層１１が存在しない。このため、各ＨＥ
ＭＴ間の分離を確実に行うことができる。しかもこのｐ
゛層層迄４よる素子間分離はプレーナ型であるので製造
プロセス上有利であるのみならず、ｐ゛層層迄４幅が小
さくても効果的に素子間分離を行うことができるので素
子間分離領域の大きさを小さくすることができ、従って
素子の高密度化が可能である。
、−、へＳ層３にｐ″Ｊｉ１４を形成しているので、こ
のｐ゛層層迄４ｎ型ＡｌＸＧａ、−、ｌＡｓ層３とのｐ
ｎ接合１５におＬＪる空乏層が低不純物濃度のｎ型Ａ１
． ＧａＩ−ｘ Ａｓ層層側側広がり、このためｐ゛層
層迄４下方のｎ型ＡＩＸ Ｇａ１−Ｘ Ａｓ層３とＧａ
Ａｓ層２のうちのヘテロ接合４に隣接する部分２ａとが
空乏化される。従って、ＧａＡｓ層２のうちのｐ゛層層
迄４下方に対応する部分のヘテロ接合４近傍においては
二次元電子ガス層１１が存在しない。このため、各ＨＥ
ＭＴ間の分離を確実に行うことができる。しかもこのｐ
゛層層迄４よる素子間分離はプレーナ型であるので製造
プロセス上有利であるのみならず、ｐ゛層層迄４幅が小
さくても効果的に素子間分離を行うことができるので素
子間分離領域の大きさを小さくすることができ、従って
素子の高密度化が可能である。
またｐ゛層層迄４ｎ型ＡＩＸ Ｇａ１−ｘ Ａｓ層３や
ＧａＡｓ層２の形成に用いる温度よりも低温の６００℃
で形成しているので、このｐ゛層層迄４形成時における
拡散等によるヘテロ接合４への影響が解消される。
ＧａＡｓ層２の形成に用いる温度よりも低温の６００℃
で形成しているので、このｐ゛層層迄４形成時における
拡散等によるヘテロ接合４への影響が解消される。
さらにソース電極６をｐ“層１４の電極としても用いて
いるので、２０層１４の電極をソース電極６とは別に設
ける必要がなく、このため製造工程の前略化が可能であ
る。しかもソース電極６はＨＥＭＴの動作時においては
通常接地されるので、ｐ゛層層迄４また自動的に接地さ
れることになり、このため回路設計も容易である。なお
ソース電極６及びドレイン電極７を構成するＡｕＧｅは
ｎ型Ａｔ。
いるので、２０層１４の電極をソース電極６とは別に設
ける必要がなく、このため製造工程の前略化が可能であ
る。しかもソース電極６はＨＥＭＴの動作時においては
通常接地されるので、ｐ゛層層迄４また自動的に接地さ
れることになり、このため回路設計も容易である。なお
ソース電極６及びドレイン電極７を構成するＡｕＧｅは
ｎ型Ａｔ。
Ｇａｐ−、Ａｓ層３のみならず、ｐ ’ Ｉｔ ｌ ４
に対してもオーミック接触となっている。
に対してもオーミック接触となっている。
次に本発明の第２実施例を第２図に基づいて説明する。
第２図に示すように、第２実施例による【Ｃにおいては
、第１実施例におけるｐ″層１４に代えて、ｎ型＾１．
Ｇａ、−、Ａｓ層層上上Ｐｔ膜１７が形成され、さら
にこのｐｔ膜１７の下方には、このｐｔ膜Ｉ７とｎ型Ａ
ｌ、ＩＧａ＋−ｘ ＡｓＮ ３とを例えば３８０〜４０
０℃の低温で合金化させることにより形成された合金層
１８が形成されている。またこのｐｔ膜１７とソース電
極６との上にはこれらを接続するＴｉ／Ｐｔ／Ａｕ膜１
９が形成されている。このように、第２実施例によれば
、ｐｔ膜１７と合金層１８とを形成しているので、この
合金層１８とｎ型Ａｌ。
、第１実施例におけるｐ″層１４に代えて、ｎ型＾１．
Ｇａ、−、Ａｓ層層上上Ｐｔ膜１７が形成され、さら
にこのｐｔ膜１７の下方には、このｐｔ膜Ｉ７とｎ型Ａ
ｌ、ＩＧａ＋−ｘ ＡｓＮ ３とを例えば３８０〜４０
０℃の低温で合金化させることにより形成された合金層
１８が形成されている。またこのｐｔ膜１７とソース電
極６との上にはこれらを接続するＴｉ／Ｐｔ／Ａｕ膜１
９が形成されている。このように、第２実施例によれば
、ｐｔ膜１７と合金層１８とを形成しているので、この
合金層１８とｎ型Ａｌ。
Ｇａ、−８Ａｓ３との間にショットキー接合２０が形成
されている。従って、第１実施例と同様に、このショッ
トキー接合２０の下方におけるｎ型Ａｌ。
されている。従って、第１実施例と同様に、このショッ
トキー接合２０の下方におけるｎ型Ａｌ。
Ｇａｌ□Ａｓ層３と、ＧａＡｓ層２のうちのヘテロ接合
４に隣接する部分は空乏化される。このため、ＧａＡｓ
層２のうちのｐｔ膜１７の下方に対応する部分のヘテロ
接合４近傍においては、二次元電子ガス層Ｕが空乏化さ
れるので、各ＨＥＭＴ間の分離を効果的に行うことがで
きる。しかもこの素子間分離はブレーナ型であるので、
ＩＣ化に有利であり、例えば素子の集積密度を高くする
ことができると共に、配線の形成が容易である。
４に隣接する部分は空乏化される。このため、ＧａＡｓ
層２のうちのｐｔ膜１７の下方に対応する部分のヘテロ
接合４近傍においては、二次元電子ガス層Ｕが空乏化さ
れるので、各ＨＥＭＴ間の分離を効果的に行うことがで
きる。しかもこの素子間分離はブレーナ型であるので、
ＩＣ化に有利であり、例えば素子の集積密度を高くする
ことができると共に、配線の形成が容易である。
またｐｔ膜１７及び合金層１８は低温プロセスで形成す
ることができるので、ペテロ接合４に悪影響を及ぼすこ
とがない。さらにショットキーゲート電極５、ソース電
極６及びドレイン電極７を形成した後にｐｔ膜ｔ７を形
成し、次いで低温で熱処理を行うことにより合金層１８
を形成しているので、ＨＥＭＴの特性をモニターしなが
らショットキー接合２０の深さを変えることができ、こ
のため素子間分離を確実に行うことができる。また合金
層１８を形成した後に行う熱処理工程によってショット
キー接合２０の深さが深くなった場合においても素子間
分離には何ら支障を来すことがないので、製造プロセス
が容易であるのみならず、得られるＩＣの信頼性が高い
。
ることができるので、ペテロ接合４に悪影響を及ぼすこ
とがない。さらにショットキーゲート電極５、ソース電
極６及びドレイン電極７を形成した後にｐｔ膜ｔ７を形
成し、次いで低温で熱処理を行うことにより合金層１８
を形成しているので、ＨＥＭＴの特性をモニターしなが
らショットキー接合２０の深さを変えることができ、こ
のため素子間分離を確実に行うことができる。また合金
層１８を形成した後に行う熱処理工程によってショット
キー接合２０の深さが深くなった場合においても素子間
分離には何ら支障を来すことがないので、製造プロセス
が容易であるのみならず、得られるＩＣの信頼性が高い
。
なおｐｔは金属であるので、ＧＮＤラインと等電位（接
地）にするのが製造プロセス的に極めて容易であるとい
う利点もある。
地）にするのが製造プロセス的に極めて容易であるとい
う利点もある。
本発明は上述の第１及び第２実施例に限定されるもので
はな（、本発明の技術的思想に基づく種種の変形が可能
である。例えば、上述の２つの実施例においては、電子
供給層としてｎ型Ａ１． Ｇａ、−。
はな（、本発明の技術的思想に基づく種種の変形が可能
である。例えば、上述の２つの実施例においては、電子
供給層としてｎ型Ａ１． Ｇａ、−。
＾ｓ （ｘ ＝０．３）層３を用いたが、必要に応じて
Ｘとして０．３以外の値を用いてもよく、さらにこのｎ
型ＡｌＸＧａ１−ｘ Ａｓ層３の代わりにｎ型のＧａＡ
ｓＪ！ｉ、ＡｌＡｓ層、ＩｎＧａＡｓ層、ＩｎＡｓ層等
の他の種類の半導体層を用いてもよい。なおＨＥＭＴの
動作上、電子供給層のバンドギャップＥｇはアンドープ
のＧａＡｓＪｉ２のバンドギャップＥｇよりも大きい必
要がある。
Ｘとして０．３以外の値を用いてもよく、さらにこのｎ
型ＡｌＸＧａ１−ｘ Ａｓ層３の代わりにｎ型のＧａＡ
ｓＪ！ｉ、ＡｌＡｓ層、ＩｎＧａＡｓ層、ＩｎＡｓ層等
の他の種類の半導体層を用いてもよい。なおＨＥＭＴの
動作上、電子供給層のバンドギャップＥｇはアンドープ
のＧａＡｓＪｉ２のバンドギャップＥｇよりも大きい必
要がある。
また必要に応じて第１図及び第２図における各半導体層
の導電型を反転させて反対導電型とすることも可能であ
る。さらにソース電極６及びドレイン電極７は例えばＡ
ｕＧｅ／＾Ｕで構成してもよく、またショットキーゲー
ト電極５もＡＩ等で構成してもよい。
の導電型を反転させて反対導電型とすることも可能であ
る。さらにソース電極６及びドレイン電極７は例えばＡ
ｕＧｅ／＾Ｕで構成してもよく、またショットキーゲー
ト電極５もＡＩ等で構成してもよい。
また上述の第１実施例においては、ｐ°層１４を熱拡散
法により形成しているが、例えばイオン注入法により形
成してもよい、さらに必要に応じてｐ゛層１４をソース
電極６と離れた位置に形成することも可能である。この
場合にはソース電極６とは別にこのｐ゛層Ｉ４のための
電極を形成すればよい、また上述の第２実施例において
用いたＰｔ＃契１７の代わりにＰＬシリサイド膜を用い
てもよい。さらに上述の第２実施例においては、Ｔｉ／
Ｐｔ’／Ａｕ１ｌ１９を形成してｐｔ膜１７とソース電
極６とを接続しているが、このＴｊ／Ｐｔ／Ａｕ膜１．
９は必要に応じて省略可能である。またショットキー接
合２゜を形成するための熱処理の温度は上述の第２実施
例で用いた温度に限定されるものではなく、必要に応じ
゛ζ変更可能である。
法により形成しているが、例えばイオン注入法により形
成してもよい、さらに必要に応じてｐ゛層１４をソース
電極６と離れた位置に形成することも可能である。この
場合にはソース電極６とは別にこのｐ゛層Ｉ４のための
電極を形成すればよい、また上述の第２実施例において
用いたＰｔ＃契１７の代わりにＰＬシリサイド膜を用い
てもよい。さらに上述の第２実施例においては、Ｔｉ／
Ｐｔ’／Ａｕ１ｌ１９を形成してｐｔ膜１７とソース電
極６とを接続しているが、このＴｊ／Ｐｔ／Ａｕ膜１．
９は必要に応じて省略可能である。またショットキー接
合２゜を形成するための熱処理の温度は上述の第２実施
例で用いた温度に限定されるものではなく、必要に応じ
゛ζ変更可能である。
発明の効果
本発明に係る半４体集積回路によれば、複数のヘテロ接
合電界効果トランジスタの間における第２の半ｉム体層
に二次元電子ガス層を空乏化するための空乏化手段を設
け、これによって上記複数のヘテロ接合電界効果トラン
ジスタを分離しているので、各ヘテロ接合電界効果トラ
ンジスタの分離を確実にしかも効果的に行うことが可能
である。
合電界効果トランジスタの間における第２の半ｉム体層
に二次元電子ガス層を空乏化するための空乏化手段を設
け、これによって上記複数のヘテロ接合電界効果トラン
ジスタを分離しているので、各ヘテロ接合電界効果トラ
ンジスタの分離を確実にしかも効果的に行うことが可能
である。
第１図は本発明の第１実施例を示す断面図、第２図は本
発明の第２実施例を示す断面図、第３図はＨＥＭＴを用
いて構成された従来の半導体集積回路を示す断面図であ
る。 なお図面に用いられた符号において、 １−・・・・・−・−・−・・・〜ＧａＡｓ基板２−−
−−＝−−−−ＧａＡｓ層（第１の半導体層）３・・・
−・−・・−・・・−・・−・−・ｎ型Ａ１． Ｇａｔ
−、Ａｓ層（第２の半導体層） ５−ｍ−−−−−・・・−・−・ショットキーゲート電
極６−・−・−一−−−〜・−・・・ソース電橋７−−
−〜−・・−−一−−−−・・・・ドレイン電極１１・
・−一一−−−・・・・・・・二次元電子ガス層１４−
・−・・・・・・・・−ｐ゛層（空乏化手段）１７−・
・−・−・−・−・−ｐｔ膜 １８−・−・・−・・・・・・−合金層２０−−・−・
・・−・・−・ショットキー接合である。
発明の第２実施例を示す断面図、第３図はＨＥＭＴを用
いて構成された従来の半導体集積回路を示す断面図であ
る。 なお図面に用いられた符号において、 １−・・・・・−・−・−・・・〜ＧａＡｓ基板２−−
−−＝−−−−ＧａＡｓ層（第１の半導体層）３・・・
−・−・・−・・・−・・−・−・ｎ型Ａ１． Ｇａｔ
−、Ａｓ層（第２の半導体層） ５−ｍ−−−−−・・・−・−・ショットキーゲート電
極６−・−・−一−−−〜・−・・・ソース電橋７−−
−〜−・・−−一−−−−・・・・ドレイン電極１１・
・−一一−−−・・・・・・・二次元電子ガス層１４−
・−・・・・・・・・−ｐ゛層（空乏化手段）１７−・
・−・−・−・−・−ｐｔ膜 １８−・−・・−・・・・・・−合金層２０−−・−・
・・−・・−・ショットキー接合である。
Claims (1)
- 第１の半導体層と、この第１の半導体層上に設けられ
かつこの第１の半導体層とヘテロ接合を形成している第
２の半導体層と、この第２の半導体層上に設けられてい
るショットキーゲート電極と、上記第２の半導体層上に
設けられているソース電極及びドレイン電極とをそれぞ
れ具備し、上記第１の半導体層のうちの上記ヘテロ接合
に隣接する部分に誘起される二次元電子ガス層の濃度を
制御することによりドレイン電流を制御する複数のヘテ
ロ接合電界効果トランジスタを用いて構成された半導体
集積回路において、上記複数のヘテロ接合電界効果トラ
ンジスタの間における上記第２の半導体層に上記二次元
電子ガス層を空乏化するための空乏化手段を設け、これ
によって上記複数のヘテロ接合電界効果トランジスタを
分離したことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59200300A JPS6178175A (ja) | 1984-09-25 | 1984-09-25 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59200300A JPS6178175A (ja) | 1984-09-25 | 1984-09-25 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6178175A true JPS6178175A (ja) | 1986-04-21 |
Family
ID=16422021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59200300A Pending JPS6178175A (ja) | 1984-09-25 | 1984-09-25 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6178175A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007234644A (ja) * | 2006-02-27 | 2007-09-13 | Toyota Central Res & Dev Lab Inc | ダイオード |
| JP2016527716A (ja) * | 2013-07-08 | 2016-09-08 | エフィシエント パワー コンヴァーション コーポレーション | 窒化ガリウムデバイスにおける分離構造及び集積回路 |
-
1984
- 1984-09-25 JP JP59200300A patent/JPS6178175A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007234644A (ja) * | 2006-02-27 | 2007-09-13 | Toyota Central Res & Dev Lab Inc | ダイオード |
| JP2016527716A (ja) * | 2013-07-08 | 2016-09-08 | エフィシエント パワー コンヴァーション コーポレーション | 窒化ガリウムデバイスにおける分離構造及び集積回路 |
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