JPS6178175A - 半導体集積回路 - Google Patents

半導体集積回路

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JPS6178175A
JPS6178175A JP59200300A JP20030084A JPS6178175A JP S6178175 A JPS6178175 A JP S6178175A JP 59200300 A JP59200300 A JP 59200300A JP 20030084 A JP20030084 A JP 20030084A JP S6178175 A JPS6178175 A JP S6178175A
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JP
Japan
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layer
type
xas
semiconductor layer
type alxga1
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JP59200300A
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English (en)
Inventor
Yoji Kato
加藤 洋二
Yoshihiro Miyazawa
宮沢 芳宏
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Sony Corp
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Sony Corp
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Publication date
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    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
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    • HELECTRICITY
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    • H01L27/0605Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
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    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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    • H01L29/772Field effect transistors
    • H01L29/778Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体集積回路に関するものであって、いわゆ
る高電子移動度トランジスタ(High Electr
on?Iobility Transistor、 H
E M T)を用いて構成されたICに適用して最適な
ものである。
従来の技術 従来、この種のICとして、例えば第3図に示すような
ものが知られている。この第3図に示すICにおいては
、半絶縁性のGaAs基板l上にアンドープのGaAs
層2  (Eg=1.5eV)がエピタキシャル成長さ
れ、さらにこのGaAs層2上に電子供給層としてのS
iドープn型^1. Ga+−x As (X!0.3
)層3(Eg=1.8eV)がエピタキシャル成長され
ている。そしてこれらのGaAs層2及びn型A1. 
G3l−X43層3によって、ヘテロ接合4が形成され
ている。またこのn型^IX Ga+−11AS層3上
にはショットキーゲート電極5、ソース電極6及びドレ
イン電極7がそれぞれ形成されている。さらに上記n型
Al。
Ga、−、As層3及びGaAs層2のうちの上記ソー
ス電極6及びドレイン電極7に対応する部分には、これ
らのソース電極6及びドレイン電極7と上記n型AIX
 Ga+−x八S層3及びGaAs層2との合金層(ま
たは反応層)から成るソース領域8及びドレイン領域9
が形成されている。そしてこれらのショットキーゲート
電極5、ソース電極6及びドレイン電極7、ソース領域
8及びドレイン領域9等によって)(EMTが構成され
ている。またこのHEMTと隣接するHEMT (図示
せず)との間には、例えばn型A1. Ga、−、AS
層3及びGaAs層2にH′(プロトン)またはBゝ 
(ホウ素)をイオン注入することにより形成されたこれ
らの結晶の損傷領域12が設けられ、この損傷領域12
によって互いに隣接するHEMT間で二次元電子ガス層
11がつながらないようにすることにより各HEMTの
素子間分離が行われている なおこの第3図に示す]Cを構成する上記HEMTにお
いては、GaAs層2のうちのヘテロ接合4に隣接する
部分に誘起される二次元電子ガス層itの濃度をショッ
トキーゲート電極5に印加されるゲート電圧によって制
御することにより、ドレイン電流を制御するようになっ
ている。
上述の従来のICは次のような欠点を有している。すな
わち、上述のようにH゛等のイオン注入により形成され
た損傷領域12によって素子間分離を行う場合には、こ
の損傷領域12の形成後に行われる熱処理工程やIC完
成後における動作中に損傷領域12において結晶の回復
が生じ、その結果、素子間分離が不完全となってしまう
ので、rcの信頌性が悪い。
また上述のように損傷領域12を形成する代わりに、こ
の損傷領域12に対応する部分をエツチングにより除去
して素子間分離を行う方法も従来知られているが、この
場合にはプレーナ型とすることが不可能であるのみなら
ず、素子の集積密度を高くすることも難しいという欠点
がある。
発明が解決しようとする問題点 本発明は、上述の問題にかんがみ、HE M T等のヘ
テロ接合電界効果トランジスタを用いて構成される従来
の半導体集積回路が有する上述のような欠点を是正した
半導体集積回路を提供することを目的とする。
問題点を解決するための手段 本発明に係る半導体集積回路は、第1の半導体層(例え
ばGaAs層2)と、この第1の半導体層上に設けられ
かつこの第1の半導体層とヘテロ接合(例えばペテロ接
合4)を形成している第2の半導体層(例えばn型^1
g Ga+−XAs (x−0,3)層3)と、この第
2の半導体層上に設けられているショットキーゲート電
極(例えばTi/Pt/Auから成るショットキーゲー
ト電極5)と、上記第2の半導体層上に設けられている
ソース電極及びドレイン電極(例えばAuGeから成る
ソース電極6及びドレイン電極7)とをそれぞれ具備し
、上記第1の半導体層のうちの上記ヘテロ接合に隣接す
る部分に誘起される二次元電子ガス層の濃度を制御する
ことによりドレイン電流を゛制御する複数のヘテロ接合
電界効果トランジスタを用いて構成された半導体集積回
路において、上記複数のヘテロ接合電界効果トランジス
タの間における上記第2の半導体層に上記二次元電子ガ
ス層を空乏化するための空乏化手段(例えば94層14
またはptl17及び合金層18)を設け、これによっ
て上記複数のヘテロ接合電界効果トランジスタを分離し
ている。
実施例 以下本発明に係る半導体集積回路をHEMTを素子とし
て用いたICに適用した実施例につき図面を参照しなが
ら説明する。なお以下の第1図及び第2図においては、
第3図と同一部分には同一の符号を付し、必要に応じて
その説明を省略する。
まず本発明の第1実施例を第1図に基づいて説明する。
第1図に示すように、第1実施例によるICにおいては
、半絶縁性のGaAs基板l上にアンドープのGaAs
層2が例えばM B E法(またはMOCVD法)によ
りエピタキシャル成長され、さらにこのGaAs層2上
にn型へ1. Ga、−、As層3が同じ<MBE法に
よりエピタキシャル成長されている。またこのn型AI
X Ga+−11As層層上上は例えばTj、/Pt/
Auから成るショットキーゲート電極5と、例えばAu
Geから成るソース電極6及びドレイン電極7が形成さ
れている。さらに上記口型A1. Ga1−x As層
3及びGaAs層2中には、ソース領域8及びドレイン
領域9が形成されている。
本実施例によるICにおいては、第3図に示す従来のI
Cと同様な上述の構成に加えて、n型へIxGa+−9
^5Ji3中にその一端がソース電極6と電気的に接続
されているp’Jil14が形成されている。このp’
14は、例えばn型へlx GaI−x As層層上上
例えば5ixN4膜から成る拡散マスクを設け、この拡
散マスクを用いて、例えば開管式の拡散法により例えば
600℃以下の低温でZnをn型AlvGa+−イΔ5
li3に拡散させることによって形成されたものである
。またこのp°層14は、例えば口型A1g Ga+□
As層3のJ秀電率をε、ドナー濃度をN6=p”層1
4の下方におけるこのn型At、 Ga、−、As層3
の厚さをd(第1図参照)、電子電荷の絶対値をqとす
ると、 を満足するようにそのアクセプター濃度及び接合深さが
選択されている。
このように、上述の第1実施例によればn型^lXGa
、−、へS層3にp″Ji14を形成しているので、こ
のp゛層層迄4n型AlXGa、−、lAs層3とのp
n接合15におLJる空乏層が低不純物濃度のn型A1
. GaI−x As層層側側広がり、このためp゛層
層迄4下方のn型AIX Ga1−X As層3とGa
As層2のうちのヘテロ接合4に隣接する部分2aとが
空乏化される。従って、GaAs層2のうちのp゛層層
迄4下方に対応する部分のヘテロ接合4近傍においては
二次元電子ガス層11が存在しない。このため、各HE
MT間の分離を確実に行うことができる。しかもこのp
゛層層迄4よる素子間分離はプレーナ型であるので製造
プロセス上有利であるのみならず、p゛層層迄4幅が小
さくても効果的に素子間分離を行うことができるので素
子間分離領域の大きさを小さくすることができ、従って
素子の高密度化が可能である。
またp゛層層迄4n型AIX Ga1−x As層3や
GaAs層2の形成に用いる温度よりも低温の600℃
で形成しているので、このp゛層層迄4形成時における
拡散等によるヘテロ接合4への影響が解消される。
さらにソース電極6をp“層14の電極としても用いて
いるので、20層14の電極をソース電極6とは別に設
ける必要がなく、このため製造工程の前略化が可能であ
る。しかもソース電極6はHEMTの動作時においては
通常接地されるので、p゛層層迄4また自動的に接地さ
れることになり、このため回路設計も容易である。なお
ソース電極6及びドレイン電極7を構成するAuGeは
n型At。
Gap−、As層3のみならず、p ’ It l 4
に対してもオーミック接触となっている。
次に本発明の第2実施例を第2図に基づいて説明する。
第2図に示すように、第2実施例による【Cにおいては
、第1実施例におけるp″層14に代えて、n型^1.
 Ga、−、As層層上上Pt膜17が形成され、さら
にこのpt膜17の下方には、このpt膜I7とn型A
l、IGa+−x AsN 3とを例えば380〜40
0℃の低温で合金化させることにより形成された合金層
18が形成されている。またこのpt膜17とソース電
極6との上にはこれらを接続するTi/Pt/Au膜1
9が形成されている。このように、第2実施例によれば
、pt膜17と合金層18とを形成しているので、この
合金層18とn型Al。
Ga、−8As3との間にショットキー接合20が形成
されている。従って、第1実施例と同様に、このショッ
トキー接合20の下方におけるn型Al。
Gal□As層3と、GaAs層2のうちのヘテロ接合
4に隣接する部分は空乏化される。このため、GaAs
層2のうちのpt膜17の下方に対応する部分のヘテロ
接合4近傍においては、二次元電子ガス層Uが空乏化さ
れるので、各HEMT間の分離を効果的に行うことがで
きる。しかもこの素子間分離はブレーナ型であるので、
IC化に有利であり、例えば素子の集積密度を高くする
ことができると共に、配線の形成が容易である。
またpt膜17及び合金層18は低温プロセスで形成す
ることができるので、ペテロ接合4に悪影響を及ぼすこ
とがない。さらにショットキーゲート電極5、ソース電
極6及びドレイン電極7を形成した後にpt膜t7を形
成し、次いで低温で熱処理を行うことにより合金層18
を形成しているので、HEMTの特性をモニターしなが
らショットキー接合20の深さを変えることができ、こ
のため素子間分離を確実に行うことができる。また合金
層18を形成した後に行う熱処理工程によってショット
キー接合20の深さが深くなった場合においても素子間
分離には何ら支障を来すことがないので、製造プロセス
が容易であるのみならず、得られるICの信頼性が高い
なおptは金属であるので、GNDラインと等電位(接
地)にするのが製造プロセス的に極めて容易であるとい
う利点もある。
本発明は上述の第1及び第2実施例に限定されるもので
はな(、本発明の技術的思想に基づく種種の変形が可能
である。例えば、上述の2つの実施例においては、電子
供給層としてn型A1. Ga、−。
^s (x =0.3)層3を用いたが、必要に応じて
Xとして0.3以外の値を用いてもよく、さらにこのn
型AlXGa1−x As層3の代わりにn型のGaA
sJ!i、AlAs層、InGaAs層、InAs層等
の他の種類の半導体層を用いてもよい。なおHEMTの
動作上、電子供給層のバンドギャップEgはアンドープ
のGaAsJi2のバンドギャップEgよりも大きい必
要がある。
また必要に応じて第1図及び第2図における各半導体層
の導電型を反転させて反対導電型とすることも可能であ
る。さらにソース電極6及びドレイン電極7は例えばA
uGe/^Uで構成してもよく、またショットキーゲー
ト電極5もAI等で構成してもよい。
また上述の第1実施例においては、p°層14を熱拡散
法により形成しているが、例えばイオン注入法により形
成してもよい、さらに必要に応じてp゛層14をソース
電極6と離れた位置に形成することも可能である。この
場合にはソース電極6とは別にこのp゛層I4のための
電極を形成すればよい、また上述の第2実施例において
用いたPt#契17の代わりにPLシリサイド膜を用い
てもよい。さらに上述の第2実施例においては、Ti/
Pt’/Au1l19を形成してpt膜17とソース電
極6とを接続しているが、このTj/Pt/Au膜1.
9は必要に応じて省略可能である。またショットキー接
合2゜を形成するための熱処理の温度は上述の第2実施
例で用いた温度に限定されるものではなく、必要に応じ
゛ζ変更可能である。
発明の効果 本発明に係る半4体集積回路によれば、複数のヘテロ接
合電界効果トランジスタの間における第2の半iム体層
に二次元電子ガス層を空乏化するための空乏化手段を設
け、これによって上記複数のヘテロ接合電界効果トラン
ジスタを分離しているので、各ヘテロ接合電界効果トラ
ンジスタの分離を確実にしかも効果的に行うことが可能
である。
【図面の簡単な説明】
第1図は本発明の第1実施例を示す断面図、第2図は本
発明の第2実施例を示す断面図、第3図はHEMTを用
いて構成された従来の半導体集積回路を示す断面図であ
る。 なお図面に用いられた符号において、 1−・・・・・−・−・−・・・〜GaAs基板2−−
−−=−−−−GaAs層(第1の半導体層)3・・・
−・−・・−・・・−・・−・−・n型A1. Gat
−、As層(第2の半導体層) 5−m−−−−−・・・−・−・ショットキーゲート電
極6−・−・−一−−−〜・−・・・ソース電橋7−−
−〜−・・−−一−−−−・・・・ドレイン電極11・
・−一一−−−・・・・・・・二次元電子ガス層14−
・−・・・・・・・・−p゛層(空乏化手段)17−・
・−・−・−・−・−pt膜 18−・−・・−・・・・・・−合金層20−−・−・
・・−・・−・ショットキー接合である。

Claims (1)

    【特許請求の範囲】
  1.  第1の半導体層と、この第1の半導体層上に設けられ
    かつこの第1の半導体層とヘテロ接合を形成している第
    2の半導体層と、この第2の半導体層上に設けられてい
    るショットキーゲート電極と、上記第2の半導体層上に
    設けられているソース電極及びドレイン電極とをそれぞ
    れ具備し、上記第1の半導体層のうちの上記ヘテロ接合
    に隣接する部分に誘起される二次元電子ガス層の濃度を
    制御することによりドレイン電流を制御する複数のヘテ
    ロ接合電界効果トランジスタを用いて構成された半導体
    集積回路において、上記複数のヘテロ接合電界効果トラ
    ンジスタの間における上記第2の半導体層に上記二次元
    電子ガス層を空乏化するための空乏化手段を設け、これ
    によって上記複数のヘテロ接合電界効果トランジスタを
    分離したことを特徴とする半導体集積回路。
JP59200300A 1984-09-25 1984-09-25 半導体集積回路 Pending JPS6178175A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007234644A (ja) * 2006-02-27 2007-09-13 Toyota Central Res & Dev Lab Inc ダイオード
JP2016527716A (ja) * 2013-07-08 2016-09-08 エフィシエント パワー コンヴァーション コーポレーション 窒化ガリウムデバイスにおける分離構造及び集積回路

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