JPS59114873A - 半導体装置 - Google Patents
半導体装置Info
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- JPS59114873A JPS59114873A JP22524782A JP22524782A JPS59114873A JP S59114873 A JPS59114873 A JP S59114873A JP 22524782 A JP22524782 A JP 22524782A JP 22524782 A JP22524782 A JP 22524782A JP S59114873 A JPS59114873 A JP S59114873A
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は半導体装置に係り、特にガリウム・砒素（Ｇａ
Ａｓ）半導体装置の高耐圧化構造に関する。
Ａｓ）半導体装置の高耐圧化構造に関する。
（ｂ） 従来技術と問題点
従来のＧａＡｓＦ Ｅ Ｔは、半絶縁性ＧａＡｓ基板上
に、ノンドープのＧａＡｓよりなるバッファ層を介して
ｎ型ＧａＡｓよりなる活性層を形成していた。かかる構
造においてバッファ層として具備すべき要件は、半絶縁
性ＧａＡｓ基板上に成長させるＧａＡｓ活性層の結晶性
を良質なものとするため、ＧａＡｓ結晶と格子整合し得
るもので有ること、及び抵抗率を高くし得るものである
ことの２点である。ノンドープのＧａＡｓ層はこの２点
をほぼ満足するものとして、従来よりＧａＡｓＦ Ｅ
Ｔのバッファ層として用いられて来た。
に、ノンドープのＧａＡｓよりなるバッファ層を介して
ｎ型ＧａＡｓよりなる活性層を形成していた。かかる構
造においてバッファ層として具備すべき要件は、半絶縁
性ＧａＡｓ基板上に成長させるＧａＡｓ活性層の結晶性
を良質なものとするため、ＧａＡｓ結晶と格子整合し得
るもので有ること、及び抵抗率を高くし得るものである
ことの２点である。ノンドープのＧａＡｓ層はこの２点
をほぼ満足するものとして、従来よりＧａＡｓＦ Ｅ
Ｔのバッファ層として用いられて来た。
しかしながらノンドープのＧａＡｓ層は、抵抗率を高く
しようとしても限界があり、これがＧａＡｓＦ ＥＴＯ
高耐圧化を阻む原因となっていた。このような難点があ
るため、例えばＧａＡｓＦ Ｅ Ｔを高出力化しようと
する場合において、耐圧の点で問題を生じる。
しようとしても限界があり、これがＧａＡｓＦ ＥＴＯ
高耐圧化を阻む原因となっていた。このような難点があ
るため、例えばＧａＡｓＦ Ｅ Ｔを高出力化しようと
する場合において、耐圧の点で問題を生じる。
（Ｃ） 発明の目的
本発明の目的は、バッファ層を高絶縁層となし得るＧａ
ＡｓＦ Ｅ Ｔの改良された構成を提供し、もってＧａ
ＡｓＦ Ｅ Ｔを高耐圧化可能とすることにある。
ＡｓＦ Ｅ Ｔの改良された構成を提供し、もってＧａ
ＡｓＦ Ｅ Ｔを高耐圧化可能とすることにある。
（ｄ） 発明の構成
本発明の特徴は、半絶縁性ガリウム・砒素基板上に、酸
素をドープされたアルミニウム・ガリウム・砒素よりな
るバッファ層を介して、ガリウム・砒素よりなる活性層
が積層されてなることにある。
素をドープされたアルミニウム・ガリウム・砒素よりな
るバッファ層を介して、ガリウム・砒素よりなる活性層
が積層されてなることにある。
（ｅｌ 発明の実施例
本発明はアルミニウム・ガリウム・砒素（ＡｌｌｘＧａ
ｐ−ＸＡｓ）結晶はガリウム・砒素（ＧａＡｓ）結晶の
格子定数に非常に近いものが得られること、また前記Ｎ
１ｘＧａｐ−１＜Ａｓ結晶層は容易に高絶縁性となし得
ることを利用したものである。
ｐ−ＸＡｓ）結晶はガリウム・砒素（ＧａＡｓ）結晶の
格子定数に非常に近いものが得られること、また前記Ｎ
１ｘＧａｐ−１＜Ａｓ結晶層は容易に高絶縁性となし得
ることを利用したものである。
以下本発明の一実施例をその製造工程とともに図面を参
照しながら説明する。
照しながら説明する。
第１図に示すように、まず半絶縁性ＧａＡｓ基板１上に
分子線エピタキシアル成長（ＭＢＥ）法により、酸素（
０２）をｌＸ１０１７〜１×１０１９〔ｃｍ−３〕の濃
度にドープした％ Ｇａ Ａｓ層よりなるバッファ
層２を、凡そ２〔μｍ〕の厚さに形成する。本工程にお
いてバッファ層２は他の方法１例えば有機金属化学成長
（ＭＯＣＶＤ）法等によって成長させてもよいが、バッ
ファ層２の構成成分及び厚さの制御性の点で現状ではＭ
ＢＥ法を用いる方が優れている。
分子線エピタキシアル成長（ＭＢＥ）法により、酸素（
０２）をｌＸ１０１７〜１×１０１９〔ｃｍ−３〕の濃
度にドープした％ Ｇａ Ａｓ層よりなるバッファ
層２を、凡そ２〔μｍ〕の厚さに形成する。本工程にお
いてバッファ層２は他の方法１例えば有機金属化学成長
（ＭＯＣＶＤ）法等によって成長させてもよいが、バッ
ファ層２の構成成分及び厚さの制御性の点で現状ではＭ
ＢＥ法を用いる方が優れている。
上記Ａｌｌ！ Ｇａ Ａｓ層２は後述する如く、従
来バッファ層として用いられていたノンドープのＧａＡ
ｓ層と比較して高絶縁性を有する。
来バッファ層として用いられていたノンドープのＧａＡ
ｓ層と比較して高絶縁性を有する。
次いで第２図に見られるように、上記％ ＧａＡｓ層
２上にｎ型不純物として例えばシリコン（Ｓｔ）を凡そ
ｌ Ｘ ＩＱ１７（ａｍ−’ ）の濃度にドープしたＧ
ａＡｓよりなる活性層３を、約０．４〔μｍ〕の厚さに
成長させる。本工程は前記第１図において説明したバッ
ファ層２の成長に引き続いて、ＭＢＥ法により、成長装
置内の反応ガスを切り換える等の方法１例えばアルミニ
ウム（ＡＱ）の放出を停止し、シリコン（Ｓｔ）を放出
する等の方法により連続的に行う。
２上にｎ型不純物として例えばシリコン（Ｓｔ）を凡そ
ｌ Ｘ ＩＱ１７（ａｍ−’ ）の濃度にドープしたＧ
ａＡｓよりなる活性層３を、約０．４〔μｍ〕の厚さに
成長させる。本工程は前記第１図において説明したバッ
ファ層２の成長に引き続いて、ＭＢＥ法により、成長装
置内の反応ガスを切り換える等の方法１例えばアルミニ
ウム（ＡＱ）の放出を停止し、シリコン（Ｓｔ）を放出
する等の方法により連続的に行う。
次いで第３図に示す如く上記活性層３上に、例えばアル
ミニウム（Ａｌｌ）或いは高融点金属の硫化物例えばタ
ングステンシリサイドよりなり活性層３とショットキ接
触をなすゲート電極４と、金・ゲルマニウム（ＡｕＧｅ
）よりなり活性層３とオーミック接触するソース電極５
．ドレイン電極６と、を形成する。かくして本実施例の
ＧａＡｓＦ Ｅ Ｔが完成する。
ミニウム（Ａｌｌ）或いは高融点金属の硫化物例えばタ
ングステンシリサイドよりなり活性層３とショットキ接
触をなすゲート電極４と、金・ゲルマニウム（ＡｕＧｅ
）よりなり活性層３とオーミック接触するソース電極５
．ドレイン電極６と、を形成する。かくして本実施例の
ＧａＡｓＦ Ｅ Ｔが完成する。
以上により得られた本実施例のＧａＡｓＦ Ｅ Ｔは、
従来のＧａＡｓ層をバッファ層とするＦＥＴに比較して
耐圧が大幅に向上する。以下この点について説明する。
従来のＧａＡｓ層をバッファ層とするＦＥＴに比較して
耐圧が大幅に向上する。以下この点について説明する。
第４図に示すように、本実施例の完成体と従来のＧａＡ
ｓＦ Ｅ Ｔのそれぞれについて、ソース電極５とドレ
イン電極６との間の活性層３を選択的に除去し、活性層
３を貫通してバッファ層２に達する溝７を形成し、ソー
ス電極５とドレイン電極６との間を電気的に分離する。
ｓＦ Ｅ Ｔのそれぞれについて、ソース電極５とドレ
イン電極６との間の活性層３を選択的に除去し、活性層
３を貫通してバッファ層２に達する溝７を形成し、ソー
ス電極５とドレイン電極６との間を電気的に分離する。
この状態でソース電極５とドレイン電極６との間に直流
電圧を印加して、破壊電圧（ブレークダウン電圧）を測
定したところ、従来装置の破壊電圧が凡そ７０〜８０（
Ｖ）であったのに対し、本実施例の破壊電圧は凡そ１５
ｏ〔Ｖ〕と約２倍の耐圧が得られた。なお比較した従来
のＧａＡｓＦ Ｅ Ｔは、バッファ層２がノンドープの
ＧａＡｓ層である点を以外は、本実施例と全く同一のも
のを使用した。
電圧を印加して、破壊電圧（ブレークダウン電圧）を測
定したところ、従来装置の破壊電圧が凡そ７０〜８０（
Ｖ）であったのに対し、本実施例の破壊電圧は凡そ１５
ｏ〔Ｖ〕と約２倍の耐圧が得られた。なお比較した従来
のＧａＡｓＦ Ｅ Ｔは、バッファ層２がノンドープの
ＧａＡｓ層である点を以外は、本実施例と全く同一のも
のを使用した。
このように本実施例ではバッファ層２を０２をドープし
た％ Ｇａ Ａｓ層を用いて形成し、その上にＳｔ
をドープしたＧａＡｓよりなる活性層３を積層したこと
により、ＧａＡｓＦ Ｅ Ｔの耐圧を大幅に向上させる
ことが出来た。
た％ Ｇａ Ａｓ層を用いて形成し、その上にＳｔ
をドープしたＧａＡｓよりなる活性層３を積層したこと
により、ＧａＡｓＦ Ｅ Ｔの耐圧を大幅に向上させる
ことが出来た。
なお上記一実施例ではＡｌ２Ｘ Ｇａ１−ｘＡｓよりな
るバッファ層２の混晶比Ｘを、Ｘ＝Ｏ，ａとした例を掲
げて説明したが、上記Ｘ値は特に限定される必要はなく
、種々選択し得るものである。
るバッファ層２の混晶比Ｘを、Ｘ＝Ｏ，ａとした例を掲
げて説明したが、上記Ｘ値は特に限定される必要はなく
、種々選択し得るものである。
即ち本願の発明者らは上記Ｘ値を例えば０．４とすると
、本実施例よりも更に耐圧が向上することを確認してい
る。これはＧａＡｓ結晶中に対するＮのドープ量が増大
すると、ドナーレベルが深くなって行くためキャリアが
活性化しにくくなること、或いはＧａＡｓ結晶とＭＧａ
Ａｓ結晶とのコンダクションバンド端のエネルギ差によ
るエネルギ障壁が大きくなることによると解される。従
ってバッファ層２の混晶比Ｘは、要請される耐圧値とと
もに、ＧａＡｓ基板１及び活性層３と、バッファ層２と
の格子定数の差が許容し得る範囲となるよう考慮して選
択して良い。
、本実施例よりも更に耐圧が向上することを確認してい
る。これはＧａＡｓ結晶中に対するＮのドープ量が増大
すると、ドナーレベルが深くなって行くためキャリアが
活性化しにくくなること、或いはＧａＡｓ結晶とＭＧａ
Ａｓ結晶とのコンダクションバンド端のエネルギ差によ
るエネルギ障壁が大きくなることによると解される。従
ってバッファ層２の混晶比Ｘは、要請される耐圧値とと
もに、ＧａＡｓ基板１及び活性層３と、バッファ層２と
の格子定数の差が許容し得る範囲となるよう考慮して選
択して良い。
Ｔｆｌ 発明の効果
以上説明した如く本発明によれば活性層がＧａＡｓより
なるＧａＡｓＦ Ｅ Ｔのバッファ層を高絶縁化するこ
とが出来、従ってＧａＡｓＦ Ｅ Ｔをより高耐圧化す
ることが可能となった。
なるＧａＡｓＦ Ｅ Ｔのバッファ層を高絶縁化するこ
とが出来、従ってＧａＡｓＦ Ｅ Ｔをより高耐圧化す
ることが可能となった。
第１図〜第３図は本発明の一実施例をその製造工程とと
もに示す要部断面図、第４図は上記一実施例の耐圧測定
法を説明するための要部断面図である。 図において、１は半絶縁性ＧａＡｓ基板、２はバ・ノフ
ァ層、３は活性層を示す。
もに示す要部断面図、第４図は上記一実施例の耐圧測定
法を説明するための要部断面図である。 図において、１は半絶縁性ＧａＡｓ基板、２はバ・ノフ
ァ層、３は活性層を示す。
Claims (1)
- 半絶縁性ガリウム・砒素基板上に、酸素をドープされた
アルミニウム・ガリウム・砒素よりなるバッファ層を介
して、ガリウム・砒素よりなる活性層が積層されてなる
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22524782A JPS59114873A (ja) | 1982-12-21 | 1982-12-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22524782A JPS59114873A (ja) | 1982-12-21 | 1982-12-21 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59114873A true JPS59114873A (ja) | 1984-07-03 |
Family
ID=16826304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22524782A Pending JPS59114873A (ja) | 1982-12-21 | 1982-12-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59114873A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61184887A (ja) * | 1984-09-28 | 1986-08-18 | テキサス インスツルメンツ インコ−ポレイテツド | ヘテロ接合装置 |
| US5461244A (en) * | 1994-01-03 | 1995-10-24 | Honeywell Inc. | FET having minimized parasitic gate capacitance |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51103783A (ja) * | 1975-03-08 | 1976-09-13 | Fujitsu Ltd | |
| JPS5595370A (en) * | 1979-01-10 | 1980-07-19 | Nec Corp | Compound semiconductor field-effect transistor |
-
1982
- 1982-12-21 JP JP22524782A patent/JPS59114873A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51103783A (ja) * | 1975-03-08 | 1976-09-13 | Fujitsu Ltd | |
| JPS5595370A (en) * | 1979-01-10 | 1980-07-19 | Nec Corp | Compound semiconductor field-effect transistor |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61184887A (ja) * | 1984-09-28 | 1986-08-18 | テキサス インスツルメンツ インコ−ポレイテツド | ヘテロ接合装置 |
| US5461244A (en) * | 1994-01-03 | 1995-10-24 | Honeywell Inc. | FET having minimized parasitic gate capacitance |
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