KR102249390B1 - 매칭 문턱전압을 갖는 집적회로 및 그 제조 방법 - Google Patents

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Abstract

집적회로는 기판, 기판에 형성된 버퍼층, 버퍼층에 형성된 배리어층, 및 인핸스먼트 모드 장치를 디플리션 모드 장치로부터 절연하는 절연영역을 포함한다. 집적회로는 일 게이트 접촉 홈에 배치되는 인핸스먼트 모드 장치용 제1 게이트 접촉부와, 제2 게이트 접촉 홈에 배치되는 디플리션 모드 장치용 제2 게이트 접촉부를 더 포함한다.

Description

매칭 문턱전압을 갖는 집적회로 및 그 제조 방법{INTEGRATED CIRCUIT WITH MATCHING THRESHOLD VOLTAGES AND METHOD FOR MAKING SAME}
본 발명은 일반적으로 집적회로들 및 장치들에 관한 것으로, 더욱 구체적으로는 인핸스먼트 모드(enhancement mode) 및 디플리션 모드(depletion mode) 장치들의 문턱전압들을 매칭시키고 GaN(gallium nitride) 장치들의 출력 커패시턴스를 감소시키는 것에 관한 것이다.
GaN 반도체 장치들은 고주파에서의 스위칭, 고전류 통전, 및 고전압 지원 능력으로 인해 수요가 점차 증가하고 있다. 이러한 장치들은 일반적으로 고전력/고주파 어플리케이션들을 목표로 발전되어 왔다. 이와 같은 유형의 어플리케이션들을 위해 제조된 장치들은 높은 전자 이동성을 보여주는 일반적인 장치 구조들에 기반하며, HFET(heterojunction field effect transistors), HEMT(high electron mobility transistors), 또는 MODFET(modulation doped field effect transistors)와 같이 다양하게 불려진다. 이러한 유형의 장치들은 통상적으로 높은 주파수, 예컨대 100kHz ~ 100GHz에서 작동하는 동안 높은 전압, 예컨대 30V ~ 2000V를 견뎌낼 수 있다.
GaN HEMT 장치는 적어도 두 개의 질화물층을 갖는 질화물 반도체이다. 반도체나 버퍼층에 형성되는 상이한 물질들로 인해 해당 층들은 상이한 밴드 갭(band gap)을 갖게 된다. 또한, 인접한 질화물층들에 있는 상이한 물질은 그 두 층들 간의 접합 부근에서, 특히 더 좁은 밴드 갭을 갖는 층에서 전도성 2차원 전자가스(two dimensional electron gas, 2DEG) 영역에 일조하는 분극(polarization)을 유도한다.
통상적으로 분극을 유도하는 질화물층들은 전하가 장치를 통해 흐를 수 있도록 하는 2DEG를 포함하기 위해, GaN 층에 인접한 AlGaN (aluminum gallium nitride) 배리어층을 포함한다. 이 배리어층은 도핑되거나 비도핑될 수 있다. 2DEG 영역은 제로 게이트 바이어스(zero gate bias) 상태의 게이트 하부에 존재하기 때문에, 대부분의 질화물 장치들은 상시 도통(normally on)되거나, 디플리션 모드 장치이다. 제로 게이트 바이어스 상태의 게이트 하부에서 2DEG 영역이 고갈(즉, 제거)되는 경우, 그 장치는 인핸스먼트 모드 장치일 수 있다. 인핸스먼트 모드 장치들은 상시 불통되며(normally off), 이들이 제공하는 추가적인 안전성 및 간편 제어 용이성으로 인해 저비용 구동회로에 유용하다. 인핸스먼트 모드 장치는 전류 도통을 위해 게이트에 적용되는 정 바이어스(positive bias)를 필요로 한다.
일부 집적회로 설계에서, HEMT(high electron mobility transistor) 또는 p-HEMT(pseudomorphic HEMT)는 음의 문턱전압값 VTh를 갖는 디플리션 모드 트랜지스터와 양의 문턱전압값 VTh를 갖는 인핸스먼트 모드 트랜지스터로 나뉜다. 이러한 설계에서는, 인핸스먼트 모드 및 디플리션 모드 장치들의 문턱전압 절대값 VTh이 동일한 것이 바람직하다. 예를 들어, 인핸스먼트 모드 문턱전압 VTh이 +1.5V인 경우, 디플리션 모드 장치 문턱전압 VTh는 -1.5V일 수 있다.
본 발명은 인핸스먼트 모드 및 디플리션 모드 장치들이 동일한 절대값을 갖도록 하기 위한 목적으로 제공된다.
후술하는 실시예들은 인핸스먼트 모드 장치 및 디플리션 모드 장치를 가지되, 문턱전압의 절대값들이 거의 동일하도록 인핸스먼트 모드 및 디플리션 모드 장치들의 문턱전압들 VTh를 조절하는데 사용될 수 있는, 두 장치들을 절연시키는 절연영역과 게이트들 하부의 AlGaN 배리어층에 위치하는 더 얇은 영역(thinner region) 또는 게이트 접촉 홈(gate contact recess)을 포함하는 집적회로를 제공함으로써 앞서 논의된 문제들 및 다른 문제들을 해결한다.
특히, 여기서는 기판; 상기 기판에 형성된 적어도 하나의 버퍼층; 상기 적어도 하나의 버퍼층에 형성된 배리어층; 제1 트랜지스터 장치를 위한 상기 배리어층의 제1 부분을 제2 트랜지스터 장치를 위한 상기 배리어층의 제2 부분으로부터 절연하도록 형성되며, 상기 배리어층의 상기 제1 및 제2 부분은 각각 게이트 접촉 홈을 가지는 절연영역을 포함하는 집적회로가 개시된다. 상기 집적회로는 적어도 일부가 상기 제1 트랜지스터 장치를 위한 상기 배리어층 제1 부분의 게이트 접촉 홈에 배치된 제1 게이트 접촉부; 및 적어도 일부가 상기 제2 트랜지스터 장치를 위한 상기 배리어층 제2 부분의 게이트 접촉 홈에 배치된 제2 게이트 접촉부를 더 포함한다. 일 실시예에서, 상기 제1 및 제2 트랜지스터 장치들은 각각 인핸스먼트 모드 장치 및 디플리션 모드 장치이다.
실시예들의 한 목적은 더 낮은 게이트-드레인 커패시턴스(Cgd)와 더 낮은 출력 커패시턴스 (Coss)를 갖는 GaN 전력 장치를 제공하고자 하는 것이다. 일 실시예에 따르면, 더 얇은 AlGaN 배리어의 게이트 접촉 홈은 드레인을 향해 게이트의 외측으로 연장된다. 이러한 실시예에서는, 게이트 모서리 옆의 드레인에 위치하는 배리어가 더 얇기 때문에, 해당 장치가 더 낮은 2DEG 밀도를 가지고, 이에 따라 게이트-드레인 커패시턴스(Cgd) 및 출력 커패시턴스 (Coss)가 감소된다.
본 발명의 특징, 목적 및 이점은 아래 상세한 설명으로부터, 대응되는 구성요소를 식별하기 위한 참조 번호를 통해서 설명되는 도면을 참조하여, 더욱 명확해질 것이다.
도 1은 본 발명의 일 실시예에 따른, 매칭 문턱전압 VTh를 가지는 인핸스먼트 모드 및 디플리션 모드 장치들을 구비한 집적회로를 나타낸 도면이다.
도 2는 본 발명의 다른 실시예에 따른, 집적회로(100)의 인핸스먼트 모드 장치를 나타낸 도면이다.
도 3은 본 발명의 다른 실시예에 따른, 집적회로(100)의 디플리션 모드 장치를 나타낸 도면이다.
도 4는 본 발명의 실시예들에 따른, 게이트 하부에만 더 얇은 배리어를 가지는 하나의 장치와 드레인을 향해 게이트의 외측으로 연장된 더 얇은 배리어를 가지는 다른 장치의 출력 커패시턴스 (Coss)를 비교하여 개략적으로 나타낸다.
도 5a 내지 도 5f는 본 발명의 실시예들에 따라, 매칭 문턱전압 VTh를 가지는 인핸스먼트 모드 장치 및 디플리션 모드 장치를 구비한 집적회로를 형성하기 위한 제조 공정을 나타낸 도면이다.
다음의 상세한 설명에서, 일부 실시예들이 참조된다. 이러한 실시예들은 통상의 기술자가 이들을 실현할 수 있도록 충분히 상세히 설명된다. 다른 실시예들이 채용될 수 있고 다양한 구조적, 논리적, 그리고 전기적 변형들이 이루어질 수 있음이 이해되어야 한다. 다음의 상세한 설명에 개시된 특징들의 조합은 반드시 상기 교시들을 넓은 의미에서 실현할 필요는 없으며, 단지 본 발명의 상기 교시들의 대표적인 실시예들을 개별적으로 설명하기 위해 교시된다.
도 1은 본 발명의 일 실시예에 따라 집적회로의 제1 실시예를 나타낸 도면이다. 도시된 것처럼, 집적회로(100)는 인핸스먼트 모드 장치(101) 및 디플리션 모드 장치(201)를 포함한다. 집적회로(100)는 Si(silicon), SiC(silicon carbide), 사파이어(sapphire), 또는 반도체 제조를 위한 다른 적정 물질로부터 형성된 기판(302)에 형성된다. 다음으로, 기판(302)에 하나 이상의 버퍼층들(303)이 형성된다. 버퍼층들(303)은 GaN(gallium nitride), AlN(aluminum nitride) 및 AlGaN(aluminum gallium nitride) 등을 포함할 수 있다. 일 실시예에서, 버퍼층들 중의 하나(즉, 배리어층(304)에 가장 근접해 있는 버퍼층)는 채널층이며, 이는 바람직하게는 GaN으로 구성된다. 채널층은 버퍼층들 중의 하나로서 또는 버퍼층들과 배리어층 사이의 분리층으로서 고려될 수 있음이 이해될 것이다. 나아가, AlGaN 또는 InAlGaN(indium aluminum gallium nitride)으로 이루어진 배리어층(304)이 버퍼층(303)의 상부에 형성될 수 있으며, 일부 실시예들에서 배리어층(304)은 AlGaN 하부의 AlN 스페이서와 AlGaN 상부의 GaN 커패시터를 포함할 수 있다(도시되지 않음). 전술한 것처럼, "2DEG" 영역(도면 부호 부여되지 않음)이 버퍼층들(303)과 배리어층(304) 사이의 계면에 형성된다. 예를 들어, 버퍼층들(303)이 GaN으로 이루어진 채널층을 포함하는 경우, 그 GaN 층과 배리어층(304) 사이의 계면에 2DEG 영역이 형성된다.
추가 도시된 것처럼, 인핸스먼트 모드 장치(101)는 소스(102), 게이트(103) 및 드레인(105), 그리고 해당 장치를 커버하는 유전 필름(107)을 포함하고, 전계판(106)을 선택적으로 포함한다. 마찬가지로, 디플리션 모드 장치(201)는 소스(202), 게이트(203) 및 드레인(205), 그리고 유전 필름(207)을 포함하고, 전계판(206)을 선택적으로 포함한다. 절연영역(301)은 배리어층을 인핸스먼트 모드 장치(101) 및 디플리션 모드 장치(201)를 위한 제1 및 제2 부분으로 나눌 수 있도록 배리어층(304)에 형성된다. 도 1에는 절연영역(301)이 배리어층(304)에 식각된 윈도우로 도시되어 있으나, 다른 실시예에서는 통상의 기술자가 이해할 수 있는 바와 같이 절연영역(301)이 이온 주입에 의해 형성될 수 있다.
인핸스먼트 모드 장치(101)의 문턱전압 VTh를 조절하기 위해, 배리어층(304)은 게이트(103) 하부의 도시되지 않은 부분에 비해 더 얇은 부분(thinner portion)(104)(즉, 게이트 접촉부(104))을 게이트(103) 하부에 포함한다. 게이트(103) 하부에 있는 배리어층의 더 얇은 부분(104)은 양의 문턱전압값 VTh를 증가시킨다. 도 1에 도시된 것처럼, 게이트(103)는 게이트 접촉 홈(gate contact recess)(104)의 전체 폭을 포함한다. 마찬가지로, 디플리션 모드 장치(201)의 문턱전압 VTh를 조절하기 위해, 배리어층(304)은 게이트(203) 하부의 도시되지 않은 부분에 비해 더 얇은 부분(204)(즉, 게이트 접촉부(204))을 게이트(103) 하부에 포함한다. 게이트(203) 하부에 있는 배리어층의 더 얇은 부분(204)은 음의 문턱전압값 VTh를 감소시킨다. 도 1에 도시된 것처럼, 게이트(203)는 게이트 접촉 홈(204)의 전체 폭을 포함한다.
도 1에 나타난 집적회로(100)의 실시예에서, 문턱전압의 절대값들이 거의 동일하도록, 게이트들(103, 203) 하부의 AlGaN 배리어 홈 또는 더 얇은 배리어(즉, 게이트 접촉 홈들)(104, 204)가 인핸스먼트 모드 장치(101) 및 디플리션 모드 장치(201)의 문턱전압 VTh를 조절하는데 각각 사용될 수 있다. 특히, 문턱전압의 절대값들이 거의 동일하도록, 제조 공정 동안 게이트 접촉 홈들의 두께가 장치들 각각에 대해 조정될 수 있다.
도 2는 본 발명의 대안의 실시예에 따른 집적회로(100)의 인핸스먼트 모드 장치를 나타낸 도면이다. 이와 유사하게, 도 3은 본 발명의 다른 실시예에 따른 집적회로(100)의 디플리션 모드 장치를 나타낸 도면이다.
도 2 및 도 3의 실시예들에 도시된 것처럼, 인핸스먼트 모드 장치(1001) 및 디플리션 모드 장치(2001)의 오목한 배리어(1004, 2004)는 드레인(1005, 2005)을 향하도록 게이트(1003, 2003)의 측면/모서리를 지나거나 그 외측으로 연장된다. 이러한 구조는 출력 커패시턴스 Coss, 게이트-드레인 커패시턴스 Cgd 및 드레인-소스 누설을 보다 감소시키며, 또한 드레인-소스 항복전압을 향상시킨다.
도 2 및 도 3에 도시된 인핸스먼트 모드 장치(1001) 및 디플리션 모드 장치(2001) 각각은 도 1에 나타난 해당 장치들과 비교하여 나머지는 동일할 수 있다. 특히, 도 2에 나타난 인핸스먼트 모드 장치(1001)는 소스(1002), 게이트(1003), 그리고 드레인(1005), 장치를 커버하는 유전 필름(1007) 및 선택적으로 구비되는 전계판(1006)을 포함한다. 마찬가지로, 도 3에 나타난 디플리션 모드 장치(2001)는 소스(2002), 게이트(2003), 그리고 드레인(2005), 장치를 포함하는 유전 필름(2007) 및 선택적으로 구비되는 전계판(2006)을 포함한다.
도 4는 도 2 및 도 3의 실시예들에 도시된 것처럼 더 얇은 AlGaN 배리어를 드레인을 향해 게이트 외측으로 연장함에 따른, 출력 커패시턴스 Coss의 감소 정도를 개략적으로 나타낸다. 도시된 것처럼, 도 2 및 도 3에서 구현된 장치들에 대한 출력 커패시턴스 Coss는 드레인-소스 전압 Vds이 상대적으로 낮은 경우에 더 낮다.
도 5a 내지 도 5f는 본 발명의 일 실시예에 따른, 인핸스먼트 모드 장치(101) 및 디플리션 모드 장치(201)를 가지는 집적회로(100)의 제조 방법을 나타낸 도면이다.
우선, 도 5a에 도시된 것처럼, 기판(302)에 EPI를 성장시킨다. 전술한 것처럼, 기판(302)은 Si(silicon), SiC(silicon carbide), 사파이어(sapphire), 또는 다른 적정 물질로 형성된다. 그런 다음, 기판(302)의 상면에 하나 이상의 버퍼층들이 형성된다. 버퍼층들(303)은 AlN(aluminum nitride), AlGaN(aluminum gallium nitride), 및 GaN(gallium nitride) 등을 포함할 수 있다. 그런 다음, 버퍼층들(303)의 상부에 AlGaN 배리어층(304)이 형성될 수 있다. 일 실시예에서, AlN 스페이서가 AlGaN 배리어층(304)의 하부에 제공될 수 있으며, GaN 커패시터가 AlGaN 배리어층(304)의 상부에 제공될 수 있다. EPI 구조의 각 층은 통상의 기술자가 이해할 수 있는 일반적인 증착 기술들을 이용해 기판(302)에 증착되거나 혹은 형성될 수 있다.
다음으로, 도 5b에 도시된 것처럼, 해당 구조에 포토레지스트(도시되지 않음)가 적용되어 배리어층(304)의 일부가 부분적으로 식각된다. 이러한 식각에 의해 배리어층(304)은 배리어층(304)의 나머지 영역에 비해 더 얇은(즉, 두께가 더 작은) 두 개의 영역(104, 204)을 갖게 된다.
이러한 배리어층(304)의 두 영역들이 형성되고 난 후, pGaN 층이 상부 표면에서 성장하고, 도 5c에 도시된 것처럼 인핸스먼트 모드 장치 게이트(103)를 형성하기 위해 해당 층이 패터닝 및 식각된다. 도시된 실시예에서, 더 얇은 배리어(104)는 도 3에 도시된 실시예와 유사하게 게이트(103)의 외측으로 연장된다.
다음으로, 도 5d를 참조하면, 유전층(107)이 게이트(103), 더 얇은 부분(104), 더 얇은 부분(204) 및 배리어층(304)의 나머지 부분의 상부에 증착된다. 이 유전층(107)은 소스 및 드레인 접촉부용 영역들을 제거하기 위해 패터닝된다(즉, 접촉부 노출 윈도우(contact open window, 108)를 생성).
도 5e에 도시된 것처럼, 접촉부 노출 윈도우들(108)이 형성되고 난 후, 저항성 접촉층(ohmic contact layer)이 증착된다. 일 실시예에서, 접촉층은 통상적으로 Ti, Al, 및 커패시터층을 포함한다. 도 5e는 인핸스먼트 모드 및 디플리션 모드 장치들의 소스 접촉부들(102, 202), 드레인 접촉부들(105, 205); 및 전계판들(106, 206)을 각각 형성하기 위해 접촉층이 패터닝 및 식각된 것을 나타내고 있다. 접촉층 금속이 식각되는 동안, 배리어층 식각으로 해당 층이 제1 및 제2 부분으로 분할되므로, 두 장치들 사이의 절연영역(301)이 형성될 수 있다. 전술한 것처럼, 도 5e에 도시된 예시적인 방법은 절연영역(301)을 형성하기 위한 식각 단계를 도시하고 있으나, 다른 실시예에서는 통상의 기술자가 이해할 수 있는 바와 같이 이온 주입에 의해 절연영역(301)이 형성될 수도 있다.
마지막으로, 도 5f에 도시된 것처럼, 디플리션 모드 장치의 유전 필름(107)에 노출부를 형성하기 위해 해당 구조가 패터닝 및 식각된다. 디플리션 모드 장치의 게이트(203)를 형성하기 위해 이러한 노출부에 쇼트키 금속(Schottky metal)이 증착되고 리프트 오프(lift-off)된다.
위 설명 및 도면들은 단지 본 명세서에서 설명된 특징들 및 효과들을 구현하는 설명적인 개별 실시예들로 고려된다. 특정 공정 조건들에 대해 수정들 및 치환들이 이루어질 수 있다. 따라서, 본 발명의 실시예들은 전술한 설명 및 도면들에 의해 제한되는 것으로 해석되지 않는다.

Claims (17)

  1. 기판;
    상기 기판 상부에 형성된 적어도 하나의 버퍼층;
    상기 적어도 하나의 버퍼층 상부에 형성된 GaN 채널층;
    상기 GaN 채널층 상부에 형성된 배리어층; 및
    제1 트랜지스터 장치를 위한 상기 배리어층의 제1 부분을 제2 트랜지스터 장치를 위한 상기 배리어층의 제2 부분으로부터 절연하되, 상기 배리어층의 상기 제1 및 제2 부분은 각각 게이트 접촉 홈을 가지는 절연영역;
    적어도 일부가 상기 제1 트랜지스터 장치를 위한 상기 배리어층 제1 부분의 게이트 접촉 홈에 배치된 제1 게이트 접촉부; 및
    적어도 일부가 상기 제2 트랜지스터 장치를 위한 상기 배리어층 제2 부분의 게이트 접촉 홈에 배치된 제2 게이트 접촉부를 포함하되,
    상기 배리어층은 상기 제1 및 제2 트랜지스터 장치의 문턱전압 값을 조절하기 위해 상기 게이트 접촉 홈들의 하부에서 더 얇은 부분을 포함하고, 상기 제1 트랜지스터 장치의 문턱전압 절대값은 상기 제2 트랜지스터 장치의 문턱전압 절대값과 동일하도록 조절되는 것을 특징으로 하는 집적회로.
  2. 제1항에 있어서,
    상기 제1 게이트 접촉부는 상기 제1 트랜지스터 장치를 위한 상기 배리어층 제1 부분의 게이트 접촉 홈의 전체 폭을 포함하는 집적회로.
  3. 제1항에 있어서,
    상기 제2 게이트 접촉부는 상기 제2 트랜지스터 장치를 위한 상기 배리어층 제2 부분의 게이트 접촉 홈의 전체 폭을 포함하는 집적회로.
  4. 제1항에 있어서,
    상기 배리어층의 제1 부분에 있는 제1 소스 및 드레인 접촉부; 및
    상기 배리어층의 제2 부분에 있는 제2 소스 및 드레인 접촉부를 더 포함하는 집적회로.
  5. 제4항에 있어서,
    상기 제1 및 제2 게이트 접촉부와 상기 배리어층의 제1 및 제2 부분의 상부에 배치된 유전층을 더 포함하는 집적회로.
  6. 제5항에 있어서,
    상기 배리어층의 제1 및 제2 부분의 상부에 배치된 제1 및 제2 전계판을 더 포함하는 집적회로.
  7. 제6항에 있어서,
    상기 제1 트랜지스터 장치는 인핸스먼트 모드 장치이고, 상기 제2 트랜지스터 장치는 디플리션 모드 장치인 집적회로.
  8. 삭제
  9. 제7항에 있어서,
    상기 제1 게이트 접촉부는 상기 제1 트랜지스터 장치를 위한 상기 배리어층 제1 부분의 게이트 접촉 홈의 전체 폭을 포함하고, 상기 제2 게이트 접촉부는 상기 제2 트랜지스터 장치를 위한 상기 배리어층 제2 부분의 게이트 접촉 홈의 전체 폭을 포함하는 집적회로.
  10. 제7항에 있어서,
    상기 배리어층의 더 얇은 부분들은 각각 상기 제1 및 제2 트랜지스터 장치의 게이트 외측으로 연장됨에 따라 출력 커패시턴스를 감소시키는 것을 특징으로 하는 집적회로.
  11. 제1항에 있어서,
    상기 배리어층은 제1 두께를 가지고, 상기 배리어층의 상기 게이트 접촉 홈들은 상기 제1 두께 미만의 제2 두께를 가지는 집적회로.
  12. 기판층에 적어도 하나의 버퍼층을 형성하는 단계;
    상기 적어도 하나의 버퍼층 상부에 배리어층을 형성하는 단계;
    상기 배리어층에 포토레지스트를 형성하는 단계;
    제1 및 제2 게이트 접촉 홈을 형성하기 위해 상기 배리어층을 식각하는 단계;
    상기 제1 및 제2 게이트 접촉 홈들 중 하나에 제1 게이트 접촉부를 형성하는 단계;
    상기 배리어층의 상부에 유전층을 증착하는 단계;
    상기 유전층에 복수의 접촉부 노출부들을 형성하기 위해 상기 유전층 및 상기 배리어층을 식각하는 단계; 및
    상기 제1 및 제2 게이트 접촉 홈들 사이의 상기 배리어층에 절연영역을 형성하는 단계를 포함하되,
    상기 배리어층은 제1 및 제2 트랜지스터 장치의 문턱전압 값을 조절하기 위해 상기 게이트 접촉 홈들의 하부에서 더 얇은 부분을 갖도록 식각되고, 상기 제1 트랜지스터 장치의 문턱전압 절대값은 상기 제2 트랜지스터 장치의 문턱전압 절대값과 동일하도록 조절되는 것을 특징으로 하는 집적회로 제조 방법.
  13. 제12항에 있어서,
    상기 제1 및 제2 게이트 접촉 홈들 중 하나의 상부에서 상기 유전층을 식각하는 단계; 및
    상기 제1 및 제2 게이트 접촉 홈들 중 다른 하나에 제2 게이트 접촉부를 형성하기 위해 쇼트키(Schottky) 금속을 증착하는 단계를 포함하는 집적회로 제조 방법.
  14. 제13항에 있어서,
    제1 및 제2 트랜지스터 장치를 위한 각각의 소스 및 드레인 접촉부들을 형성하기 위해 상기 복수의 접촉 노출부들에 저항성 접촉층을 증착하는 단계를 더 포함하는 집적회로 제조 방법.
  15. 제14항에 있어서,
    상기 제1 트랜지스터 장치는 인핸스먼트 모드 장치이고 상기 제2 트랜지스터 장치는 디플리션 모드 장치인 집적회로 제조 방법.
  16. 제15항에 있어서,
    상기 제1 및 제2 게이트 접촉 홈들을 형성하기 위해 상기 배리어층을 식각하는 단계는, 상기 인핸스먼트 모드 장치의 문턱전압 절대값과 상기 디플리션 모드 장치의 문턱전압 절대값이 동일하도록 하나의 두께를 가지는 상기 제1 및 제2 게이트 접촉 홈들을 각각 형성하는 단계를 포함하는 집적회로 제조 방법.
  17. 제16항에 있어서,
    상기 배리어층의 더 얇은 부분들은 각각 상기 제1 및 제2 트랜지스터 장치의 게이트 외측으로 연장됨에 따라 출력 커패시턴스를 감소시키는 것을 특징으로 하는 집적회로 제조 방법.
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