KR100841472B1 - Ⅲ-질화물 양방향 스위치 - Google Patents

Ⅲ-질화물 양방향 스위치 Download PDF

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Abstract

고(high) 전류 커링(currying) 채널을 획득하는 AlGaN/GaN 인터페이스(interface)를 포함하는 Ⅲ-질화물 양방향 스위치. 상기 양방향 스위치는 상기 양방향 스위치를 위한 전류 운반 채널을 형성하도록 2차원 전자 가스의 확립을 방지 또는 허가하는 적어도 하나의 게이트를 사용하여 동작한다.
브레이크다운 전압, 전압 블로킹, 이중 게이트 양방향 스위치, 공핍 모드 디바이스

Description

Ⅲ-질화물 양방향 스위치{Ⅲ-NITRIDE BIDIRECTIONAL SWITCH}
본 발명은 일반적으로 반도체 스위치들에 관한 것이며, 특히, Ⅲ-질화물 물질 시스템으로 제조되는 양방향 반도체 스위치들에 관한 것이다.
본 출원은 2004년 2월 12일 출원되고 제목이 Ⅲ-NITRIDE BIDIRECTIONAL SWITCH인 미국 가(provisional)출원 일련 번호 60/544,626을 기초로 하며 이 가출원의 이익을 주장하는 것으로서, 이 가출원에 대한 우선권을 주장하며, 이 가 출원의 개시 내용이 참조자료로서 본 출원에 합체된다.
Ⅲ-질화물 물질들에 기초한 디바이스들의 개발은 일반적으로 셀룰러 폰 기지국들을 위한 에미터들 같은 고 파워(high power)-고 주파수 어플리케이션(application)을 목표로 하여 왔다. 이러한 유형의 어플리케이션을 위해 제조되는 디바이스들은 고전자 이동도를 나타내는 일반적인 디바이스 구조들을 기초로 하고, 헤테로접합 전계 효과 트랜지스터(HFETs), 고전자 이동도 트랜지스터(HEMTs) 또는 변조 도프 전계 효과 트랜지스터(MODFETs)로서 여러가지로 칭해진다. 이러한 유형의 디바이스들은 전형적으로 100볼트 이상의 고전압을 견딜 수 있으며, 또한 전형적으로 2 - 100 GHz의 고주파수에서 동작한다. 이러한 유형의 디바이스들은 어플리케이션과 관련한 다수의 유형을 위해 변형될 수 있지만 전형적으로는 압전 분 극을 이용하여 2차원 전자 가스(2DEG)를 생성시키는 동작을 한다. 이 2차원 전자 가스는 저항성 손실을 매우 적게 하면서 매우 고 전류의 운반을 가능하게 한다. 전형적인 HEMT는 사파이어나, 실리콘이나, 또는 SiC로 구성되는 기판, 상기 기판 위에 형성되는 GaN 층, 상기 GaN 층 위에 형성되는 AlGaN 층, 이격되어 있는 두개의 옴 전극 및 상기 AlGaN 층 위에서 상기 옴 전극들 사이에 형성되는 게이트 전극을 포함한다. 따라서, 전형적인 HEMT는 두개의 파워 전극 사이의 전류가 측면 방향으로 진행하는 것을 의미하는 플래너(planar) 디바이스이다.
예를 들어, 300V의 브레이크다운 전압을 나타내는 평면 HEMT의 저항 특성은 동일 전압 비율(rating)의 수직 기하 구조(vertical geometry)를 갖는 실리콘-기반 디바이스의 저항 특성의 대략 1/100이다. 따라서, 평면 HEMT는 파워 어플리케이션에 적합한 후보가 된다. 그러나, 이러한 종래 디바이스들은 단지 한 방향의 전압만을 블로킹한다.
PDP 및 PFC와 같은 어플리케이션들에서 보다 효율적인 회로 토폴로지(topology)의 강한 필요 때문에, 디바이스들의 갯수를 줄이기 위해 고 전류, 낮은 온 저항 및 고 전압 어플리케이션들이 가능한 양방향 반도체 디바이스를 구비하는 것이 바람직하다.
본 발명에 따른 반도체 스위치는 양방향이며 따라서 양쪽 방향에서 전압을 봉쇄한다. 전압 블로킹 특성에 관한 이러한 대칭은 웨이퍼 물질을 희생시키지 않고 달성될 수 있으므로 또한 비용감소를 가능하게 한다.
나아가, 한 방향에서 전압을 봉쇄하는 종래 설계들과는 대조적으로, 본 발명에 따른 양방향 스위치는 동일한 전체 저항으로 4개의 일방향 스위치를 대체할 수 있다.
본 발명의 하나의 변형에 따른 양방향 반도체 스위치는 대칭적인 전압 블로킹 특성을 달성하기 위해 두개의 옴전극(ohmic electrode) 및 이 두개의 옴전극 사이에 위치하는 하나의 게이트 전극을 포함한다. 따라서, 하나의 바람직한 실시예에서 게이트 전극은 제1 옴전극 및 제2 옴전극으로부터 동일한 거리로 이격된 위치에서 형성된다.
다른 변형에서, 본 발명에 따른 양방향 스위치는 두개의 옴전극 사이에 배치되는 두개의 게이트 전극을 포함한다. 이 실시예에서, 각각의 게이트 전극은 각각의 옴전극으로부터 동일한 거리로 이격되어 있다. 두개의 게이트 전극의 이용은 전압 스탠드오프(standoff) 영역이 공유되는 것을 가능하게 한다는 점에서 바람직하며, 이에 의하여 트랜지스터를 위해 요구되는 웨이퍼 영역의 감소를 가능하게 한다.
본 발명의 다른 특징들 및 장점들은 첨부된 도면들을 참조로 한 본 발명의 하기 설명으로부터 자명할 것이다.
도 1은 본 발명에 따른 공칭 온(nominally on) Ⅲ-질화물 양방향 스위치 요소를 보인 도면이다.
도 2는 본 발명에 따른 공칭 오프(off) Ⅲ-질화물 양방향 스위치 요소를 보 인 도면이다.
도 3은 본 발명에 따른 이중 게이트 공칭 온 Ⅲ-질화물 양방향 스위치 요소를 보인 도면이다.
도 4는 본 발명에 따른 이중 게이트 공칭 오프 Ⅲ-질화물 양방향 스위치 요소를 보인 도면이다.
도 5는 본 발명에 따른 단일 게이트 양방향 스위치의 평면도이다.
도 6은 본 발명에 따른 이중 게이트 양방향 스위치의 평면도이다.
도 7은 본 발명에 따른 이중 게이트 양방향 스위치 구조의 평면도이다.
도 8은 본 발명에 따른 양방향 스위치를 위한 게이트 구조의 평면도이다.
도 9 내지 도 18은 본 발명에 따른 디바이스를 제조하기 위한 공정을 도시한다.
도 19는 본 발명에 이중 게이트 양방향 디바이스의 변형의 상부 평면도이다.
이제 도1를 참조하면, 본 발명의 제1 실시예에 따른 양방향 Ⅲ-질화물 스위치는 일반적으로 디바이스 구조(20)로서 도시된다. 디바이스(20)는 Si, SiC, 사파이어 등으로 구성될 수 있는 기판(24), 하나의 Ⅲ-질화물 물질로 구성되고 기판(24) 위에 형성되는 제1 반도체 본체(23), 그리고 상기 하나의 반도체 물질과는 상이한 밴드 갭을 갖는 다른 Ⅲ-질화물 반도체 물질로 구성되고 제1 반도체 본체(23) 위에 형성되는 제2 반도체 본체(21)를 포함한다. 주목할 사항으로서, 제1 반도체 본체(23)는 기판(24) 위에 형성될 필요는 없고, 또한 본 발명의 범위내에서 상기 제1 반도체 본체(23)와 기판(24)사이에 바닥층이 배치될 수 있다. 바람직한 실시예에서, 상기 하나의 Ⅲ-질화물 반도체 물질은 GaN이고 상기 다른 반도체 물질은 AlGaN이다. 공지된 바와 같이, GaN과 AlGaN의 헤테로접합(heterojunction)(22)은 헤테로접합(22)에서 또는 그 근처에서 고(highly) 전도 2-차원 전자 가스(2DEG)를 발생시킨다. 2DEG는 당해 분야에서 공지된 바와 같이 자발 분극효과로 인해 형성된다.
디바이스(20)는 또한 제2 반도체 본체(21)에 옴 접속하는 옴 파워 전극 (25), (26) 및 옴전극 (25)와 (26) 사이에 배치되는 게이트 전극(27)을 포함한다. 옴전극들은 금, 은, 알루미늄, 티타늄 또는 인듐 같은 임의의 적당한 금속, 상이한 금속들로 구성된 임의의 적당한 금속 스택(stack), 또는 무겁게(heavily) 도핑된 반도체(P 또는 N 타입) 폴리실리콘 또는 금속 실리사이드 같은 비금속성 물질로 형성될 수 있다.
바람직한 실시예에서, 게이트 전극(27)은 제2 반도체 본체(21)와 쇼트키 접촉을 하며, 티타늄, 금, 알루미늄, 은, 크롬, 텅스텐, 백금, 니켈, 팔라듐, 또는 인듐 같은 금속 물질, 상이한 금속들로 구성된 금속 스택, 또는 도핑된 반도체(요구되는 문턱전압에 따라 P 또는 N 타입), 폴리실리콘, 또는 metal silicide 같은 비금속 물질로 구성될 수 있다. 본 발명에 따른 디바이스는 쇼트키 접촉에 제한되지 않으며, 대신에 게이트 전극으로 구성된 게이트, 및 상기 게이트 전극과 제2 반도체 본체(21) 사이에 배치되는 SiN, Al2O3, SiO2 등 같은 게이트 절연체를 포함할 수 있다.
제1 실시예에 따른 디바이스(20)는 공핍(depletion) 모드 디바이스, 즉, 공칭 온 디바이스이다. 게이트 전극(27)에 적당한 전압의 인가는 2DEG를 중단시켜 디바이스(20)를 오프시키고 디바이스(20)에 파워 스위칭 특성을 갖게 한다.
본 발명에 따르면, 게이트 전극(27)은 옴전극 (25)와 (26) 사이에 배치되고, 디바이스가 대칭적인 전압 블로킹(blocking) 특성을 나타내도록 위치가 정해진다. 즉, 디바이스(20)는 옴전극 (25), (26) 중에 어느 쪽이 더 고 전위인가에 관계없이 동일한 전압을 블로킹할 수 있다.
본 발명의 일 양상에 따르면, 대칭적인 전압 블로킹 특성을 달성하기 위해, 게이트 전극(27)은 옴전극(25) 및 옴전극(26)으로부터 동일한 거리α만큼 이격된다(즉, 옴전극 (25), (26)에 대하여 중앙에 위치). 그러나, 주목할 사항으로, 게이트 전극(27)은 중앙에 위치할 필요가 없고, 기판(24)으로부터의 스퓨리어스 필드(spurious fields)를 보상하도록 중앙 위치로부터 옵셋(offset)될 수 있으며, 요구되는 대칭적인 전압 블로킹 특성을 여전히 달성할 수 있다.
헤테로접합(22) 근처에서의 2DEG로 인하여 옴전극 (25), (26)으로부터/으로(from/to) 많은 양의 전류의 운반이 가능하다. 전형적으로, 게이트 전극(27)에 인가되는 전위는 음(negative) 전위가 될 것이며, 이는 옴전극 (25), (26)에 인가되는 어떤 전위 보다 더 음 전위가 될 것이다. 대칭적인 전압 블로킹 특성때문에, 옴전극 (25), (26)은 드레인 또는 소스로서 역할을 할 수 있다.
이제 도2를 참조하면, 여기에서 동일한 번호는 동일한 피쳐(feature)를 나타낸다. 제2 반도체층(21)에 형성된 리세스(38) 내에서 배치되는 디바이스(30)의 게 이트 전극(27)을 제외하고 본 발명에 따른 디바이스(30)는 제1 실시예에 따른 디바이스(20)의 모든 피쳐들을 포함한다. 따라서, 본 발명의 제2 실시예에 따른 디바이스(30)는 엔헨스먼트(enhancement) 모드 디바이스, 즉 공칭 오프 디바이스이다. 구체적으로, 리세스(38)는 상기 2DEG를 중단시키며, 2DEG는 게이트 전극(27)에 적당한 전압의 인가로서 복구될 수 있다. Ⅲ-질화물 헤테로접합 디바이스에서 엔헨스먼트 모드 디바이스의 동작 원리는 제목이 Enhancement Mode Ⅲ-Nitride FET이고, Robert Beach의 명의로 2005년 1월 21일 출원되고 본 출원의 양수인에게 양도된 미국출원 일련번호 11/040,657에서 설명되며, 상기 출원의 내용은 참조자료로서 여기에 합체된다.
디바이스(30)에서 게이트 전극(27)은 바람직하게 리세스(38)의 바닥에서 제2 반도체층(21)과 쇼트키 접촉을 한다. 그러나, 게이트 전극(27)은 본 발명의 범위내에서 게이트 전도체와 이 게이트 전도체와 제2 반도체 본체(21) 사이에 배치되는 게이트 절연체로 대체될 수 있다. 나아가. 본 발명에 따르면 디바이스(30)에서 게이트 전극(27)은 전압 블로킹 특성에 있어서 대칭성을 달성하도록 배치된다. 바람직한 실시예에서, 디바이스(30)에서 게이트 전극(27)은 대칭성을 달성하기 위해, 옴전극(25) 및 옴전극(26)으로부터 동일한 거리α만큼 이격된다. 즉, 상기 두개의 전극에 대하여 중앙에 위치한다.
이제 도3를 참조하면, 여기에서 동일한 번호는 동일한 피쳐를 나타낸다. 본 발명의 제3 실시예에 따른 디바이스(40)는 두 개의 게이트 전극(즉, 제1 게이트 전극(32) 및 제2 게이트 전극(34))을 포함한다. 제1 게이트 전극(32)은 제1 옴전 극(25)에 가깝게 위치하고 제1 옴전극(25)으로부터 거리β 만큼 이격된다. 제2 게이트 전극(34)은 제2 옴전극(26)에 가깝게 위치하고 제2 옴전극(26)으로부터 마찬가지로 거리β 만큼 이격된다. 즉, 제2 게이트 전극(34)이 제2 옴전극(26)으로부터 이격되어 있는 것처럼 제1 게이트 전극(32)은 제1 옴전극(25)으로부터 동일한 거리만큼 이격되어 있다.
제3 실시예에 따른 디바이스(40) 역시 공핍 모드 디바이스이며, 이는 상기 디바이스가 공칭 온임을 의미한다. 구체적으로, 게이트 전극 (32), (34) 양쪽에 적당한 전압의 인가는 2DEG를 중단시키며, 이에 의하여 디바이스(40)는 오프된다.
본 발명의 일 양상에 따르면, 제1 게이트 전극(32) 및 제2 게이트 전극(34)은 독립적으로 동작가능하며, 이는 게이트 전극 각각은 각각의 게이트 패드(도시되지 않음)로부터 전압 펄스를 수신한다는 것을 의미한다. 각각의 게이트 전극 (32), (34)와 가까운 전극 (25), (26) 사이의 거리β가 동일하다는 사실로 인해, 디바이스(40) 역시 대칭적이다. 즉, 디바이스(40)는 어느 쪽 옴전극이 더 높은 전위인가에 관계없이 동일한 전압 블로킹 특성을 나타낸다.
바람직한 실시예에서 게이트 전극 (32), (34)는 제2 반도체 본체(21)와 쇼트키 접촉을 한다. 그러나, 게이트 접촉 (32), (34)는 본 발명의 범위내에서 게이트 전극을 포함하는 절연(insulated) 게이트 및 이 게이트 전극과 제2 반도체 본체(21) 사이에 배치되는 게이트 절연체로 대체될 수 있다.
디바이스(40)는 하나의 위치에서 두개의 스위치로서 기능하는 양방향 스위치이다. 디바이스(40)에서 각 게이트 전극 (32), (34)는 상기 디바이스를 독립적으로 온/오프 시킬 수 있다. 따라서, 디바이스(40)는 NOR 게이트 처럼 동작하도록 제조될 수 있으며, 이 디바이스에서 두개의 게이트 전극 (32), (34) 중 어느 하나가 작동되는 경우에 디바이스는 오프된다. 만약 게이트 전극 (32), (34) 중의 어느 한쪽 또는 양쪽이 스위칭 이벤트(switching event)를 야기시키도록 인가되는 전위를 갖는다면, 소스/드레인 전극 (45), (46) 사이의 채널이 중단된다.
디바이스(40)는 공용(shared) 드리프트 영역을 포함하여 상기 디바이스의 전도 특성을 개선시키며, 또한 이중(dual) 게이트 구조의 이용을 통해 기능성을 증가시킨다. 잠시 도1 및 도2를 참조하면, 단일(single) 게이트 디바이스는 서로 연속되는 두개의 드리프트 영역을 갖는다. 그러므로, 단일 게이트 전극(27)을 포함하는 본 발명에 따른 디바이스는 반도체 물질을 두 배로 요구한다. 다른 한편으로는, 디바이스(40)의 이중 게이트 구조에서 공용 드리프트 영역을 제공함으로써, 상기 디바이스 영역이 거의 1/2로 감소되며, 상기 디바이스는 두개의 독립한 게이트 전극과 함께 두개의 독립한 채널로 인해 부가적인 기능성을 갖는다. 디바이스(40)에서, 각 게이트 전극 (47), (48)은 가까운 옴 전극 (25), (26)과 관련된다. 구체적으로, 소정의 블로킹 전압에 관해서, 게이트 에지(edge)와 드레인 사이의 분리는 관련 인자(factor)가 된다. 따라서, 단일 게이트 디바이스에서 소스로부터 드레인까지의 분리 거리는 2A + 상기 게이트의 폭이며, 여기서 A는 상기 게이트의 에지와 상기 소스 또는 드레인 사이의 거리이다. 2중 게이트 디바이스에 대하여 상기 길이A는 상기 전압에 견디는 두개의 전극사이의 거리이며, 상기 디바이스의 총 길이는 A + 2 * 게이트 폭 + 2 * 게이트에서 드레인/소스 까지의 거리이다. 상기 길이A는 가장 긴 간격이며 오로지 2중 게이트 설계에서만 한 번 발생한다.
도4를 참조하면, 여기에서 동일한 번호는 동일한 피쳐를 나타낸다. 본 발명의 제4 실시예에 따른 디바이스(50)는 엔헨스먼트 모드 디바이스이며, 이것은 상기 디바이스가 공칭 오프임을 의미한다. 제2 실시예와 마찬가지로, 디바이스(50)는 게이트 전극 (32), (34)을 포함하며, 이 게이트 전극들 각각은 제2 반도체 본체(21)에서 각각의 리세스 내에 배치된다. 리세스(38) 각각은 2DEG의 중단을 일으키며, 2DEG는 게이트 전극 (32), (34)에 적당한 전압의 인가에 의해 복구될 수 있다.
따라서, 디바이스(50)는 파워 로직 (power logic) AND 게이트 역할을 하며,이 디바이스에서 게이트 전극 (32), (34) 모두에 전위가 인가되는 경우에 전류는 전극 (25), (26)으로/으로부터 흐른다.
게이트 전극 (32), (34)을 통하여 제어되는 두개의 채널에 의해 이용되는 공용 드리프트 영역때문에 디바이스(50)는 디바이스(30) 보다 작게 제조될 수 있다.
대바이스(40)와 마찬가지로, 제1 게이트 전극(32)은 제1 옴전극(25)으로부터 거리β 만큼 이격되고, 제2 게이트 전극(34)은 제2 옴전극(26)으로부터 동일 거리β 만큼 이격되며, 이에 의하여 디바이스(50)는 대칭적이 된다. 즉, 상기 디바이스의 전압 블로킹 특성은 어느 쪽의 전극이 더 높은 전위인가에 관계없이 동일하다.
나아가, 제3 실시예와 마찬가지로, 각각의 게이트 전극 (32), (34)는 독립적으로 작동할 수 있다.
다른 세개의 실시예와 마찬가지로, 게이트 전극 (32), (34)은 바람직하게 제2 반도체 본체(21)와 쇼트키 접촉을 하며, 또한 본 발명의 범위내에서 게이트 전극 을 포함하는 절연(insulated) 게이트들 및 게이트 절연체로 대체될 수 있다.
도5를 참조하면, 제1 실시예 또는 제2 실시예 중 어느 하나에 따른 디바이스는 바람직하게 옴전극 (25), (26)이 서로 맞물리도록(interdigitated) 배열된다. 구체적으로 바람직한 실시예에 따른 디바이스는 두 개의 대응하는 그리고 바람직하게 평행한 러너 (40), (42)를 포함한다. 각각의 러너 (40), (42)는 두개의 옴전극 (25), (26) 중 하나와 전기적으로 접속된다. 따라서, 러너(40)는 제1 옴전극들(25)과 전기적으로 접속되고, 러너(42)는 제2 옴전극들(26)과 전기적으로 접속된다. 주목할 사항으로서 옴전극 (25), (26)은 서로 평행하게 배열되며, 이에 의하여 서로 맞물리는 배열이 달성됨에 유의하여야 한다. 각각의 게이트 전극(27)은 마주보는 한쌍인 제1 과 제2 옴전극 (25), (26) 사이에 배치된다. 또한 게이트 러너(44)는 게이트 전극들(27)을 상호간에 전기적으로 접속시키기 위해 제공됨에 유의하여야 한다.
다음으로 도6를 참조하면, 여기에서 동일한 번호는 동일한 피쳐를 나타낸다.본 발명의 제3 또는 제4 실시예에 따른 디바이스는 두개의 게이트 러너 (46), (48)을 포함한다. 각각의 게이트 러너 (46), (48)은 단지 게이트 전극 (32), (34) 중 하나에 전기적으로 접속된다.
도7를 참조하면, 제3 또는 제4 실시예에 따른 디바이스에서, 각각의 게이트 러너 (46), (48)은 각각의 게이트 패드 (50), (52)에 전기적으로 접속되며, 이에 의하여 게이트 전극 (32), (34) 각각은 독립적으로 동작가능하게 된다. 또한, 제1 옴전극(25)에 접속되는 모든 러너들(40)은 각각의 공통 패드(54)에 전기적으로 접 속되고, 제2 옴전극(26)에 접속되는 모든 러너들(42)은 각각의 공통 패드(56)에 전기적으로 접속됨에 유의하여야 한다.
이제 도8를 참조하면, 게이트 전극들과 옴전극 (26), (25)의 교대(alternate) 배열이 구조(60)와 같이 도시된다. 구조(90)는 두개의 게이트 전극 (32), (34)를 포함한다. 게이트 전극 (32), (34)는 절연체 없이 제공되고, 매끄러운 둥근 에지(edges)를 갖도록 형성되어 전기장의 크라우딩(crowding)을 방지한다. 게이트 전극 (32), (34)는 주입 공정의 필요 없이 형성될 수 있으며, 이에 의하여 잠재적으로 디바이스의 브레이크다운 저항(breakdown resistance)을 감소시킬 수 있는 구조에 대한 손상을 줄이게 된다. 디바이스(60)는 보다 적은 식각 공정으로 형성되므로 제거되는 물질의 양을 감소시킨다. 따라서, 물질을 통과하는 캐리어들의 전도 경로(pathway)의 볼륨(volume)이 증가되며, 따라서 디바이스(90)의 전체적인 저항이 낮아진다.
이제 도9 내지 도18를 참조하면, Ⅲ-질화물 물질 시스템에 있어서 싱글(single) 게이트 양방향 스위치의 제조를 위한 공정의 예가 도시된다. 비록 싱글 게이트 디바이스가 도시되었지만 상기 공정은 이중 게이트 디바이스의 구조에 대하여 똑같이 적용할 수 있다는 것은 자명하다. 도9를 참조하면, 상기 공정은 공지된 방법들에 의하여 획득가능한 준비된 GaN 웨이퍼로 시작된다. 웨이퍼(70)는 사파이어로 구성된 기판(72), 기판(72) 상에 배치되는 보상(compensated) GaN층(74), 보상 GaN층(74) 위에 놓인 AlGaN층(76) 및 끝으로 AlGaN층(76) 위에 놓인 도핑된 GaN층(78)을 포함한다. 웨이퍼(70)는 보상 GaN층(74)에 있어서 변위(dislocations) 및 크래킹(cracking)을 방지하기 위해 변형(strain)을 보상하도록 구성된다.
이제 도10을 참조하면, 웨이퍼(70)는 능동 영역을 정의하기 위해 그 위에 증착되는 층을 이루는 마스크(layered mask)(80)를 포함한다. 도11를 참조하면, 웨이퍼(70)는 기판(72)에 닿기까지 식각된다. 마스크(80)가 제거된 후, 금속층(82)이 도핑된 GaN층(78) 위에 증착된다. 금속층(82)은, 예를 들어, Ti/Al/TiW 같은 옴 금속 합금(ohmic metal alloy)으로 구성될 수 있다. 이후 디바이스(160)는, 예를 들어, 850℃에서 1분간 어닐링된다.
이제 도13를 참조하면, 옴전극들은 마스크 부분들(84)을 이용하여 패터닝되고, 식각이 수행되어 노출된 금속 및 도핑된 GaN층들을 제거하며, 그 후 마스크가 제거되어 도14의 구조가 결과로서 나타나게 된다.
다음으로 도15를 참조하면, SiN층(85) 및 SiO2층(86)이 도14에서 보이는 구조 위에 증착된다. 그 후, 마스크(88)는 게이트 전극을 수용하는 영역을 정의하는 윈도우(90)를 포함하도록 형성된다. 윈도우(90)는 SiO2층(86)의 부분을 식각하는데 이용되며, SiN(85)의 얇은 부분(예를 들어, 약 200Å)을 남겨둔다. 그리고 나서 마스크(88)는 제거되고 TiW 같은 게이트 금속(92)이 증착되어 도16에 보이는 구조가 결과로서 나타난다. 다음으로, 게이트 금속(92)이 식각되어 그 자리에 게이트 전극(27)을 남긴다. 다음으로 도17를 참조하면, 절연체층(94)이 형성 및 식각되어 옴전극들 위에 개구부(opening)들을 포함하게 된다. 그 후, 접촉 금속이 증착되어 개구부들(96)을 채워 옴전극들과 접촉한다. 그리고 나서, 증착된 접촉 금속이 식각되어 도18에서 보이는 접촉(98)을 형성한다.
싱글 게이트 양방향 Ⅲ-질화물 스위치를 형성하기 위해 상기에서 기술된 공정은 똑같이 이중 양방향 Ⅲ-질화물 스위치를 형성하는데 적용될 수 있다는 것은 자명할 것이다. 복수의 디바이스가 단일 웨이퍼에서 형성되어 소정의 어플리케이션을 위한 복수의 유용한 구성 요소를 형성한다는 것 역시 자명할 것이다. 예를 들어, 복수의 유용한 디바이스들은 함께 접속되어 매우 많은 양의 전류를 운반할 수 있는 보다 큰 양방향 스위칭 디바이스를 형성할 수 있다. 대안적으로, 이렇게 형성된 복수의 고 전류 디바이스들이 접속되어 양방향 3상 브리지, 양방향 풀 브리지(full bridge) 또는 양방향 하프 브리지(half bridge)를 형성할 수 있다. 게다가, 공통 드레인 노드를 가진 양방향 하프 브리지 또는 쇼트키 브리지 같은 유용한 디바이스들을 형성하기 위해 상기 디바이스에 대한 변형들이 구현될 수 있다. 상기 디바이스들 각각은 종래 반도체 디바이스들에 있어서 가능한 영역보다 더 작은 영역에서 많은 양의 전류를 운반할 수 있다. Ⅲ-질화물 디바이스들의 탁월한 특성때문에 양방향 스위치들은 더 작게 만들어 질 수 있으며, 그럼에도 보다 큰 종래 디바이스들과 마찬가지로 작동한다.
본 발명의 양방향 스위치는, 예를 들어, 초격자층 구조(super lattice layer structures)들과 격자 구조 상수(lattice structure constant)를 균형있게 동위상(in-plane)에 있게 하기 위한 특별한 특성을 갖는 InAlGaN을 구비하는 여러가지 합금층들을 삽입시키는 것을 비롯한 Ⅲ-질화물 디바이스들의 구성을 위한 공지된 다른 기법들을 이용하여 또한 형성될 수 있다. 따라서, 비록 본 명세서에 기재된 바람직한 실시예들은 GaN 위에 형성되는 AlGaN 층을 포함하지만, 본 발명은 그러한 조합에 제한되지 않는다. 예를 들어, 본 발명의 범위내에서 AlGaN/InGaN/GaN이 사용될 수 있다.
나아가, 본 발명에 따른 디바이스는 다른 피쳐들을 포함하도록 변형될 수 있다. 예를 들어, 도19를 참조하면, 본 발명에 따른 양방향 디바이스는 채널을 통과하는 전류의 양을 검출하기 위해 전기적으로 채널에 접속되는 전류 감지 패드(57)를 포함한다.
도9 내지 도18에서 도시된 방법에 의해 제조된 디바이스에서, 게이트 전극(27)은 SiN 절연체층에 의하여 AlGaN 층으로부터 절연된다는 것에 유의하여야 한다. 본 발명에 따른 디바이스는 본 발명의 범위내에서 AlGaN 층과 쇼트키 또는 옴 접촉을 형성하는 게이트 전극을 사용하여 형성될 수 있다.
비록 본 발명은 특정 실시예들에 관하여 기술되었지만, 많은 다른 수정들 및 변형들 및 다른 사용들이 당업자에게 자명할 것이다. 그러므로, 본 발명은 본 명세서에서의 특정 개시내용이 아니라 다만 첨부된 청구항에 의해 제한되는 것이 바람직하다.

Claims (22)

  1. 양방향 반도체 스위치에 있어서,
    기판과;
    일(one) Ⅲ-질화물 반도체 물질로 구성된 제1 반도체 본체와;
    상기 제1 반도체 본체 위에 형성되고 상기 일 Ⅲ-질화물 반도체 물질과는 상이한 밴드 갭을 갖는 타(another) Ⅲ-질화물 반도체 물질로 구성되는 제2 반도체 본체와;
    상기 제2 반도체 본체의 제1 부분에 형성되어 상기 제1 부분과 옴 접속되는 제1 옴전극과;
    상기 제2 반도체 본체의 제2 부분에 형성되어 상기 제2 부분과 옴 접속되는 제2 옴전극과;
    상기 제2 반도체 본체 위에 형성되고 상기 제1 옴전극과 상기 제2 옴전극 사이에 배치되는 게이트 전극과; 그리고
    상기 제1 반도체 본체와 상기 제2 반도체 본체 중 하나에 형성되는 리세스 를 포함하여 구성되며,
    상기 게이트 전극은 상기 리세스에 위치되어 상기 양방향 반도체 스위치가 대칭적인 전압 블로킹 특성을 나타내도록 된 것을 특징으로 하는 양방향 반도체 스위치.
  2. 제 1 항에 있어서,
    상기 제1 반도체 본체와 상기 제2 반도체 본체 중 하나는 GaN으로 구성되고 상기 제1 반도체 본체와 상기 제2 반도체 본체 중 다른 하나는 AlGaN으로 구성되는 것을 특징으로 하는 반도체 스위치.
  3. 제 1 항에 있어서,
    상기 게이트 전극이 상기 제2 반도체 본체와 쇼트키 접촉을 하거나 게이트 절연체 본체에 의해 상기 제2 반도체 본체로부터 절연되는 것을 특징으로 하는 반도체 스위치.
  4. 제 1 항에 있어서,
    상기 게이트 전극이 티타늄, 금, 알루미늄, 은, 크롬, 텅스텐, 백금, 니켈, 팔라듐, 인듐 중 어느 것으로 구성되는 것을 특징으로 하는 반도체 스위치.
  5. 제 1 항에 있어서,
    상기 옴전극들이 금이나, 은이나, 알루미늄이나, 티타늄이나 또는 인듐으로 구성되는 것을 특징으로 하는 반도체 스위치.
  6. 삭제
  7. 제 1 항에 있어서,
    상기 게이트 전극이 상기 제1 옴전극 및 상기 제2 옴전극으로부터 같은 거리 만큼 이격되어 있는 것을 특징으로 하는 반도체 스위치.
  8. 제 1 항에 있어서,
    상기 기판이 실리콘이나, SiC이나, 또는 사파이어로 구성되는 것을 특징으로 하는 반도체 스위치.
  9. 제 1 항에 있어서,
    상기 스위치가 공핍 모드에서 동작하는 것을 특징으로 하는 반도체 스위치.
  10. 제 1 항에 있어서,
    상기 스위치가 엔헨스먼트 모드에서 동작하는 것을 특징으로 하는 반도체 스위치.
  11. 양방향 반도체 스위치에 있어서,
    기판과;
    일 Ⅲ-질화물 반도체 물질로 구성된 제1 반도체 본체와;
    상기 제1 반도체 본체 위에 형성되고 상기 일 Ⅲ-질화물 반도체 물질과는 상이한 밴드 갭을 갖는 타 Ⅲ-질화물 반도체 물질로 구성되는 제2 반도체 본체와;
    상기 제2 반도체 본체의 제1 부분에 형성되어 상기 제1 부분과 옴 접속되는 제1 옴전극과;
    상기 제2 반도체 본체의 제2 부분에 형성되어 상기 제2 부분과 옴 접속되는 제2 옴전극과;
    상기 제2 반도체 본체 위에 형성되고 상기 제1 옴전극과 상기 제2 옴전극 사이에 배치되는 제1 게이트 전극과; 그리고
    상기 제2 반도체 본체 위에 형성되고 상기 제1 옴전극과 상기 제2 옴전극 사이에 배치되는 제2 게이트 전극을 포함하여 구성되며,
    상기 게이트 전극들은 상기 양방향 반도체 스위치가 대칭적인 전압 블로킹 특성을 나타내도록 배치된 것을 특징으로 하는 양방향 반도체 스위치.
  12. 제 11 항에 있어서,
    상기 제1 반도체 본체와 상기 제2 반도체 본체 중 하나는 GaN으로 구성되고 상기 제1 반도체 본체와 상기 제2 반도체 본체 중 다른 하나는 AlGaN으로 구성되는 것을 특징으로 하는 반도체 스위치.
  13. 제 11 항에 있어서,
    상기 게이트 전극들이 상기 제2 반도체 본체와 쇼트키 접촉을 하는 것을 특징으로 하는 반도체 스위치.
  14. 제 11 항에 있어서,
    상기 게이트 전극들이 티타늄, 금, 알루미늄, 은, 크롬, 텅스텐, 인듐 중 어느 것으로 구성되는 것을 특징으로 하는 반도체 스위치.
  15. 제 11 항에 있어서,
    상기 옴전극들이 금이나, 은이나, 알루미늄이나, 또는 인듐으로 구성되는 것 을 특징으로 하는 반도체 스위치.
  16. 제 11 항에 있어서,
    상기 제1 반도체 본체와 상기 제2 반도체 본체 중 하나에 형성되는 리세스를 더 포함하여 구성되며, 상기 게이트 전극들 중 적어도 하나가 상기 리세스에 위치하는 것을 특징으로 하는 반도체 스위치.
  17. 제 11 항에 있어서,
    상기 제1 반도체 본체와 상기 제2 반도체 본체 중 하나에 형성되는 제1 리세스 및 제2 리세스를 더 포함하여 구성되며, 여기서 상기 제1 게이트 전극은 상기 제1 리세스에 위치하고 상기 제2 게이트 전극은 상기 제2 리세스에 위치하는 것을 특징으로 하는 반도체 스위치.
  18. 제 11 항에 있어서,
    상기 제1 게이트 전극 및 상기 제2 게이트 전극이 독립적으로 동작가능한 것을 특징으로 하는 반도체 스위치.
  19. 제 11 항에 있어서,
    상기 제1 게이트 전극이 상기 제1 옴전극으로부터 제1 거리만큼 이격되고, 상기 제2 게이트 전극이 상기 제2 옴전극으로부터 제2 거리만큼 이격되며, 상기 제1 거리와 상기 제2 거리가 동일한 것을 특징으로 하는 반도체 스위치.
  20. 제 11 항에 있어서,
    상기 기판이 실리콘이나, SiC나, 또는 사파이어로 구성되는 것을 특징으로 하는 반도체 스위치.
  21. 제 11 항에 있어서,
    상기 게이트 전극들 중 적어도 하나가 게이트 절연체 본체에 의해 상기 제2 반도체 본체로부터 절연되는 것을 특징으로 하는 반도체 스위치.
  22. 제 11 항에 있어서,
    상기 게이트 전극들 중 적어도 하나가 상기 제2 반도체 본체와 쇼트키 접촉을 하는 것을 특징으로 하는 반도체 스위치.
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