KR102389363B1 - 기판 상의 갈륨 질화물(GaN) 트랜지스터 구조체들 - Google Patents

기판 상의 갈륨 질화물(GaN) 트랜지스터 구조체들 Download PDF

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Abstract

갈륨 질화물(GaN) 산화물 격리 및 기판 상에 GaN 트랜지스터 구조체들의 형성을 위한 기술들이 개시된다. 일부 경우들에서, GaN 트랜지스터 구조체들은, 벌크 실리콘 기판 상에 고-전압 GaN 프런트 엔드 라디오 주파수(RF) 스위치들의 시스템-온-칩 집적을 위해 사용될 수 있다. 이 기술들은 예를 들어, 기판에 다수의 핀을 형성하는 것, 핀들 상에 GaN 층을 퇴적하는 것, GaN 층 아래의 갭에서 각각의 핀의 적어도 일부를 산화시키는 것, 및 하나 이상의 트랜지스터를 GaN 층 상에 및/또는 GaN 층으로부터 형성하는 것을 포함할 수 있다. 일부 경우들에서, GaN 층은 복수의 GaN 아일랜드이고, 각각의 아일랜드는 주어진 핀에 대응한다. 이 기술들은 일부 경우들에서 상대적으로 작은 폼 팩터, 낮은 온 상태 저항 및 낮은 오프 상태 누설을 갖는 다양한 비평면 격리 GaN 트랜지스터 아키텍처들을 형성하기 위해 사용될 수 있다.

Description

기판 상의 갈륨 질화물(GaN) 트랜지스터 구조체들
라디오 주파수(RF) 스위치들은 현대 모바일 통신 디바이스들의 RF 프런트 엔드 시스템에서 중요한 컴포넌트들이다. 오늘날 RF 프런트 엔드는 장거리 무선 대역들(예를 들어, WiFi 프로토콜), 단거리 무선 대역들(예를 들어, 블루투스 프로토콜) 및 셀룰러 대역들(예를 들어, 3G/4G/LTE/GSM 프로토콜들)과 같은 상이한 주파수 대역들의 다수의 무선 서비스를 지원하도록 요구된다. 일부 디바이스들은 상이한 대역들을 위해 특별히 사용되는 다수의 RF 전력 증폭기(예를 들어, 6개 초과)를 포함하지만, 전형적으로 3개 이하의 안테나를 위한 공간이 있다. 또한, RF 스위치들은 주 안테나(primary antenna)가 음성 통신을 위해 점유되는 동안 동시에 데이터를 다운로딩하는 능력과 같은 기능성들을 가능하게 하도록 요구된다. 전형적인 RF 프런트 엔드에 무려 20 내지 30개의 RF 스위치가 있을 수 있다. 또한, RF 스위치들은 가능한 한 낮은 누설을 유지하면서, 그 오프 상태들에서 드레인과 소스 양단에 최대 50V까지 다룰 수 있어야 한다. 그 온 상태들에서, RF 스위치들은 전력 손실을 줄이기 위해 가능한 한 낮은 온 저항을 제공해야 한다.
도 1은 본 개시내용의 다양한 실시예들에 따라 집적 회로를 형성하는 방법을 도시한다.
도 2a 내지 도 2f는 본 개시내용의 다양한 실시예들에 따라 도 1의 방법을 수행할 때 형성되는 예시적인 구조체들을 도시한다.
도 2fa는 본 개시내용의 실시예에 따른, 핀형(finned) 비평면 다중 양자 우물(MQW) 갈륨 질화물(GaN) 트랜지스터 구조체의 채널 영역을 통한 단면을 도시한다.
도 2fb는 본 개시내용의 실시예에 따른, 핀형 비평면 3차원 전자 가스(3DEG) GaN 트랜지스터 구조체의 채널 영역을 통한 단면을 도시한다.
도 3은 본 개시내용의 실시예에 따라 형성된 집적 회로 구조체의 측단면도를 도시하는 투과 전자 현미경(TEM) 이미지이다.
도 4는 본 개시내용의 다양한 실시예들에 따른 모바일 컴퓨팅 플랫폼의 시스템-온-칩(SoC) 구현예의 기능 블록도를 도시한다.
도 5는 본 개시내용의 다양한 실시예들에 따라, 본 명세서에 설명된 기술들을 사용하여 형성된 집적 회로 구조체들 또는 디바이스들로 구현된 컴퓨팅 시스템을 도시한다.
갈륨 질화물(GaN) 산화물 격리 및 기판(예를 들어, 벌크 실리콘(Si) 기판) 상에 GaN 트랜지스터 구조체들의 형성을 위한 기술들이 개시된다. GaN 트랜지스터 구조체들은, 예를 들어 Si 기판 상에 고-전압 GaN 프런트 엔드 라디오 주파수(RF) 스위치들의 시스템-온-칩(SoC) 집적을 위해 사용될 수 있다. 실시예에서, 이 기술들은 기판에 다수의 핀을 형성하는 것, 핀들 상에 GaN 층을 퇴적하는 것, GaN 층 아래의 갭에서 각각의 핀의 적어도 일부를 산화시키는 것, 및 하나 이상의 트랜지스터를 GaN 층 상에 및/또는 GaN 층으로부터 형성하는 것을 포함할 수 있다. 예를 들어, GaN 층은 트랜지스터 채널을 위해 사용될 수 있지만, 트랜지스터 소스 및 드레인 영역들은 GaN 층 상에 에피택셜 재성장될 수 있다. 이 기술들은 예를 들어 격리된 GaN 아일랜드들 상에 저-누설, 고-브레이크 다운, 인핸스먼트 모드, 하이-k 유전체 GaN 트랜지스터들을 형성하는 프로세스에서 사용될 수 있다. 또한, 이 기술들은, 예를 들어 감소된 온 상태 저항을 갖는 다중 양자 우물(MQW) 또는 3차원 전자 가스(3DEG) 아키텍처를 포함하는 GaN 트랜지스터들을 형성하기 위해 사용될 수 있다. 이 기술들은 또한 핀형(또는 트라이게이트) 및 나노와이어(또는 게이트-올-어라운드) 아키텍처를 형성하여, 예를 들어 낮은 오프 상태 누설을 달성하기 위해 사용될 수 있다. 본 개시내용에 비추어 다수의 변경들 및 구성들이 명백할 것이다.
일반적 개요
라디오 주파수(RF) 스위치들은 반-절연성 GaAs 기판들 상에 갈륨 비화물(GaAs) pHEMT(pseudomorphic high-electron-mobility transistor)를 사용하여 대부분 구현된다. HEMT(또는 pHEMT)는 또한 헤테로구조 전계 효과 트랜지스터(HFET), MODFET(modulation-doped FET), 2차원 전자 가스 FET(TEGFET) 또는 선택적으로 도핑된 헤테로구조 트랜지스터(SDHT)로서 지칭될 수 있지만; 설명을 용이하게 하기 위해 이 디바이스들은 본 명세서에서 주로 HEMT로서 지칭될 것이라는 점을 유의한다. GaAs pHEMT들은 시스템-온-칩(SoC) 애플리케이션들에 대해 요구되는 낮은 온 저항과 소형 폼 팩터(다이 크기들)를 동시에 달성하는 것에 대한 어려움과 같은 사소하지 않은 쟁점들이 존재한다. 또한, GaAs pHEMT들은 전형적으로 공핍 모드(D-mode) 디바이스들로서 형성되며, 이들을 턴 오프하기 위해 음의 공급 전압들을 필요로하고 이로써 증가된 회로 복잡성 및 시스템 비용을 초래한다. 또한, GaAs의 상대적으로 낮은 밴드갭(1.4eV의 밴드갭)은, 예를 들어 확장성, 온 상태 저항, 오프 상태 누설, RF 손실, 제어 로직 통합, 인가 전압 능력들 및 전력 소실과 관련하여 GaAs pHEMT들의 능력들을 제한한다. 따라서, 더 높은 밴드갭 재료(3.4eV의 밴드갭)인 갈륨 질화물(GaN)이 HEMT 디바이스들에서 GaAs의 대체물로서 고려된다. 그러나, 그러한 GaN 트랜지스터들은 대부분, 상대적으로 작은 직경(예를 들어, 3-4인치)을 갖는 상대적으로 고가인 실리콘 탄화물(SiC) 웨이퍼들 상에 구현되는 D-모드 HEMT 디바이스들이다. 따라서, 그러한 GaN 트랜지스터들의 비용은 이에 따라 더 높아져서, 디바이스들을 많은 애플리케이션들에 대해 비실용적으로 만든다.
따라서, 그리고 본 개시내용의 하나 이상의 실시예에 따라, GaN 산화물 격리 및 실리콘(Si) 기판 상에 GaN 트랜지스터 구조체들의 형성을 위한 기술들이 개시된다. 본 개시내용에 비추어 명백한 바와 같이, 산화물 격리 기술들은 Si 기판 상에 GaN 트랜지스터 구조체의 형성을 가능하게 하고 또한 HEMT 디바이스들에 대해 고 인가 전압(VDD)에서 요구되는 저-누설을 가능하게 한다. 따라서, 본 기술들은 실시예에 따라, 예를 들어 Si 기판 상에 고-전압 GaN 프런트 엔드 RF 스위치들의 시스템-온-칩(SoC) 집적을 위해 사용될 수 있다. 전술한 바와 같이, GaN은 예를 들어 GaAs(1.4eV의 밴드갭)와 비교하여 더 높은 밴드갭 재료(3.4eV의 밴드갭)이고, 따라서 GaN은 본 명세서에 설명된 바와 같이, 트랜지스터 성능의 맥락에서 다수의 이점을 제공한다. 일부 실시예들에서, 기술들은 실리콘 게르마늄(SiGe) 또는 게르마늄(Ge) 기판 상에 GaN 트랜지스터 구조체들을 형성하기 위해 사용될 수 있다. 일부 실시예들에서, 이 기술들은 HEMT, pHEMT, 2차원 전자 가스(2DEG) 아키텍처를 이용하는 트랜지스터들, 3차원 전자 가스(3DEG) 또는 3D 분극 전계 효과 트랜지스터(FET) 아키텍처를 이용하는 트랜지스터들, 및 다중 양자 우물들(MQW) 또는 초격자 아키텍처를 이용하는 트랜지스터들을 포함하지만 이에 제한되지 않는 GaN 트랜지스터 아키텍처를 형성하기 위해 사용될 수 있다.
일부 실시예들에서, 이 기술들은 (예를 들어, 얕은 트렌치 리세스(STR) 에칭을 통해) 핀을 에칭하고 기판을 패터닝하는 것에 의해 기판(예를 들어, 벌크 Si 기판) 내에 나노템플릿들을 형성하는 것을 포함한다. 그 후, 얕은 트렌치 격리(STI) 재료(예를 들어, 산화물 또는 질화물 재료)가 STR 트렌치들 내에 퇴적되어, 예를 들어 기판 핀들을 서로 격리시킬 수 있다. 그 후, GaN의 층이 구조체 상에 퇴적될 수 있고, 일부 실시예들에서, (예를 들어, GaN이 기판 재료와 반응하는 것을 방지하기 위해) GaN 층을 퇴적하기 전에 핵형성 층(예를 들어, 알루미늄 질화물)이 퇴적될 수 있다. GaN 층 (및 존재하는 경우, 핵형성 층)은 그것들이 (예를 들어, 금속-유기 화학 기상 퇴적(MOCVD) 프로세스를 사용하여) 기판 핀들 상에서만 성장할 수 있도록 퇴적될 수 있다는 점을 유의한다. GaN 층과 STI 재료 사이에 갭이 존재할 수 있고, 일부 실시예들에서, GaN 층 아래의 STI 재료가 선택적으로 에칭 제거되어 갭을 형성하거나 갭 크기를 증가시키고, 이로써 기판 핀들의 적어도 일부를 노출시킬 수 있다. 일부 실시예들에서, STI 재료는 GaN 층을 퇴적하기 전에 리세싱되어, GaN 층이 형성된 후에 갭이 존재할 수 있다는 점을 유의한다. 그 후, 갭에서 기판 핀들의 노출된 부분은 기판으로부터 GaN 층을 격리시키기 위해 산화될 수 있다. 그 후, GaN 층과 STI 재료 사이의 갭이 (예를 들어, 스핀-온 퇴적 프로세스를 사용하여) 추가적인 STI 재료로 채워질 수 있다. 결과적인 격리된 GaN 층(경우에 따라, 핀 상부들에 걸친 단일의 연속적인 GaN 층 또는 복수의 GaN 층 또는 특정 핀 상부에 각각 대응하는 소위 GaN 아일랜드들)은 이 층들 상에 및/또는 이 층들로부터 다양한 트랜지스터 디바이스들을 형성하기 위해 사용될 수 있다. 이러한 방식으로, GaN 층은 하위의 기판(예를 들어, Si, SiGe 또는 Ge 기판)으로부터 전기적으로 격리된 의사 기판으로서 작용하고, 그 위에 트랜지스터 구조체들이 형성될 수 있다. 예를 들어, 일부 실시예들에서, n-채널 트랜지스터 디바이스들은 n형 소스 및 드레인(S/D) 영역들의 에피택셜 재성장에 의해 형성될 수 있다. 본 개시내용에 비추어 명백한 바와 같이, 이러한 트랜지스터 디바이스들은 단지 일부 예시적인 기하구조들을 제공하기 위해 다음의 기하구조: HEMT 아키텍처, MQW 또는 초격자 아키텍처, 3DEG 아키텍처, 핀형(예를 들어, 트라이게이트 또는 FinFET) 구성, 및/또는 나노와이어(또는 나노리본 또는 게이트-올-어라운드) 구성을 포함할 수 있다.
일부 실시예들에서, 본 명세서에서 다양하게 설명된 트랜지스터 구조체들에 대해 격리된 GaN을 사용하는 결과로서 이점들이 달성될 수 있다. 전술한 바와 같이, GaN은 (예를 들어, GaAs의 1.4eV 밴드갭과 비교하여) 3.4eV의 넓은 밴드갭을 갖고, 따라서 GaN 트랜지스터들이 브레이크다운을 겪기 전에 더 큰 전기장들(인가 전압, VDD)을 견딜 수 있게 한다. 예를 들어, GaN 트랜지스터들이 견딜 수 있는 전기장은 유사한 치수들의 GaAs 트랜지스터들이 브레이크다운을 겪기 전에 견딜 수 있는 것보다 큰 크기들일 수 있다. 이는 또한 동일한 VDD에서 동작하면서 GaN 트랜지스터들을 훨씬 더 작은 물리적 치수들로 축소(scale down)될 수 있게 하고, 이로써 더 작은 온 저항, 더 작은 커패시턴스, 및 더 작은 트랜지스터 폭들을 가능하게 하여, 감소된 전력 소실, 높은 회로 효율성들, 및 작은 폼 팩터와 같은 이점들을 발생시킨다. 또한, GaN은 고 전자 이동도(예를 들면, 약 1000 제곱 cm/(V-s))를 갖는다. GaN n-채널 트랜지스터들은 또한 2DEG를 이용할 수 있으며, 이는 더 큰 자발 및 압전 분극을 갖는 전하 유도 막(본 명세서에서는 분극 층으로서 지칭됨)의 에피택셜 퇴적에 의해 형성된 급격한 헤테로-계면(abrupt hetero-interface)에 위치할 수 있다. 이러한 분극 층 재료들은 최종 용도 또는 타깃 애플리케이션에 따라, 알루미늄 질화물(AlN), 알루미늄 갈륨 질화물(AlGaN), 인듐 알루미늄 질화물(InAlN), 인듐 알루미늄 갈륨 질화물(InAlGaN), 또는 임의의 다른 적합한 재료를 포함할 수 있다. 따라서, 매우 높은 전하 밀도들(예를 들어, 제곱 cm당 최대 2E13까지)이 불순물 도펀트들이 없는 그러한 메카니즘에 의해 형성될 수 있어서, 고 이동도들이 보존될 수 있게 한다.
본 명세서에서 다양하게 설명된 기술들 및 구조체들의 다수의 다른 이점들이 본 개시내용에 비추어 명백할 것이다. 예를 들어, 이 기술들은 큰 Si 기판들(예를 들어, 8인치/20cm 이상)에 GaN을 집적하는 것에 의해 대규모 SoC 집적을 달성하기 위해 사용될 수 있다. 또한, 산화물 격리 기술들은 SoC 구현예들에서 일반적으로 사용되는 고 VDD에서 요구되는 저-누설을 가능하게 한다. 또한, 이 기술들 및 구조체들은 비평면/3D 구성들(예를 들어, 핀형 또는 트라이게이트 아키텍처, 나노와이어 또는 나노리본 또는 게이트-올-어라운드 아키텍처 등)뿐만 아니라 다중 양자 우물들 및 3DEG 아키텍처를 활용하는 것에 의해 온 저항을 향상시킬 수 있고, 따라서, 요구되는 트랜지스터 폭들을 감소시키고 이로써 더 작은 폼 팩터를 가능하게 한다. 이 기술들의 다른 이점은, 이 기술들이 인핸스먼트 모드 GaN 트랜지스터들을 달성하기 위해 사용되고, 이로써 음의 게이트 전압을 공급하는 바이어스 회로들의 필요성을 제거하고, 따라서 더 작은 폼 팩터를 가능하게 하고 공핍-모드(D-모드) 트랜지스터 구조체들에 관한 부품 및 처리와 연관된 비용들을 절감할 수 있다는 것이다. 또한 아직, GaN은 산화 조건들 하에서 분해될 다른 III-V 재료들과 비교할 때, 산화 프로세스 동안 GaN이 산화되지 않을 것이기 때문에 본 명세서에서 다양하게 설명된 기술들에 특히 유용하다. 또한 여전히, GaN은 HEMT 디바이스 애플리케이션들에 요구되는 고-전자 이동도(예를 들어, 약 1000 제곱cm/(V-s))를 달성할 수 있다. 또한, GaN은 예를 들어, 기존 Si MOSFET(metal-oxide-semiconductor field-effect transistor)들과 비교하여 향상된 FOM(figure-of-merit) 성능을 산출한다.
분석(예를 들어, 스캐닝/투과 전자 현미경(SEM/TEM), 조성물 매핑, 2차 이온 질량 분석(SIMS), 원자 탐침 이미징, 3D 단층촬영술 등)을 사용하여, 하나 이상의 실시예에 따라 구성된 구조체 또는 디바이스는 본 명세서에서 다양하게 설명된 집적 회로 및 트랜지스터 구조체들을 효과적으로 나타낼 것이다. 예를 들어, 일부 실시예들에서, Si, SiGe 또는 Ge 기판의 핀들 상에 형성된 GaN 트랜지스터들이 검출될 수 있다. 또한, 그로부터 트랜지스터들이 GaN 층 내에 및/또는 GaN 층 상에 형성되는 GaN 층(예를 들어, GaN 층 내에 트랜지스터 채널 영역이 형성될 수 있지만, 에피택셜 재성장을 통해 소스 및 드레인 영역들이 이 층 상에 형성될 수 있음)은 기판 핀들 중 적어도 일부가 산화되는 것으로 인해 기판으로부터 전기적으로 격리될 수 있다. 예를 들어, Si 기판의 경우에, 각각의 핀의 적어도 일부가 실리콘 이산화물로 산화되고, 이로써 상부 GaN 층을 기저 Si 기판으로부터 전기적으로 격리시키고, GaN 트랜지스터들로부터 Si 기판으로의 누설을 감소 또는 방지할 수 있다. 따라서, 이 기술들은 Si 기판들 상에 GaN 트랜지스터들이 형성될 수 있는 SoC 집적을 허용한다. 일부 실시예들에서, GaN 트랜지스터 구조체들은 고-전압 프런트 엔드 RF 스위치들과 같은 하나 이상의 RF 스위치에 포함될 수 있다. 본 명세서에 다양하게 설명된 GaN 트랜지스터 구조체들은 PC(personal computing), 태블릿 컴퓨터, 스마트폰, 전력 관리 및 통신 애플리케이션들뿐만 아니라 전력 변환 및 자동차 애플리케이션들과 같은 다양한 애플리케이션들에 적합할 수 있지만; 본 개시내용은 그렇게 제한되는 것으로 의도되지 않는다. 예를 들어, 고객들이 더 많은 기능성을 위해 더 많은 집적 회로를 수용하기 위해 더 작은 폼 팩터를 요구함에 따라, 효율적이고 작은 폼 팩터 RF 프런트 엔드에 대해 고 수요가 존재하고, 따라서 격리된 GaN 트랜지스터 기반 SoC 솔루션들이 매우 매력적이다. 본 개시내용에 비추어 다수의 구성들 및 변경들이 명백할 것이다.
아키텍처 및 방법론
도 1은 본 개시내용의 하나 이상의 실시예에 따라 집적 회로를 형성하는 방법(100)을 도시한다. 도 2a 내지 도 2f는 다양한 실시예들에 따라, 도 1의 방법(100)을 수행할 때 형성되는 예시적인 집적 회로 구조체들을 도시한다. 형성된 구조체들에 비추어 명백한 바와 같이, 방법(100)은 기판 상에 GaN 트랜지스터 구조체들을 형성하기 위해 GaN 산화물 격리에 대한 기술들을 개시한다. HEMT, pHEMT, 2DEG 아키텍처를 이용하는 트랜지스터들, 3DEG(또는 3D 분극 FET) 아키텍처를 이용하는 트랜지스터들, 다중 양자 우물들(MQW) 또는 초격자 아키텍처를 이용하는 트랜지스터들을 포함하지만 이에 제한되지 않는 다양한 트랜지스터 기하구조들이 본 명세서에 설명된 기술들로부터 이점을 얻을 수 있다. 또한, 본 기술들은 CMOS 트랜지스터들/디바이스들/회로들을 형성하기 위해 사용될 수 있으며, 본 명세서에서 다양하게 설명된 GaN 트랜지스터 구조체들은, 예를 들어 CMOS의 n-MOS 트랜지스터들에 사용된다.
도 1에서 알 수 있는 바와 같이, 방법(100)은 실시예에 따라 도 2a에 도시된 예시적 결과적인 구조체를 형성하기 위해 기판(200)에 핀들(202)을 형성하는 것(102)을 포함한다. 일부 실시예들에서, 기판(200)은 Si, SiGe 또는 Ge의 벌크 기판일 수 있다. 일부 실시예들에서, 기판(200)은 X가 Si, SiGe 또는 Ge를 포함하는 X 온 절연체(XOI) 구조체일 수 있고, 절연체 재료는 산화물 재료 또는 유전체 재료 또는 일부 다른 전기적 절연 재료 또는 상부 층이 Si, SiGe 또는 Ge를 포함하는 일부 다른 적합한 다층 구조체이다. 예를 들어, 일부 실시예들에서, 기판은 벌크 Si 기판의 부분의 상부에 SiGe 또는 Ge의 버퍼 층을 갖는 벌크 Si 기판일 수 있고, 여기서 버퍼 층이 본 명세서에서 다양하게 설명된 것과 같은 기판(200)에 사용될 수 있다. 벌크 Si 기판은 일부 예시적인 애플리케이션들에서 (예를 들어, 10ohm-cm보다 큰) 고 저항성일 수 있다. 핀들(202)은 하나 이상의 패터닝, 마스킹, 리소그래피 및 에칭(습식 및/또는 건식) 프로세스들을 사용하는 것과 같은 임의의 적합한 기술들을 사용하여 기판(200)으로부터 형성(102)될 수 있다. 도 2a에서 또한 알 수 있는 바와 같이, 구조체는 트렌치들(205)을 포함하고, 이는 일부 경우들에서 얕은 트렌치 리세스(STR) 트렌치들로서 지칭될 수 있다. 최종 용도 또는 타깃 애플리케이션에 따라, 트렌치들(205)은 다양한 폭들 및 깊이들로 형성될 수 있고, 핀들(202)은 다양한 폭들 및 높이들을 갖도록 형성될 수 있다. 핀들(202)은 다양한 폭들 및 높이들을 갖도록 형성될 수 있다. 트렌치들(205) 및 핀들(202)이 도시의 용이함을 위해 이 예시적인 구조체에서 동일한 폭 및 깊이/높이를 갖는 것으로서 각각 도시되지만; 본 개시내용은 그렇게 제한되는 것으로 의도되지 않는다는 점을 유의한다. 또한, 4개의 핀(202)이 예시적인 구조체에서 도시되어 있지만, 최종 용도 또는 타깃 애플리케이션에 따라 1, 2, 10, 수백, 수천, 수백만 등과 같이 임의의 수의 핀이 형성될 수 있다는 점을 유의한다.
도 1의 방법(100)은 실시예에 따라, 도 2b에 도시된 결과적인 예시적 구조체를 형성하기 위해 STI(shallow trench isolation) 재료(210)를 퇴적(104)하고 평탄화하는 것을 계속한다. STI 재료(210)의 퇴적(104)은 화학 기상 퇴적(CVD), 원자 층 퇴적(ALD), 물리적 기상 퇴적(PVD) 또는 임의의 다른 적합한 퇴적 프로세스와 같은 임의의 적합한 기술들을 포함할 수 있다. STI 재료(210)는 하나 이상의 산화물(예를 들어, 실리콘 이산화물) 및/또는 질화물(예를 들어, 실리콘 질화물)과 같은 임의의 적합한 절연 재료를 포함할 수 있다. 일부 실시예들에서, STI 재료(210)는 기판 재료(200)에 기초하여 선택될 수 있다. 예를 들어, Si 기판(200)의 경우, STI 재료(210)는 실리콘 이산화물 또는 실리콘 질화물일 수 있다. 일부 경우들에서, 평탄화 프로세스가 수행된 후에 핀들(202)이 STI 재료(210)로부터 돌출될 수 있음을 유의한다.
실시예에 따라 도 1의 방법(100)은 STI 재료(210)를 선택적으로 리세싱하는 것(106)을 계속한다. 예를 들어, 핀들(202)로 하여금 STI 재료(210)로부터 돌출되는 핀들(202)의 양을 증가하게 하도록 프로세스(104)의 평탄화 후에 리세스(106) 프로세스가 수행될 수 있다. 이러한 리세스 프로세스(106)는 임의의 적합한 습식 또는 건식 에칭 프로세스들 또는 임의의 다른 적합한 프로세스를 포함할 수 있다. 도 2b에서 알 수 있는 바와 같이, 핀들(202)의 높이 H가 본 예시적인 실시예에서 STI 재료 위에 있도록 핀들이 바깥으로 돌출된다.
실시예에 따라, 도 1의 방법(100)은 GaN 층(230)을 퇴적(108)하고, 분극 층(240)을 퇴적(110)하여 도 2c에 도시된 결과적인 예시적 구조체를 형성하는 것을 계속한다. 퇴적들(108 및 110)은 금속-유기 화학 기상 퇴적(MOCVD) 챔버 또는 임의의 다른 적합한 퇴적 프로세스에서 GaN 층(230) 및 분극 층(240)을 성장시키는 것과 같은 임의의 적합한 기술들을 포함할 수 있다. 일부 실시예들에서, 성장 조건들은 층들의 바람직한 결과적인 특성들에 기초하여 조정될 수 있다. 예를 들어, 일부 경우들에서, 온도가 증가될 수 있고 및/또는 압력이 감소될 수 있고 및/또는 V:III 비(예를 들어 N2 대 Ga 전구체 가스 흐름들의 비)가 증가될 수 있어서, 층들(230 및 240)의 측방향 성분으로 하여금 더 빠르게 성장하게 하고, 이로써 층들(230 및 240)을 층의 수직 성분에서 가능한 한 얇게 유지시킨다. 일부 실시예들에서, GaN 층(230)은 그것이 STI 재료(210) 상에서가 아니라 기판 재료 상에서 (그리고 이에 따라 노출된 기판 핀들(202) 상에서만) 성장하도록 퇴적(108)될 수 있다. 핵형성 층(220)이 존재하는 실시예들(이하에 더 상세히 설명된 것과 같음)에서, GaN 층(230)은 핵형성 층 및/또는 기판 핀들(202) 상에서 성장될 수 있다. 따라서, 일부 실시예들에서, 층(230)에 대한 GaN 재료는 그것이 III-V 재료들 및 기판 재료(예를 들어, Si, SiGe, Ge) 상에서만 성장하지만 STI 재료(210) 상에서 성장하지 않도록 퇴적될 수 있다. 예를 들어, 사용된 퇴적 프로세스(108)(예를 들어, MOCVD)가 GaN 재료(230)가 핀들(202) 상에서만 성장하는 것을 야기했기 때문에 도 2c의 구조체가 형성되었다. 일부 실시예들에서, GaN 층(230)은 기판 핀들(202) 각각 상에서 GaN 성장의 별개의 아일랜드들일 수 있다. 그러한 실시예에서, 도 2c에 도시된 GaN 층(230)은 각각의 핀(202)의 상부에 걸쳐 다수의 GaN 아일랜드를 포함할 것이지만, 예를 들어 이러한 아일랜드들은 연결되지 않을 것이다. 일부 경우에서, GaN 층(230)은 이러한 GaN 층(230) 아일랜드들을 형성하도록 분리될 수 있다. 일부 실시예들에서, GaN 층(230)은 최종 용도 또는 타깃 애플리케이션에 따라 두께가 약 1 미크론(예를 들어, 퇴적될 때 약 1 미크론) 이하 또는 임의의 다른 적합한 두께일 수 있다.
일부 실시예들에서, 본 개시내용에 비추어 명백한 바와 같이, 분극 층은 알루미늄 질화물(AlN), 알루미늄 갈륨 질화물(AlGaN), 인듐 알루미늄 질화물(InAlN), 인듐 알루미늄 갈륨 질화물(InAlGaN), 또는 임의의 다른 적합한 재료일 수 있다. 일부 실시예들에서, 분극 층(240)은 최종 용도 또는 타깃 애플리케이션에 따라 약 20-30 nm와 같이 두께가 50 nm 미만이거나, 임의의 다른 적합한 두께일 수 있다. 일부 실시예들에서, 핵형성 층(220)은 GaN 층(230)을 퇴적(108)하기 전에 도 2b의 구조체 상에 선택적으로 퇴적될 수 있다. 핵형성 층(220)은 (예를 들어, 그렇지 않으면 GaN 층(230)이 기판 재료 핀들(202) 상에 직접 퇴적되는 영역들에서) GaN 층(230)이 기판 재료와 반응하는 것을 방지하도록 퇴적될 수 있다. 핵형성 층(220)의 퇴적은, 예를 들어 MOCVD 챔버에서 핵형성 층(220)을 성장시키는 것과 같은 임의의 적합한 기술들을 사용하여 수행될 수 있다. 일부 실시예들에서, 핵형성 재료가 STI 재료(210) 상에서가 아니라 기판 핀 재료(202) 상에서만 성장할 수 있기 때문에, 핵형성 층은 핀들(202) 상에 선택적으로 퇴적될 수 있다. 일부 실시예들에서, 핵형성 층은 III-V 재료, 예컨대, 알루미늄 질화물(AlN) 또는 저온 GaN 층(예를 들어, 섭씨 700 내지 950도 범위의 온도에서 퇴적됨)일 수 있다. 일부 실시예들에서, 존재하는 경우, 핵형성 층(220)은 최종 용도 또는 타깃 애플리케이션에 따라 50 nm 미만, 예컨대 약 20 nm의 두께 또는 임의의 다른 적합한 두께를 가질 수 있다.
도 1의 방법(100)은 일부 실시예들에 따라 도 2ca 또는 도 2cb의 결과적인 예시적인 구조체들 중 하나를 형성하기 위해 도 2c의 구조체 상에 추가의 III-N 층들을 퇴적(112)하는 것을 선택적으로 계속한다. 본 개시내용에 비추어 명백한 바와 같이, 도 2ca의 예시적인 구조체는 MQW 또는 초격자 트랜지스터 구조체들을 형성하기 위해 사용될 수 있는 한편, 도 2cb의 예시적인 구조체는 3D 분극 FET를 형성하기 위해 사용될 수 있다. 퇴적(112)은, 예를 들어, MOCVD 챔버에서 추가의 III-N 재료 층들을 성장시키는 것과 같은 임의의 적합한 기술들을 사용하여 수행될 수 있다. 도 2ca의 예시적인 구조체에 도시된 바와 같이, 2개의 추가적인 2DEG 층들의 세트가 퇴적되었고, 여기서 각각의 세트는 GaN 층 및 분극 층을 포함한다. 달리 말해서, 2DEG 층들의 제1 세트는 GaN 층(232) 및 분극 층(242)을 포함하고, 2DEG 층들의 제2 세트는 GaN 층(234) 및 분극 층(244)을 포함한다. 임의의 수의 추가 2DEG 층 세트가 다중 양자 우물 구조체를 형성하기 위해 프로세스(112)에서 퇴적될 수 있고, 이 예시적인 실시예에서 2개의 세트가 도시되어 있지만, 1 세트, 5 세트, 100 세트, 1000 세트 등이 형성될 수 있다. 또한, 분극 층들(242 및 244)은 최종 용도 또는 타깃 애플리케이션에 따라, 본 명세서에서 설명된 임의의 분극 층 재료(예를 들어, AlN, AlGaN, InAlN, InAlGaN) 또는 임의의 다른 적합한 분극 층 재료일 수 있다. 도 2ca의 예시적인 구조체로부터 형성된 트랜지스터 구조체들이 이하에 더 상세히 설명될 것이다. 도 2cb의 예시적인 구조체에 도시된 바와 같이, 2개의 추가의 층들이 추가의 III-N족 재료 층들을 퇴적하는 이러한 대안적인 실시예에서 형성되었다. 층(236)은 층의 중간 근처에서, 인듐(In)을 최대 약 5-20%(또는 약 10%) In의 백분율까지 증가시키면서 균일하게 그레이딩되고(graded), 그 후 In 함유량을 0% In이 퇴적(그리고 이에 따라 단지 GaN이 퇴적)되는 때까지 감소시키면서 균일하게 그레이딩되는 GaN을 포함하는 그레이딩된 층이다. 그 다음, 분극 층(246)은 그레이딩된 층(236) 상에 퇴적될 수 있다. 일부 경우들에서, 더 상세히 후술되는 바와 같이, 형성될 결과적인 구조체들이 3D 분극 FET 또는 3DEG 트랜지스터들일 수 있기 때문에, 알루미늄 질화물(AlN)이 분극 층(246)에 대해 선택될 수 있다. 그러나, 최종 용도 또는 타깃 애플리케이션에 따라 본 명세서에서 설명된 임의의 분극 층 재료 또는 임의의 다른 적합한 분극 층 재료가 층(246)에 대해 선택될 수 있다.
실시예에 따라, 도 1의 방법(100)은 STI 재료(210)를 선택적으로 리세싱하는 것(114)을 계속한다. 예를 들어, 도 2d에 도시된 GaN 층(230)과 STI 재료(210) 사이의 갭 G에 따라, 예를 들어 후술되는 산화 프로세스(116)를 위한 더 양호한 개구를 제공하기 위해 갭 거리 G를 증가시키도록 리세스(114)가 수행될 수 있다. 일부 실시예들에서, 선택적 리세스(114)는 GaN 층(230) 아래에서 에칭하기 위해 습식 에칭을 사용하여 수행될 수 있다. 일부 이러한 실시예들에서, 에천트는 STI 재료(210)에 선택적일 수 있어서, 에천트는 1) 기판 재료(200/202) 또는 STI 재료(210) 위에 퇴적된 III-N 재료 층들(예를 들어, 층들(230 및 240))을 에칭 제거하지 않고서 STI 재료(210)를 제거하거나 2) 에천트가 기판 재료(200/202) 및/또는 III-N 재료 층들을 에칭 제거하는 것보다 오히려 빠른 속도로 STI 재료(210)를 에칭 제거한다.
도 1의 방법(100)은 실시예에 따라 산화된 핀 부분들(203)을 갖는 도 2d의 결과적인 예시적인 구조체를 형성하기 위해 핀들(202)의 적어도 일부를 산화시키는 것(116)을 계속한다. 산화된 핀 부분들(203)을 야기하는 산화(116)는 GaN 층(230)이 기판(200)으로부터 완전히 또는 거의 완전히 격리되게 하고, 이는 그렇지 않으면 격리가 없는 경우 발생하였을 누설을 감소시킨다. 산화(116)는 습식 또는 건식 열 산화 프로세스 또는 임의의 다른 적합한 산화 프로세스와 같은 임의의 적합한 기술들을 사용하여 수행될 수 있다. 예를 들어, 기판(200)이 Si인 실시예들에서, 산화(116)는 예를 들어 산화제로서 수증기(통상적으로 초고순도 스팀) 또는 분자 산소를 사용하여 섭씨 800도 내지 1000 도의 온도에서 수행되어, 실리콘 이산화물을 형성할 수 있다. 일부 경우들에서, 산화된 핀 부분들(203)은 고온 산화물 층(HTO)들로서 지칭될 수 있다. 산화 프로세스(116)를 위해 선택된 산화 조건들 및 산화제는 기판(200)의 재료 (및 이에 따라 네이티브인(native) 핀들(202)의 재료)에 의존할 수 있다. 예를 들어, 기판(200)이 Ge 또는 최대 30% Ge까지 갖는 SiGe이면, 더 낮은 온도들이 산화(116) 동안 사용될 수 있다. GaN은, 산화 조건들 하에서(예를 들어, 산화 프로세스(116) 동안 사용된 고온들의 결과로서) 분해될 다른 III-V 재료들과 비교할 때, 프로세스(116) 동안 GaN이 용이하게 또는 신속하게 산화/분해되지 않을 것이기 때문에 산화 프로세스(116)에 특히 유용하다. 이해될 수 있는 바와 같이, 산화 기술들(116)은, 산화(116)가 수행된 후에 GaN 층(230)이 기판(200)으로부터 전기적으로 격리되기 때문에, GaN 층(230)이 하나 이상의 트랜지스터가 형성될 수 있는 의사 기판으로서 사용될 수 있게 한다. 따라서, 일부 실시예들에서, 본 개시내용에 비추어 명백한 바와 같이, GaN 층(230)은 그로부터 하나 이상의 GaN 트랜지스터 구조체들이 형성될 수 있는 GaN 의사 기판(230)으로서 설명될 수 있다.
도 1의 방법(100)은 실시예에 따라 GaN 층(230)과 STI 재료(210) 사이의 갭 G를 추가의 STI 재료(212)로 언더필링(underfilling)(118)하는 것을 계속하여 도 2e에 도시된 결과적인 구조체를 형성한다. 언더필링(118)은 스핀-온(spin-on) 프로세스 또는 다른 적합한 프로세스와 같은 임의의 적합한 기술을 사용하여 수행될 수 있다. 일부 경우들에서, STI 재료(212)는 리플로우가능(reflowable)할 수 있어서, STI 재료(212)를 고온들(예를 들어, 섭씨 500-600도)에 노출될 수 있게 한다. STI 재료(212)는 STI 층(210)에 대해 설명된 임의의 재료(예컨대, 산화물 및/또는 질화물 재료)와 같은 임의의 적합한 재료일 수 있다. 일부 실시예들에서, 추가의 STI 재료(212)는 STI 재료(210)와 동일할 수 있지만, 다른 실시예들에서는 추가의 STI 재료(212)는 최종 용도 또는 타깃 애플리케이션에 따라 STI 재료(210)와 상이할 수 있다.
도 1의 방법(100)은 다양한 실시예들에 따라 격리된 GaN 층(230) 상에 하나 이상의 트랜지스터의 형성을 완료(120)하는 것을 계속한다. 다양한 상이한 프로세스들이, HEMT 아키텍처, MQW 또는 초격자 아키텍처(도 2fa와 관련하여 이하에서 논의됨), 3DEG 아키텍처(도 2fb와 관련하여 이하에서 논의됨), 핀형(예를 들어, 트라이게이트 또는 FinFET) 구성 및/또는 나노와이어(또는 나노리본 또는 게이트-올-어라운드) 구성과 같은 다양한 기하구조들을 갖는 트랜지스터들을 포함하여, 하나 이상의 트랜지스터의 형성을 완료(120)하기 위해 수행될 수 있다. 예를 들어, 도 2f는 격리된 GaN 층 상에 형성된 트랜지스터를 도시하며, 여기서 트랜지스터는 소스 및 드레인(S/D)(252, 254) 및 게이트(256)(GaN 층(230)에서 채널 영역 위에 형성됨)를 포함한다. 이 예시적인 실시예에서, S/D 영역들(252 및 254)은 도 2e의 구조체를 마스킹하는 것 및 S/D 영역들(252 및 254)에서 분극 층(240)을 제거하기 위해 에칭하는 것, 이어서 n형 S/D 재료의 에피택셜 재성장에 의해 형성될 수 있다. 예를 들어, 재료는 n형 S/D 영역들(252 및 254)을 형성하기 위한 Si로 도핑된 인듐 갈륨 질화물(InGaN)일 수 있다. 일부 실시예들에서, 본 개시내용에 비추어 명백한 바와 같이 S/D 재료는 n형 도핑된 갈륨 질화물, 그레이딩된 인듐 조성물을 갖는 n형 도핑된 인듐 갈륨 질화물, 또는 임의의 다른 적합한 재료일 수 있다. S/D 영역들(252 및 254)이 형성된 후에, 게이트 스택(256)은 다양하게 후술하는 바와 같이 채널 영역(게이트(256) 아래의 영역)으로부터 분극 층(240)을 에칭하고 게이트 스택(256)을 형성하는 것에 의해 형성될 수 있다. 이 예시적인 실시예에서, 트랜지스터의 인핸스먼트 모드 동작은 게이트(256) 아래의 분극 층(240)을 제거하는 것에 의해 달성된다. 공지된 바와 같이, 인핸스먼트 모드는 트랜지스터가 노멀리 오프(normally off)이고, 게이트와 소스 사이에 전기적 전위차가 없을 때 전도하지 않을 것이라는 것을 포함한다. 이것은 게이트 스택(256)을 형성하기 전에 분극 층이 제거되지 않은 경우 결과적인 구성이 될 것인 공핍 모드(또는 D-모드) 트랜지스터 구성들과 비교될 수 있다. 그러나, 인핸스먼트 모드 동작이 일부 경우들에서는 이러한 모드(그 중 일부는 본 명세서에서 설명됨)에서 획득된 이점들로 인해 더 바람직하다.
일부 실시예들에서, 게이트 스택(265)의 형성은 더미 게이트 산화물 퇴적, 더미 게이트 전극(예를 들어, 폴리-Si) 퇴적 및 패터닝 하드마스크 퇴적을 포함할 수 있다. 추가의 처리는 더미 게이트들을 패터닝하고 스페이서 재료를 퇴적/에칭하는 것을 포함할 수 있다. 그러한 프로세스들에 후속하여, 이 방법은 절연체 퇴적, 평탄화, 및 그 다음에 더미 게이트 전극 및 게이트 산화물 제거를 계속하여, 대체 금속 게이트(RMG) 프로세스를 위해 행해진 것과 같이 트랜지스터들의 채널 영역을 노출시킬 수 있다. 채널 영역을 개방한 후에, 더미 게이트 산화물 및 전극은, 예를 들어 게이트 유전체 및 대체 금속 게이트로 각각 대체될 수 있다. 다른 실시예들은 게이트 유전체/게이트 금속이 퇴적된 다음 하나 이상의 에칭 프로세스가 뒤따르는 서브트랙티브(subtractive) 프로세스와 같은 임의의 적합한 프로세스에 의해 형성된 표준 게이트 스택을 포함할 수 있다. 하나 이상의 트랜지스터의 형성을 완료(120)하는 것을 돕기 위해 임의의 수의 표준 백 엔드 프로세스가 또한 수행될 수 있다.
도 2f에 도시된 예시적인 구조체에서, 게이트 스택(256)은 게이트 전극 및 게이트 전극 바로 아래에 형성된 게이트 유전체를 포함할 수 있다. 게이트 유전체 및 게이트 전극은 임의의 적합한 기술 및 임의의 적합한 재료들을 사용하여 형성될 수 있다. 예를 들어, 전술한 바와 같이, 게이트 스택은 대체 금속 게이트 프로세스 동안 형성될 수 있고, 이러한 프로세스는 임의의 적합한 퇴적 기술(예를 들어, CVD, PVD 등)을 포함할 수 있다. 게이트 유전체는, 예를 들어 실리콘 이산화물과 같은 임의의 적합한 산화물 또는 하이-k 게이트 유전체 재료들일 수 있다. 하이-k 게이트 유전체 재료들의 예들은 예를 들어 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 란탄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티탄 산화물, 바륨 스트론튬 티탄 산화물, 바륨 티탄 산화물, 스트론튬 티탄 산화물, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염을 포함한다. 일부 실시예들에서, 하이-k 재료가 이용될 때 그 품질을 개선하기 위해서 게이트 유전체 층에 대해 어닐링 프로세스가 수행될 수 있다. 일반적으로, 게이트 유전체의 두께는 소스 및 드레인 콘택들로부터 게이트 전극을 전기적으로 격리하기 위해 충분해야 한다. 또한, 게이트 전극은 폴리실리콘, 실리콘 질화물, 실리콘 탄화물, 또는 예를 들어, 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈(Ta), 구리(Cu), 티타늄 질화물(TiN), 또는 탄탈 질화물(TaN)과 같은 다양한 적합한 금속들 또는 금속 합금들과 같은 광범위한 재료들을 포함할 수 있다. 예를 들어, 실리사이드화 프로세스(일반적으로, 콘택 금속의 퇴적 및 후속 어닐링)를 사용하여 S/D 영역들(252 및 254) 상에 콘택들을 형성하는 것과 같은 다양한 백 엔드 프로세스들이 또한 수행될 수 있다.
도 2fa는 본 개시내용의 실시예에 따른, 핀형 비평면 다중 양자 우물(MQW) GaN 트랜지스터 구조체의 채널 영역을 통한 단면을 도시한다. 이 예시적인 실시예에서의 트랜지스터 구조체는 도 2ca의 구조체로부터 계속되고, 여기서 다수의 2DEG 층 세트(예를 들어, GaN 층(232)/분극 층(242) 및 GaN 층(234)/분극 층(244))가 형성된다. 도 2ca로부터, 이 구조체는 다양하게 전술한 바와 같이 산화(116)되었고, 언더필링(118)되었다. 그 후, 트랜지스터 구조체의 형성의 완료(120)는 III-N 층들(예를 들어, GaN 층들 및 분극 층들)을 핀들로 에칭 및 패터닝하여 트렌치들(260)을 형성하는 것을 포함한다. 일부 실시예들에서, 핀들은 예를 들어 100 nm 미만의 폭들 및 20 nm 초과의 높이들로 형성될 수 있다. 그 후, 이 예시적인 실시예에서의 프로세스(120)는 소스/드레인 영역을 형성하는 것에 의해 계속될 수 있으며, 이는 예를 들어, 그 영역들에서 n형 InGaN의 퇴적, 또는 소스/드레인 처리를 위한 일부 다른 적합한 기술들을 포함할 수 있다. 그 후, 이 예시적인 실시예에서의 프로세스(120)는 본 명세서에서 다양하게 설명된 바와 같이 게이트 스택(256)을 형성하는 것에 의해 계속될 수 있다. 따라서, 방법(100)은 본 명세서에 설명된 산화물 격리 기술들을 사용하여 Si, SiGe 또는 Ge 기판들 상에 MQW 또는 초격자 트랜지스터 구조체들을 형성하기 위해 사용될 수 있다. 임의의 수의 2DEG 층 세트가 프로세스(112)(추가의 III-N 층들의 퇴적) 동안 형성될 수 있다는 점을 상기한다. 따라서, 도 2fa에 도시된 MQW 채널 영역은 최종 용도 또는 타깃 애플리케이션에 따라 더 많거나 더 적은 2DEG(GaN/분극 층) 세트를 포함할 수 있다. 트렌치들(260)이 제1/최하부 GaN 층(230)으로 리세싱되지만, 본 개시내용은 그렇게 제한되는 것으로 의도되지 않는다는 것을 유의한다. 일부 경우들에서, 3DEG 핀 구조체들을 형성하기 위해 사용되는 트렌치들(260)은 최종 용도 또는 타깃 애플리케이션에 따라 더 얕거나 더 깊을 수 있다. 일부 실시예들에서, MQW 구조체들의 분극 층들은 GaN 트랜지스터의 온 저항을 감소시키기 위해 사용될 수 있다. MQW 또는 초격자 GaN 트랜지스터 구조체들의 다수의 다른 구성 및 이점은 본 개시내용에 비추어 명백할 것이다.
도 2fb는 본 개시내용의 실시예에 따른 핀형 비평면 3DEG GaN 트랜지스터 구조체의 채널 영역을 통한 단면을 도시한다. 본 예시적인 실시예에서의 트랜지스터 구조체는 도 2cb의 구조체로부터 계속되고, 여기서 그레이딩된 3D 분극 층(236)이 형성되었다. 도 2cb로부터, 이 구조체는 다양하게 전술한 바와 같이 산화(116)되고, 언더필링(118)되었다. 그 후, 트랜지스터 구조체의 형성의 완료(120)는 III-N 층들(예를 들어, GaN 층들 및 분극 층들)을 핀들로 에칭 및 패터닝하여 트렌치들(260)을 형성하는 것을 포함한다. 일부 실시예들에서, 핀들은 예를 들어 100 nm 미만의 폭들 및 20 nm 초과의 높이들로 형성될 수 있다. 그 후, 이 예시적인 실시예에서의 프로세스(120)는 소스/드레인 영역을 형성하는 것에 의해 계속될 수 있으며, 이는 예를 들어, 그 영역들에서 n형 InGaN의 퇴적, 또는 소스/드레인 처리를 위한 일부 다른 적합한 기술들을 포함할 수 있다. 그 후, 이 예시적인 실시예에서의 프로세스(120)는 본 명세서에서 다양하게 설명된 바와 같이 게이트 스택(256)을 형성하는 것에 의해 계속될 수 있다. 따라서, 방법(100)은 본 명세서에서 설명된 산화물 격리 기술들을 사용하여 Si, SiGe 또는 Ge 기판들 상에 3DEG 또는 3D 분극 FET 트랜지스터 구조체들을 형성하기 위해 사용될 수 있다. 트렌치들(260)이 제1/최하부 GaN 층(230)으로 리세싱되지 않지만, 본 개시내용은 그렇게 제한되는 것으로 의도되지 않는다는 것을 유의한다. 일부 경우들에서, 3DEG 핀 구조체들을 형성하기 위해 사용되는 트렌치들(260)은 최종 용도 또는 타깃 애플리케이션에 따라 더 얕거나 더 깊을 수 있다. 일부 실시예들에서, 3DEG 구조체들의 분극 층들은 GaN 트랜지스터의 온 저항을 감소시키기 위해 사용될 수 있다. 3DEG 또는 3D 분극 FET 트랜지스터 구조체들의 다수의 다른 구성 및 이점은 본 개시내용에 비추어 명백할 것이다.
도 3은 본 개시내용의 실시예에 따라 형성된 집적 회로 구조체의 측단면도를 도시하는 투과 전자 현미경(TEM) 이미지이다. 알 수 있는 바와 같이, 이미지는 STI 재료(210/212)로 둘러싸인 산화된 핀(203)을 포함하는 Si 기판(200)을 도시한다. 또한 알 수 있는 바와 같이, AlN 핵형성 층(220)은 기판(200) 상에 형성되고 STI 재료(210/212) 및 GaN 층(230)은 핵형성 층 및 기판(200) 상에 그리고 위에 형성되었다. 이 예시적인 실시예에서 GaN 층(230)은 약 1.1 미크론의 두께를 갖지만, 다른 적합한 두께들(예를 들어, 0.25 미크론 내지 2.5 미크론)이 또한 사용될 수 있다는 점을 유의한다. 그 후 산화 프로세스(116)가 이 예시적인 실시예에서 GaN 층(230)을 Si 기판(200)으로부터 격리하기 위해 사용되어, 전기적으로 격리된 GaN 트랜지스터 구조체들이 GaN 층(230) 상에 형성되는 것을 허용할 수 있고 GaN 층으로부터 Si 기판(200)까지의 누설을 방지하거나 감소시킬 수 있다. 일부 실시예들에서, 이 기술들은 예를 들어, 최대 약 40V까지 미크론당 1E-4mA 미만의 오프 상태 누설 전류들을 갖는 GaN 트랜지스터들을 형성하기 위해 사용될 수 있다. 따라서, 본 기술들은 본 명세서에서 다양하게 설명된 바와 같이, Si 기판(또는 SiGe 기판 또는 Ge 기판) 상에 GaN 트랜지스터들의 SoC 집적을 가능하게 한다.
일부 실시예들에서, 본 명세서에서 다양하게 설명된 GaN 트랜지스터 구조체들(예를 들어, MQW 및 3DEG 트랜지스터 구조체들)은 핀형(예를 들어, 트라이게이트 또는 FinFET) 또는 나노와이어(또는 나노리본 또는 게이트-올-어라운드) 구성과 같은 비평면 구성으로 형성될 수 있다. 핀형 트랜지스터 구성들에서, 본 분야에서 공지된 바와 같이, 3개의 유효 게이트- 양측에 2개 및 상부 상에 1개 -가 있다. 나노와이어 트랜지스터 구성들은 핀-기반 트랜지스터 구성들과 유사하게 구성되지만, 게이트가 3개 측부 상에 있는(그리고 따라서 3개의 유효 게이트가 있는) 핀형 채널 영역 대신에, 하나 이상의 나노와이어가 사용되고 게이트 재료는 일반적으로 모든 측부 상에서 각각의 나노와이어를 둘러싼다. 특정 설계에 따라, 일부 나노와이어 트랜지스터들은 예를 들어 4개의 유효 게이트를 갖는다. 나노와이어(들)는, 예를 들어 더미 게이트가 제거된 후, 채널 영역이 대체 게이트 프로세스(예를 들어, RMG 프로세스) 동안 노출되면서 형성될 수 있거나 일부 다른 적합한 프로세스를 사용하여 형성될 수 있다. 본 명세서에 설명된 다양한 GaN 트랜지스터 구조체들이 최종 용도 또는 타깃 애플리케이션에 따라 공핍 모드(D-모드) 또는 인핸스먼트 모드 트랜지스터들로 설계될 수 있다는 점을 유의한다. 또한, 방법(100)의 프로세스들(102-120)이 설명의 용이함을 위해 도 1에서 특정 순서로 도시된다는 점을 유의한다. 그러나, 프로세스들(102-120) 중 하나 이상은 상이한 순서로 수행될 수 있거나 전혀 수행되지 않을 수 있다. 예를 들어, 박스들(106, 112 및 114)은 방법(100) 동안 수행되지 않을 수 있는 선택적 프로세스이다. 본 개시내용에 비추어 다수의 변경들 및 구성들이 명백할 것이다.
예시적인 시스템-온-칩(SoC) 구현예
도 4는 본 개시내용의 다양한 실시예들에 따른 모바일 컴퓨팅 플랫폼의 SoC 구현예의 기능 블록도를 도시한다. 모바일 컴퓨팅 플랫폼(400)은, 전자 데이터 디스플레이, 전자 데이터 처리, 및 무선 전자 데이터 전송 각각을 위해 구성된 임의의 휴대용 디바이스일 수 있다. 예를 들어, 모바일 컴퓨팅 플랫폼(400)은 태블릿, 스마트 폰, 랩톱 컴퓨터 등 중 임의의 것일 수 있고, 예시적인 실시예에서 사용자 입력의 수신을 허용하는 (예를 들어, 용량성, 유도성, 저항성 등) 터치 스크린인 디스플레이 스크린(405), SoC(410) 및 배터리(413)를 포함한다. 도시된 바와 같이, SoC(410)의 집적도가 클수록, 충전 사이의 최장 동작 수명 동안 배터리(413)에 의해 점유될 수 있거나 또는 최대의 기능성을 위해 고체 상태 드라이브와 같은 메모리(도시되지 않음)에 의해 점유될 수 있는 모바일 컴퓨팅 플랫폼(400) 내에서의 폼 팩터가 더 많아진다.
그 애플리케이션들에 따라, 모바일 컴퓨팅 플랫폼(400)은, 이에 제한되는 것은 아니지만, 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라, 및 대용량 저장 디바이스(예컨대, 하드 디스크 드라이브, CD(compact disk), DVD(digital versatile disk) 등)를 포함하는 다른 컴포넌트들을 포함할 수 있다.
SoC(410)는 확장된 뷰(421)로 추가로 도시된다. 실시예에 따라, SoC(410)는 다음 중 2개 이상이 포함되는 기판(칩)의 부분을 포함할 수 있다: 전력 관리 집적 회로(PMIC)(415); RF 송신기 및/또는 수신기를 포함하는 RF 집적 회로(RFIC)(425); 그 제어기(411); 및 하나 이상의 중앙 프로세서 코어(420, 430). RFIC(425)는, Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생물들뿐만 아니라, 3G, 4G, 5G 및 그 이상의 것으로 지정된 임의의 다른 무선 프로토콜들을 포함하지만 이에 제한되지는 않는 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. RFIC(425)는 복수의 통신 칩을 포함할 수 있다. 예를 들어, 제1 통신 칩은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신에 전용될 수 있고, 제2 통신 칩은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 및 기타와 같은 장거리 무선 통신에 전용될 수 있다.
본 기술분야의 통상의 기술자가 알 수 있는 바와 같이, 이러한 기능적으로 상이한 회로 모듈들에 대해, CMOS 트랜지스터들이 전형적으로 PMIC(415) 및 RFIC(425)를 제외하고 배타적으로 이용된다. 본 개시내용의 실시예들에서, PMIC(415) 및/또는 RFIC(425)는 본 명세서에 다양하게 설명된 바와 같이 집적 회로 구조체들(예를 들어, 하나 이상의 GaN 트랜지스터 구조체를 포함함) 중 하나 이상을 이용한다. 추가의 실시예들에서, 본 명세서에서 설명된 집적 회로 구조체들을 이용하는 PMIC(415) 및 RFIC(425)는 예를 들어, 기판(예를 들어, 본 명세서에 다양하게 설명된 바와 같은 기판(200)) 상으로 PMIC(415) 및/또는 RFIC(425)와 모놀리식으로 집적된 Si CMOS 기술로 제공되는 제어기(411) 및 프로세서 코어들(420, 430) 중 하나 이상과 집적될 수 있다. PMIC(415) 및/또는 RFIC(425) 내에서, 본 명세서에서 설명된 고-전압 GaN 프런트 엔드 RF 스위치들 및 트랜지스터 구조체들이 CMOS에 대해 배타적으로 활용될 필요가 없고, 오히려 다른 CMOS 디바이스들 및 구조체들이 PMIC(415) 및 RFIC(425) 각각에 더 포함될 수 있다는 점이 인식될 것이다.
도 4의 예시적인 실시예에서 더 도시된 바와 같이, PMIC(415)는 안테나에 결합되는 출력을 갖고, RF 아날로그 및 디지털 기저대역 모듈(도시되지 않음)과 같은, SoC(410) 상의 통신 모듈에 결합되는 입력을 추가로 가질 수 있다. 대안적으로, 이러한 통신 모듈들은, SoC(410)로부터 IC 오프 칩 상에 제공될 수 있고, 전송을 위해 SoC(410)에 결합될 수 있다. 본 개시내용에 기초하여 이해될 수 있는 바와 같이, 본 명세서에서 다양하게 설명된 격리된 GaN 트랜지스터 구조체들은 SoC에 요구되는 낮은 온 저항 및 작은 폼 팩터를 포함하는 고-전압 프런트 엔드 RF 스위치들을 제공하기 위해 사용될 수 있다. 또한, 본 명세서에서 다양하게 설명된 산화물 격리 기술들은 GaN 트랜지스터들이 Si, SiGe 및 Ge 기판들 상에 형성될 수 있게 한다.
예시적인 시스템
도 5는 본 개시내용의 다양한 실시예들에 따라, 본 명세서에 개시된 기술들을 이용하여 형성된 집적 회로 구조체들 또는 디바이스들로 구현된 컴퓨팅 시스템(1000)을 도시한다. 알 수 있는 바와 같이, 컴퓨팅 시스템(1000)은 마더보드(1002)를 수용한다. 마더보드(1002)는 프로세서(1004) 및 적어도 하나의 통신 칩(1006)에 제한되지는 않지만, 이들을 포함하는 다수의 컴포넌트를 포함할 수 있으며, 이들 각각은 물리적으로 그리고 전기적으로 마더보드(1002)에 결합되거나, 그렇지 않으면 그 내부에 통합될 수 있다. 인식될 수 있는 바와 같이, 마더보드(1002)는 예를 들어 시스템(1000)의 메인 보드든지, 메인 보드 상에 실장되는 도터보드든지, 또는 유일한 보드든지 등 관계없이, 임의의 인쇄 회로 보드일 수 있다.
그 애플리케이션들에 따라, 컴퓨팅 시스템(1000)은 마더보드(1002)에 물리적으로 또는 전기적으로 결합될 수도 있거나 그렇지 않을 수도 있는 하나 이상의 다른 컴포넌트를 포함할 수 있다. 이러한 다른 컴포넌트들은, 이에 제한되는 것은 아니지만, 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라, 및 대용량 저장 디바이스(예컨대, 하드 디스크 드라이브, CD(compact disk), DVD(digital versatile disk) 등)를 포함할 수 있다. 컴퓨팅 시스템(1000)에 포함된 임의의 컴포넌트들은 예시적인 실시예에 따라 개시된 기술들을 이용하여 형성된 하나 이상의 집적 회로 구조체들 또는 디바이스들을 포함할 수 있다. 일부 실시예들에서, 다수의 기능이 하나 이상의 칩에 통합될 수 있다(예를 들어, 통신 칩(1006)이 프로세서(1004)의 일부이거나 그렇지 않으면 프로세서(1004)에 통합될 수 있음을 유의한다).
통신 칩(1006)은 컴퓨팅 시스템(1000)으로 그리고 컴퓨팅 시스템(1000)으로부터 데이터를 전송하기 위한 무선 통신을 가능하게 한다. "무선(wireless)"이라는 용어 및 그 파생어들은, 비-고체 매체를 통한 변조된 전자기 방사(electromagnetic radiation)의 사용을 통해 데이터를 통신할 수 있는, 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하기 위해 사용될 수 있다. 이러한 용어는, 일부 실시예들에서는 그렇지 않을 수도 있지만, 연관된 디바이스들이 임의의 와이어들을 포함하지 않는다는 것을 암시하는 것은 아니다. 통신 칩(1006)은 Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, LTE(Long Term Evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생물뿐만 아니라 3G, 4G, 5G 및 그 이상의 것으로 지정된 임의의 다른 무선 프로토콜들을 포함하지만 이에 제한되지는 않는 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. 컴퓨팅 시스템(1000)은 복수의 통신 칩(1006)을 포함할 수 있다. 예를 들어, 제1 통신 칩(1006)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신에 전용될 수 있고, 제2 통신 칩(1006)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 및 기타와 같은 장거리 무선 통신에 전용될 수 있다.
컴퓨팅 시스템(1000)의 프로세서(1004)는 프로세서(1004) 내에 패키징된 집적 회로 다이를 포함한다. 일부 실시예들에서, 프로세서의 집적 회로 다이는 본 명세서에서 다양하게 설명된 바와 같이, 개시된 기술들을 이용하여 형성된 하나 이상의 집적 회로 구조체 또는 디바이스로 구현되는 온보드 회로를 포함한다. "프로세서"라는 용어는, 예를 들어, 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하여 그 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
통신 칩(1006)은 또한 통신 칩(1006) 내에 패키징된 집적 회로 다이를 포함할 수 있다. 일부 그러한 예시적인 실시예들에 따르면, 통신 칩의 집적 회로 다이는 본 명세서에서 다양하게 설명된 바와 같은 개시된 기술들을 이용하여 형성된 하나 이상의 집적 회로 구조체 또는 디바이스를 포함한다. 본 개시내용에 비추어 이해되는 바와 같이, 멀티-표준 무선 능력이 (예를 들어, 임의의 칩(1006)의 기능성이 별도의 통신 칩들을 갖기 보다는, 프로세서(1004)에 통합되는 경우) 프로세서(1004)에 직접 통합될 수 있다는 것을 유의한다. 또한, 프로세서(1004)가 그러한 무선 능력을 갖는 칩 셋일 수 있다는 것을 유의한다. 요약하면, 임의의 수의 프로세서(1004) 및/또는 통신 칩(1006)이 사용될 수 있다. 마찬가지로, 임의의 하나의 칩 또는 칩셋이 그것에 통합된 다수의 기능을 가질 수 있다.
다양한 구현예들에서, 컴퓨팅 디바이스(1000)는 본 명세서에서 다양하게 설명되는 바와 같이, 랩톱, 넷북, 노트북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라-모바일 PC, 모바일 폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어, 디지털 비디오 레코더, 또는 데이터를 처리하거나 개시된 기술들을 이용하여 형성된 하나 이상의 집적 회로 구조체들 및 디바이스들을 채용하는 임의의 다른 전자 디바이스일 수 있다.
추가의 예시적인 실시예들
다음의 예들은 추가 실시예들에 관한 것이며, 이러한 추가 실시예들로부터 다수의 치환들 및 구성들이 명백할 것이다.
예 1은 집적 회로이고, 이 집적 회로는: 기판- 복수의 핀은 기판에 네이티브이며, 각각의 핀의 적어도 일부는 산화됨 -; 핀들 상에 그리고 핀들의 산화된 부분 위에 있는 갈륨 질화물(GaN) 층; 채널을 갖는 트랜지스터- 트랜지스터 채널은 GaN 층에 포함됨 -를 포함한다.
예 2는 예 1의 발명 대상을 포함하며, 기판은 실리콘, 실리콘 게르마늄 및 게르마늄 벌크 기판 중 하나이다.
예 3은 예들 1-2 중 어느 하나의 발명 대상을 포함하며, 핀들과 GaN 층 사이에 적어도 부분적으로 핵형성 층을 더 포함한다.
예 4는 예 3의 발명 대상을 포함하며, 핵형성 층은 섭씨 700도 내지 950도 범위의 저온에서 퇴적된 갈륨 질화물 및 알루미늄 질화물 중 하나이다.
예 5는 예들 1-4 중 어느 하나의 발명 대상을 포함하며, GaN 층 위에 적어도 하나의 추가적인 GaN 층을 더 포함하고, 트랜지스터 채널은 적어도 하나의 추가적인 GaN 층을 포함한다.
예 6은 예 5의 발명 대상을 포함하며, 각각의 추가적인 GaN 층 위에 분극 층을 더 포함하고, 각각의 분극 층은 알루미늄 질화물, 알루미늄 갈륨 질화물, 인듐 알루미늄 질화물 및 인듐 알루미늄 갈륨 질화물 중 하나이다.
예 7은 예들 1-4 중 어느 하나의 발명 대상을 포함하며, GaN 층 위에 그레이딩된 층을 더 포함하고, 트랜지스터 채널은 그레이딩된 층을 포함한다.
예 8은 예 7의 발명 대상을 포함하며, 그레이딩된 층은 인듐으로 그레이딩된 GaN을 포함한다.
예 9는 예들 7-8 중 어느 하나의 발명 대상을 포함하며, 그레이딩된 층 위에 알루미늄 질화물 층을 더 포함한다.
예 10은 예들 1-9 중 어느 하나의 발명 대상을 포함하며, 트랜지스터 소스 및 드레인 영역들은 n형 도핑된 인듐 갈륨 질화물, n형 도핑된 갈륨 질화물, 및 그레이딩된 인듐 조성물을 갖는 n형 도핑된 인듐 갈륨 질화물 중 적어도 하나를 포함한다.
예 11은 예들 1-10 중 어느 하나의 발명 대상을 포함하며, 트랜지스터는 인핸스먼트 모드 트랜지스터이다.
예 12는 예들 1-11 중 어느 하나의 발명 대상을 포함하며, 트랜지스터는 기판으로부터 전기적으로 격리된다.
예 13은 예들 1-12 중 어느 하나의 발명 대상을 포함하며, 트랜지스터는 다음의 기하구조들: 평면 구성, 비평면 구성, 핀형 구성, 트라이게이트 구성, 나노와이어 구성, 게이트-올-어라운드 구성, HEMT(high-electron-mobility transistor) 아키텍처, pHEMT(pseudomorphic HEMT) 아키텍처, 2차원 전자 가스(2DEG) 아키텍처, 3차원 전자 가스(3DEG) 아키텍처, 3차원 분극 전계 효과 트랜지스터(FET) 아키텍처, 다중 양자 우물(MQW) 아키텍처, 및 초격자 아키텍처 중 적어도 하나를 포함한다.
예 14는 예들 1-13 중 어느 하나의 발명 대상을 포함하는 라디오 주파수(RF) 스위치이며, RF 스위치가 시스템-온-칩(SoC) 구현의 컴포넌트이다.
예 15는 예들 1-14 중 어느 하나의 발명 대상을 포함하는 컴퓨팅 시스템이다.
예 16은 트랜지스터이고, 이 트랜지스터는: 하위의 벌크 실리콘(Si) 기판에 네이티브인 복수의 핀 각각 상의 갈륨 질화물(GaN) 의사 기판- GaN 의사 기판은 Si 기판으로부터 전기적으로 격리됨 -; 채널 영역 위의 게이트 스택- 채널 영역은 GaN 의사 기판에서 및/또는 GaN 의사 기판 상에 위치됨 -을 포함한다.
예 17은 예 16의 발명 대상을 포함하며, 기판에 네이티브인 Si 핀들 중 적어도 일부는 실리콘 산화물로 산화되어, Si 기판으로부터의 전기적 격리를 제공한다.
예 18은 예들 16-17 중 어느 하나의 발명 대상을 포함하며, Si 핀들과 GaN 층 사이에 적어도 부분적으로 핵형성 층을 더 포함한다.
예 19는 예 18의 발명 대상을 포함하며, 핵형성 층은 섭씨 700도 내지 950도 범위의 저온에서 퇴적된 갈륨 질화물 및 알루미늄 질화물 중 하나이다.
예 20은 예들 16-19 중 어느 하나의 발명 대상을 포함하며, GaN 층 위에 적어도 하나의 추가적인 GaN 층을 더 포함하고, 트랜지스터 채널은 적어도 하나의 추가적인 GaN 층을 포함한다.
예 21은 예 20의 발명 대상을 포함하며, 각각의 추가적인 GaN 층 위에 분극 층을 더 포함하고, 각각의 분극 층은 알루미늄 질화물, 알루미늄 갈륨 질화물, 인듐 알루미늄 질화물 및 인듐 알루미늄 갈륨 질화물 중 하나이다.
예 22는 예들 16-19 중 어느 하나의 발명 대상을 포함하며, GaN 층 위에 그레이딩된 층을 더 포함하고, 트랜지스터 채널은 그레이딩된 층을 포함한다.
예 23은 예 22의 발명 대상을 포함하며, 그레이딩된 층은 인듐으로 그레이딩된 GaN을 포함한다.
예 24는 예들 22-23 중 어느 하나의 발명 대상을 포함하며, 그레이딩된 층 위에 알루미늄 질화물 층을 더 포함한다.
예 25는 예들 16-24 중 어느 하나의 발명 대상을 포함하며, 트랜지스터 소스 및 드레인 영역들은 n형 도핑된 인듐 갈륨 질화물, n형 도핑된 갈륨 질화물, 및 그레이딩된 인듐 조성물을 갖는 n형 도핑된 인듐 갈륨 질화물 중 적어도 하나를 포함한다.
예 26은 예들 16-25 중 어느 하나의 발명 대상을 포함하며, 트랜지스터는 인핸스먼트 모드 트랜지스터이다.
예 27은 예들 16-26 중 어느 하나의 발명 대상을 포함하며, 복수의 네이티브 핀 각각 상의 GaN 의사 기판은 핀들 중 하나에 각각 대응하는 복수의 GaN 의사 기판을 포함한다.
예 28은 예들 16-27 중 어느 하나의 발명 대상을 포함하며, 트랜지스터는 다음의 기하구조들: 평면 구성, 비평면 구성, 핀형 구성, 트라이게이트 구성, 나노와이어 구성, 게이트-올-어라운드 구성, HEMT(high-electron-mobility transistor) 아키텍처, pHEMT(pseudomorphic HEMT) 아키텍처, 2차원 전자 가스(2DEG) 아키텍처, 3차원 전자 가스(3DEG) 아키텍처, 3차원 분극 전계 효과 트랜지스터(FET) 아키텍처, 다중 양자 우물(MQW) 아키텍처, 및 초격자 아키텍처 중 적어도 하나를 포함한다.
예 29는 예들 16-28 중 어느 하나의 발명 대상을 포함하는 라디오 주파수(RF) 스위치이며, RF 스위치가 시스템-온-칩(SoC) 구현의 컴포넌트이다.
예 30은 예들 16-29 중 어느 하나의 트랜지스터를 포함하는 컴퓨팅 시스템이다.
예 31은 집적 회로를 형성하는 방법이며, 이 방법은 다음을 포함한다: 기판에 복수의 핀을 형성하는 단계; 핀들 상에 갈륨 질화물(GaN) 층을 퇴적하는 단계; 각각의 핀의 적어도 일부를 산화시키는 단계; GaN 층 상에 및/또는 GaN 층으로부터 트랜지스터를 형성하는 단계.
예 32는 예 31의 발명 대상을 포함하며, GaN 층 상에 분극 층을 퇴적하는 단계를 더 포함하고, 분극 층은 알루미늄 질화물, 알루미늄 갈륨 질화물, 인듐 알루미늄 질화물, 및 인듐 알루미늄 갈륨 질화물 중 하나이다.
예 33은 예들 31-32 중 어느 하나의 발명 대상을 포함하며, 핀들 상에 GaN 층을 퇴적하는 단계 전에 핀들 사이에 얕은 트렌치 격리(STI) 재료를 퇴적하는 단계를 더 포함한다.
예 34는 예 33의 발명 대상을 포함하며, 핀들 상에 GaN 층을 퇴적하는 단계 전에 STI 재료를 리세싱하는 단계를 더 포함한다.
예 35는 예들 33-34 중 어느 하나의 발명 대상을 포함하며, 핀들 상에 GaN 층을 퇴적하는 단계 전에 STI 재료를 리세싱하는 단계를 더 포함한다.
예 36은 예들 31-35 중 어느 하나의 발명 대상을 포함하며, GaN 층 위에 하나 이상의 추가의 III-N 재료 층을 퇴적하는 단계를 더 포함한다.
예 37은 예들 31-36 중 어느 하나의 발명 대상을 포함하며, 각각의 핀의 적어도 일부를 산화시키는 단계 후, STI 재료로 GaN 층과 기판 사이의 갭을 언더필링하는 단계를 더 포함한다.
예 38은 예들 31-37 중 어느 하나의 발명 대상을 포함하며, GaN 층 상에 및/또는 GaN 층으로부터 트랜지스터를 형성하는 단계는 GaN 층과 그 위의 임의의 추가의 III-N 층들을 핀들로 패터닝하는 단계를 포함한다.
예 39는 예들 31-38 중 어느 하나의 발명 대상을 포함하며, GaN 층 상에 및/또는 GaN 층으로부터 트랜지스터를 형성하는 단계는 트랜지스터의 소스 및 드레인 영역들에서 n형 도핑된 인듐 갈륨 질화물, n형 도핑된 갈륨 질화물, 및 그레이딩된 인듐 조성물을 갖는 n형 도핑된 인듐 갈륨 질화물 중 적어도 하나를 퇴적하는 단계를 포함한다.
예 40은 예들 31-39 중 어느 하나의 발명 대상을 포함하며, 트랜지스터는 다음의 기하구조들: 평면 구성, 비평면 구성, 핀형 구성, 트라이게이트 구성, 나노와이어 구성, 게이트-올-어라운드 구성, HEMT(high-electron-mobility transistor) 아키텍처, pHEMT(pseudomorphic HEMT) 아키텍처, 2차원 전자 가스(2DEG) 아키텍처, 3차원 전자 가스(3DEG) 아키텍처, 3차원 분극 전계 효과 트랜지스터(FET) 아키텍처, 다중 양자 우물(MQW) 아키텍처, 및 초격자 아키텍처 중 적어도 하나를 포함한다.
예 41은 예들 31-40 중 어느 하나의 발명 대상을 포함하며, 핀들 상에 GaN 층을 퇴적하는 단계는, 복수의 GaN 아일랜드- 각각의 아일랜드가 핀들 중 하나에 대응함 -를 제공하도록 핀들 상에 GaN 층을 선택적으로 퇴적하는 단계를 포함한다.
예시적인 실시예들의 전술한 설명은 예시 및 설명의 목적으로 제시되어 있다. 이 설명은 총망라한 것으로도 본 개시내용을 개시된 정확한 형태들로 제한하는 것으로도 의도되지 않는다. 본 개시내용에 비추어 많은 수정 및 변경이 가능하다. 본 개시내용의 범위는 이러한 상세한 설명에 의해서가 아니라 오히려 본 명세서에 첨부된 청구 범위에 의해 제한되는 것으로 의도된다. 본 출원에 우선권을 주장하는 미래의 출원되는 출원들이 상이한 방식으로 개시된 발명 대상을 청구할 수 있고, 일반적으로 본 명세서에서 다양하게 개시되거나 달리 입증된 하나 이상의 제한 중 임의의 세트를 포함할 수 있다.

Claims (25)

  1. 집적 회로로서,
    벌크 기판, 상기 벌크 기판에 네이티브(native)인 복수의 핀들 - 상기 핀들의 각각의 적어도 일부분은 산화되고, 비산화된 부분들이 상기 핀들의 각각의 상기 산화된 부분 위 그리고 아래 양쪽에 제공됨 -;
    갈륨 및 질소를 포함하는 구조체 - 상기 구조체는 상기 핀들 중에서 적어도 일부 핀들 상에 바로 있고(directly on), 상기 적어도 일부 핀들의 상기 산화된 부분 위(above)에 있음 -; 및
    상기 구조체 상의 게이트 스택을 갖는 트랜지스터- 상기 게이트 스택은 평면도에서 상기 구조체와 오버랩 됨(overlap) - 를 포함하는, 집적 회로.
  2. 제1항에 있어서,
    상기 벌크 기판은 실리콘 벌크 기판, 실리콘 게르마늄 벌크 기판 및 게르마늄 벌크 기판 중 하나인, 집적 회로.
  3. 제1항에 있어서,
    상기 구조체는 제1 층 및 제2 층을 포함하고, 상기 제1 층은 갈륨 및 질소를 포함하고, 상기 제2 층은 상기 핀들 중에서 일부 핀들과 상기 제1 층 사이에 적어도 부분적으로 있고, 상기 제2 층은 알루미늄 및 질소를 포함하는, 집적 회로.
  4. 제1항에 있어서,
    상기 구조체는 제1 층 및 제2 층을 포함하고, 상기 제1 층은 갈륨 및 질소를 포함하고, 상기 제2 층은 상기 핀들 중에서 일부 핀들과 상기 제1 층 사이에 적어도 부분적으로 있고, 상기 제2 층은 갈륨 및 질소를 포함하는 집적 회로.
  5. 제4항에 있어서,
    상기 트랜지스터는 상기 제2 층을 포함하는, 집적 회로.
  6. 제5항에 있어서,
    상기 제2 층 위에 알루미늄 포함 층을 더 포함하는, 집적 회로.
  7. 제1항에 있어서,
    상기 구조체는 제1 층 및 제2 층을 포함하고, 상기 제1 층은 갈륨 및 질소를 포함하고, 상기 제2 층은 상기 제1 층 위에서 그레이딩되며, 상기 그레이딩된 층은 적어도 하나의 재료 함유량에 변화를 포함하는, 집적 회로.
  8. 제7항에 있어서,
    상기 그레이딩된 층은 갈륨, 질소 및 인듐을 포함하는, 집적 회로.
  9. 제7항에 있어서,
    상기 그레이딩된 층 위에 추가 층을 더 포함하고, 상기 추가 층은 알루미늄 및 질소를 포함하는, 집적 회로.
  10. 제1항에 있어서,
    소스 영역 및 드레인 영역을 더 포함하고, 상기 소스 및 상기 드레인 영역들은 갈륨 및 질소를 포함하며, 상기 소스 및 드레인 영역들은 n형 도펀트를 더 포함하는, 집적 회로.
  11. 삭제
  12. 제1항에 있어서,
    상기 트랜지스터는 상기 적어도 일부 핀들의 상기 산화된 부분을 통해 상기 벌크 기판으로부터 전기적으로 격리되는, 집적 회로.
  13. 제1항에 있어서,
    상기 트랜지스터는 평면 구성, 비평면 구성, 핀형 구성, 트라이게이트 구성, 나노와이어 구성, 게이트-올-어라운드 구성, HEMT(high-electron-mobility transistor) 아키텍처, pHEMT(pseudomorphic HEMT) 아키텍처, 2차원 전자 가스(2DEG) 아키텍처, 3차원 전자 가스(3DEG) 아키텍처, 3차원 분극 전계 효과 트랜지스터(FET) 아키텍처, 다중 양자 우물(MQW) 아키텍처, 인핸스먼트 모드 구조 또는 초격자 아키텍처 중 적어도 하나를 포함하는, 집적 회로.
  14. 제1항의 집적 회로를 포함하는 라디오 주파수(RF) 스위치를 포함하는, 시스템 온 칩.
  15. 제1항의 집적 회로를 포함하는 컴퓨팅 시스템.
  16. 집적 회로로서,
    갈륨 및 질소를 포함하는 층 - 상기 층은 하나 이상의 핀들 위(over)에 있고, 상기 하나 이상의 핀들 각각은 하위의 벌크 실리콘(Si) 기판에 네이티브이고, 산화된 부분과 상기 산화된 부분 위 그리고 아래에 비산화된 부분들을 포함하고, 상기 층은 대응되는 상기 산화된 부분에 의해서 상기 Si 기판으로부터 전기적으로 격리됨 -; 및
    상기 층의 일부분 위의(over) 게이트 스택을 포함하는 집적 회로.
  17. 삭제
  18. 제16항에 있어서,
    상기 하나 이상의 핀들 중 적어도 하나의 핀과 상기 층 사이에 적어도 부분적으로 있는 추가 층을 더 포함하고, 상기 추가 층은 알루미늄 및 질소를 포함하는, 집적 회로.
  19. 제16항 또는 제18항에 있어서,
    상기 집적 회로는 평면 구성, 비평면 구성, 핀형 구성, 트라이게이트 구성, 나노와이어 구성, 게이트-올-어라운드 구성, HEMT(high-electron-mobility transistor) 아키텍처, pHEMT(pseudomorphic HEMT) 아키텍처, 2차원 전자 가스(2DEG) 아키텍처, 3차원 전자 가스(3DEG) 아키텍처, 3차원 분극 전계 효과 트랜지스터(FET) 아키텍처, 다중 양자 우물(MQW) 아키텍처, 인핸스먼트 모드 구조 또는 초격자 아키텍처 중 적어도 하나를 포함하는, 집적 회로.
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