TWI685968B - 增強型氮化鎵電晶體元件及其製造方法 - Google Patents

增強型氮化鎵電晶體元件及其製造方法 Download PDF

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Abstract

一種增強型氮化鎵電晶體元件，其包含氮化鎵層、量子井結構、閘極、源極、汲極及第一位障層。量子井結構設置於氮化鎵層之上表面。閘極設置於量子井結構上。源極設置於氮化鎵層之上表面之一端。汲極設置於氮化鎵層之上表面之另一端。第一位障層設置於氮化鎵層之上表面並延伸至量子井結構之側表面。

Description

增強型氮化鎵電晶體元件及其製造方法
本發明係有關於一種增強型(enhancement mode)氮化鎵電晶體元件，特別是一種具量子井結構之氮化鎵電晶體元件。
氮化鎵為基礎的高電子遷移率的電晶體有耐高壓、低通道阻值和高電子飄移速率等優點，故可應用在高速切換以及高功率元件；這種電晶體元件可形成高電子濃度的二維電子氣並提升傳輸特性，使此電晶體元件的輸出電流密度及導通電阻有極佳的表現；然而，高電子濃度的二維電子氣卻造成此電晶體元件為常開(normally on)狀態，不易製作成増強型(enhancement mode)或常關型(normally off)電晶體元件，使其應用上受到很大的限制。
増強型電晶體元件較容易整合在微波及邏輯電路上，且更為節能。目前，主流的増強型電晶體元件包含嵌入式閘極(recessed gate)電晶體元件、p-(Al)GaN磊晶層閘極電晶體元件及氟離子閘極(F -Ion Implant)電晶體元件。
由於蝕刻深度不易控制，若蝕刻深度過深會造成嵌入式閘極電晶體元件之電流過低；相反的，若蝕刻深度過淺會造成嵌入式閘極電晶體元件之特性較接近常開型電晶體元件；此外，蝕刻製程也可能會造成嵌入式閘極電晶體元件之閘極表面可能因蝕刻而劣化，因此不易掌控品質，也影響了其可靠性。
p-(Al)GaN磊晶層閘極電晶體元件所需的製程複雜度高，因此不易掌控品質，也影響了其可靠性。
氟離子閘極電晶體元件之閘極下通道區域需要植入氟離子(F -)，故同樣不易掌控品質，也影響了其可靠性。
由上述可知，由於製程上的限制，上述各種現有的増強型電晶體元件之品質不易掌控，且可靠性不佳。
此外，由於製程及結構上的限制，上述各種現有的増強型電晶體元件可能會產生電性不勻、起始電壓較低(或仍小於+1伏特)及閘極厚度不易控制等各種情況，使其應用上受到很大的限制。
本發明之目的在提供一種增強型氮化鎵電晶體元件，以解決習知技藝之電晶體元件的各種限制。
本發明提出一種增強型氮化鎵電晶體元件，其包含氮化鎵層、量子井結構、閘極、源極、汲極及第一位障層。量子井結構設置於氮化鎵層之上表面。閘極設置於量子井結構上。源極設置於氮化鎵層之上表面之一端。汲極設置於氮化鎵層之上表面之另一端。第一位障層設置於氮化鎵層之上表面並延伸至量子井結構之側表面。
本發明再提出一種增強型氮化鎵電晶體元件之製造方法，其包含下列步驟：形成包含氮化鎵層、量子井層及二位障層之磊晶堆疊，量子井層及該些位障層設置於氮化鎵層之上表面，且量子井層設置於該些位障層之間；蝕刻磊晶堆疊，使量子井層及該些位障層以形成量子井結構於氮化鎵層之上表面；沉積第一位障層於氮化鎵層之上表面及量子井結構之側表面；形成源極於氮化鎵層之上表面之一端；形成汲極於氮化鎵層之上表面之另一端；以及形成閘極於量子井結構之上。
因此，本發明增強型氮化鎵電晶體元件可達到下列功效：
(1)根據本發明之實施例，增強型氮化鎵電晶體元件之閘極設置在量子井結構上，故在電壓施加於閘極使電晶體元件導通時，量子井結構能提供侷限能階給載子傳輸，使電晶體元件能提升效能。
(2)根據本發明之實施例，增強型氮化鎵電晶體元件之量子井結構具有反極化特性，故在電壓未施加於閘極時，量子井結構之通道之能階能遠離費米能階，使電晶體元件能完全符合常關式元件的要求。
(3)根據本發明之實施例，增強型氮化鎵電晶體元件之蝕刻製程容易控制，故可有效改善因蝕刻製程導致之電性不均的問題，且能有效控制起始電壓，使電晶體元件在設計上更具彈性。
(4)根據本發明之實施例，增強型氮化鎵電晶體元件之蝕刻製程容易控制，使電晶體元件之品質容易掌握且具極佳的可靠度。
以下將參照相關圖式，說明依本發明之增強型氮化鎵電晶體元件及其製造方法之實施例，為了清楚與方便圖式說明之故，圖式中的各部件在尺寸與比例上可能會被誇大或縮小地呈現。在以下描述及/或申請專利範圍中，當提及了第一元件形成於第二元件之上或上方，即表示其可能包含第一元件與第二元件直接接觸的實施例，亦可能包含了有附加元件形成於第一元件與第二元件之間，而使第一元件與第二元件可能未直接接觸的實施例。為使便於理解，下述實施例中之相同元件係以相同之符號標示來說明。
請參閱第1圖及第2圖，其係為本發明之第一實施例之增強型氮化鎵電晶體元件之剖面圖及其量子井結構之剖面圖。如第1圖所示，增強型氮化鎵電晶體元件1包含基板11、緩衝層12、氮化鎵層13、量子井結構14、介電質15、閘極16、源極17、汲極18及第一位障層19。
緩衝層12設置於基板11上。氮化鎵層13設置於緩衝層12上。量子井結構14設置於氮化鎵層13之上表面。介電質15設置於量子井結構14上；其中，量子井結構14呈錐狀，而介電質15設置於量子井結構14之頂端或錐狀頂端平面上；而在另一實施例中，量子井結構14也可呈其它三維幾何形狀。閘極16設置介電質15上。源極17設置於氮化鎵層13之上表面之一端。汲極18設置於氮化鎵層13之上表面之另一端。第一位障層19設置於氮化鎵層13之上表面並延伸至量子井結構14之側表面，但未覆蓋閘極16及介電質15；其中，第一位障層19之材料係為Al(x)In(y)Ga(1-x-y)N，且第一位障層19之晶格常數小於氮化鎵層13；第一位障層19為重新成長位障層，其能透過有機金屬化學气相沉積法重新成長於氮化鎵層13上。二維電子氣D則形成於第一位障層19之下方。  由上述可知，氮化鎵電晶體元件1具有三維量子井結構14，且閘極16設置於量子井結構14之頂端或錐狀頂端平面上。
如第2圖所示，量子井結構14包含量子井層141及二位障層142；在一實施例中，量子井層141之材料為Al(x)In(y)Ga(1-x-y)N，且其中0≦x≦1，0≦y≦1，0≦x+y≦1，而量子井層141之寬度約為1A~1000A；位障層142之材料為Al(a)In(b)Ga(1-a-b)N，且其中0≦a≦1，0≦b≦1，0≦a+b≦1。
量子井層141設置於該些位障層142之間；其中，位障層142之能隙大於量子井層141之能隙；又，量子井結構14之平均晶格常數大於氮化鎵層13之晶格常數，使量子井結構14之導帶能遠離費米能階。
另外，當電壓施加於閘極16時，氮化鎵電晶體元件1導通；此時，量子井結構14能提供侷限能階給載子傳輸，使氮化鎵電晶體元件1能提升效能。
此外，量子井結構14之反極化特性能有效地拉抬量子井結構14之通道的能階，並驅離二維電子氣，使電壓未施加於閘極16時，量子井結構14之通道之能階能遠離費米能階，使氮化鎵電晶體元件1能完全符合常關式元件的要求。
當然，上述為舉例，本實施例之氮化鎵電晶體元件1之結構、材料及其各元件之間的協同關係均可以依實際要求進行變化，本發明並不以此為限。
請參閱第3A圖及第3B圖，其係為本發明之第一實施例之增強型氮化鎵電晶體元件之模擬結果圖。本實施例採用之模擬參數如下表1所示：  表1
模擬參數
介電質(Al2O3)之介電常數 9.3
介電質(Al2O3)之能隙 8.7eV
dEc(AlN/GaN) 1.9eV
dEc(Al2O3/GaN) 2.2eV
Ni/Al2O3 2.9eV
介電質(Al2O3)之電子親和力 2.58eV
如第3A圖所示，其中橫軸表示厚度(其對應於氮化鎵電晶體元件1之介電質15(Al 2O 3)、位障層142(GaN)、量子井層141(In 0.1Ga 0.9N)及氣化鎵層13的位置，縱軸表示能階，曲線Ec表示導帶，曲線Ev表示價帶，曲線Efp表示費米能階(電洞)。當電壓未施加於閘極16時(Vg=0)，量子井結構14之導帶Ec能遠離費米能階。
如第3B圖所示，其中橫軸表示厚度，縱軸表示能階，曲線Ec表示導帶，曲線Ev表示價帶，曲線Efp表示費米能階(電洞)，曲線Efn表示費米能階(電子)；當電壓施加於閘極16時(Vg=2)，量子井結構14之導帶Ec能超過費米能階。
請參閱第4圖及第5圖，其係為本發明之第二實施例之增強型氮化鎵電晶體元件之剖面圖及其量子井結構之剖面圖。如第4圖所示，增強型氮化鎵電晶體元件1包含基板11、緩衝層12、氮化鎵層13、量子井結構14、介電質15、閘極16、源極17、汲極18及第一位障層19。
上述各元件之結構及協同關係與前述實施例相似，故不在此多加贅述；與前述實施例不同的是，氮化鎵電晶體元件1之量子井結構14更包含反極化層143。
如第5圖所示，量子井層141設置於該些位障層142之間，而反極化層143設置於量子井層141及該些位障層142上；其中，反極化層143之平均晶格常數大於氮化鎵層13之晶格常數；同樣的，位障層142之能隙大於量子井層141之能隙；由上述可知，本實施例透過反極化層143，使量子井結構14之導帶能遠離費米能階。
同樣的，當電壓施加於閘極16時，氮化鎵電晶體元件1導通；此時，量子井結構14能提供侷限能階給載子傳輸，使氮化鎵電晶體元件1能提升效能。
此外，量子井結構14之反極化層143使量子井結構14能具有反極化特性，其能有效地拉抬量子井結構14之通道的能階，並驅離二維電子氣，使電壓未施加於閘極16時，量子井結構14之通道之能階能遠離費米能階，使氮化鎵電晶體元件1能完全符合常關式元件的要求。
當然，上述為舉例，本實施例之氮化鎵電晶體元件1之結構、材料及其各元件之間的協同關係均可以依實際要求進行變化，本發明並不以此為限。
請參閱第6A圖及第6B圖，其係為本發明之第二實施例之增強型氮化鎵電晶體元件之模擬結果圖。本實施例採用之模擬參數如下表2所示：  表2
模擬參數
介電質(Al2O3)之介電常數 9.3
介電質(Al2O3)之能隙 8.7eV
dEc(AlN/GaN) 1.9eV
dEc(Al2O3/GaN) 2.2eV
Ni/ Al2O3 2.9eV
介電質(Al2O3)之電子親和力 2.58eV
如第6A圖所示，其中橫軸表示厚度(其對應於氮化鎵電晶體元件1之介電質15(Al 2O 3)、覆蓋層CL(GaN)、反極化層143(In 0.1Ga 0.9N)、位障層142(Al 0.2Ga 0.8N)、量子井層141及氣化鎵層13的位置，縱軸表示能階，曲線Ec表示導帶，曲線Ev表示價帶，曲線Efp表示費米能階(電洞)。當電壓未施加於閘極16時(Vg=0)，量子井結構14之導帶Ec能遠離費米能階。
如第6B圖所示，其中橫軸表示厚度，縱軸表示能階，曲線Ec表示導帶，曲線Ev表示價帶，曲線Efp表示費米能階(電洞)，曲線Efn表示費米能階(電子)；當電壓施加於閘極16時(Vg=2)，量子井結構14之導帶Ec能超過費米能階。
請參閱第7圖及第8圖，其係為本發明之第三實施例之增強型氮化鎵電晶體元件之剖面圖及其量子井結構之剖面圖。如第7圖所示，增強型氮化鎵電晶體元件1包含基板11、緩衝層12、氮化鎵層13、量子井結構14、介電質15、閘極16、源極17、汲極18及第一位障層19。
緩衝層12設置於基板11上。氮化鎵層13設置於緩衝層12上。量子井結構14設置於氮化鎵層13之上表面；在本實施例中，量子井結構14為多層結構，使其能包含多個電流路徑。介電質15設置於量子井結構14上；其中，量子井結構14呈錐狀，而介電質15設置於量子井結構14之頂端或錐狀頂端平面上。極16設置介電質15上。源極17設置於氮化鎵層13之上表面之一端。汲極18設置於氮化鎵層13之上表面之另一端。第一位障層19設置於氮化鎵層13之上表面並延伸至量子井結構14之側表面，但未覆蓋閘極16及介電質15；其中，第一位障層19之材料係為Al(x)In(y)Ga(1-x-y)N，且第一位障層19之晶格常數小於氮化鎵層13。二維電子氣D則形成於第一位障層19之下方。  由上述可知，氮化鎵電晶體元件1具有多層三維量子井結構14，且閘極16設置於量子井結構14之頂端或錐狀頂端平面上。
如第8圖所示，量子井結構14包含複數個量子井層141及複數個位障層142；在一實施例中，量子井層141之材料為Al(x)In(y)Ga(1-x-y)N，且其中0≦x≦1，0≦y≦1，0≦x+y≦1，而量子井層141之寬度約為1A~1000A；位障層142之材料為Al(a)In(b)Ga(1-a-b)N，且其中0≦a≦1，0≦b≦1，0≦a+b≦1。
該些量子井層141及該些位障層142交替設置，使任二個相鄰的量子井層141以一位障層142隔離；其中，位障層142之能隙大於量子井層141之能隙；同樣的，量子井結構14之平均晶格常數大於氮化鎵層13之晶格常數，使多層量子井結構14之導帶能遠離費米能階。
由於愈接近量子井結構14之頂端之二維電子氣之濃度愈低，因此在氮化鎵電晶體元件1導通後，通過量子井結構14之通道之電流可能會因此受到影響；然而，本實施例之氮化鎵電晶體元件1具有多層量子井結構14，故量子井結構14可具有多個電流路徑；因此，當電壓施加於閘極16時，氮化鎵電晶體元件1導通，此時通過量子井結構14之通道之電流可明顯增加，使氮化鎵電晶體元件1能提升效能，更能滿足功率元件的要求。
此外，多層量子井結構14由於具有更高的厚度，故也具有更佳的反極化特性，故能更有效地拉抬量子井結構14之通道的能階，並驅離二維電子氣，使電壓未施加於閘極16時，量子井結構14之通道之能階能遠離費米能階，使氮化鎵電晶體元件1能完全符合常關式元件的要求。
當然，上述為舉例，本實施例之氮化鎵電晶體元件1之結構、材料及其各元件之間的協同關係均可以依實際要求進行變化，本發明並不以此為限。
由於製程上的限制，現有的増強型電晶體元件之品質不易掌控，且可靠性不佳。相反的，根據本發明之實施例，增強型氮化鎵電晶體元件之蝕刻製程容易控制，使電晶體元件之品質容易掌握且具極佳的可靠度。
又，由於製程及結構上的限制，現有的增強型電晶體元件可能會產生電性不勻、起始電壓低(或仍小於+1伏特)及閘極厚度不易控制等各種情況，使其應用上受到很大的限制。相反的，根據本發明之實施例，增強型氮化鎵電晶體元件之蝕刻製程容易控制，故可有效改善因蝕刻製程導致之電性不均的問題，且能有效控制起始電壓，使電晶體元件在設計上能更具彈性。
另外，根據本發明之實施例，增強型氮化鎵電晶體元件之閘極設置在量子井結構上，故在電壓施加於閘極使電晶體元件導通時，量子井結構能提供侷限能階給載子傳輸，使電晶體元件能提升效能。
此外，根據本發明之實施例，增強型氮化鎵電晶體元件之量子井結構具有反極化特性，故在電壓未施加於閘極時，量子井結構之通道之能階能遠離費米能階，使電晶體元件能完全符合常關式元件的要求。由上述可知，本發明之實施例之增強型氮化鎵電晶體元件確實可以達到極佳的技術效果。
請參閱第9圖及第10圖，其係為本發明之第四實施例之增強型氮化鎵電晶體元件之剖面圖及其量子井結構之剖面圖。如第9圖所示，增強型氮化鎵電晶體元件1包含基板11、緩衝層12、氮化鎵層13、量子井結構14、介電質15、閘極16、源極17、汲極18及第一位障層19。
上述各元件之結構及協同關係與前述實施例相似，故不在此多加贅述；與前述實施例不同的是，氮化鎵電晶體元件1之多層量子井結構14更包含反極化層143。
如第10圖所示，該些量子井層141及該些位障層142交替設置，使任二個相鄰的量子井層141以一位障層142隔離，而反極化層143設置於該些量子井層141及該些位障層142上；其中，反極化層143之平均晶格常數大於氮化鎵層13之晶格常數；同樣的，位障層142之能隙大於量子井層141之能隙；由上述可知，本實施例透過反極化層143，使多層量子井14之導帶能遠離費米能階。
透過上述的結構，氮化鎵電晶體元件1也能提升效能，並能完全符合常關式元件的要求。
當然，上述為舉例，本實施例之氮化鎵電晶體元件1之結構、材料及其各元件之間的協同關係均可以依實際要求進行變化，本發明並不以此為限。
請參閱第11A~第11F圖，其係為本發明之第四實施例之增強型氮化鎵電晶體元件之示意圖。本實施例舉例說明了增強型氮化鎵電晶體元件1之製作方法。
首先透過有機金屬化學气相沉積法(Metal-organic Chemical Vapor Deposition，MOCVD)形成磊晶堆疊，其包含基板11、緩衝層12、氮化鎵層13、複數個量子井層141、複數個位障層142及反極化層143，如第11A圖所示。
再沉積一介電質覆蓋層15’於此磊晶堆疊上，如第11B圖所示。
對此磊晶堆疊進行蝕刻以形成立體的量子井結構14及介電質15，如第11C圖所示。
再次透過有機金屬化學气相沉積法重新成長一第一位障層19於此磊晶堆疊上，介電質15使第一位障層19不會覆蓋量子井結構14，如第11D圖所示。
形成源極17及汲極18於此磊晶堆疊上，如第11F圖所示。
形成閘極19於介電質15上，如第11F圖所示。
當然，上述為舉例，本實施例之氮化鎵電晶體元件1之步驟均可以依實際要求進行變化，本發明並不以此為限。
請參閱第12圖，其係為本發明之增強型氮化鎵電晶體元件之第四實施例之製造方法之流程圖。本實施例之增強型氮化鎵電晶體元件之製造方法包含下列步驟：
步驟S121：形成包含氮化鎵層、複數個量子井層、複數個位障層及反極化層之磊晶堆疊，該些量子井層及該些位障層設置於氮化鎵層之上表面，且該些量子井層及該些位障層交替設置，反極化層設置於該些量子井層及該些位障層上。
步驟S122：形成介電質覆蓋層於磊晶堆疊上。
步驟S123：蝕刻磊晶堆疊，使該些量子井層及該些位障層以形成量子井結構於氮化鎵層之上表面，並移除介電質覆蓋層之一部份以形成閘極介電質於量子井結構上。
步驟S124：沉積第一位障層於氮化鎵層之上表面及量子井結構之側表面。
步驟S125：形成源極於氮化鎵層之上表面之一端。
步驟S126：形成汲極於氮化鎵層之上表面之另一端。
步驟S127：形成閘極於量子井結構之上。
請參閱第13圖，其係為本發明之增強型氮化鎵電晶體元件之第五實施例之模擬結果圖。本實施例之增強型氮化鎵電晶體元件1更包含第二位障層19’(Al(0.5)In(0.05)Ga(0.45))，其設置於第一位障層19 Al(0.3)Ga(0.7)N上，以形成雙通道結構；第一位障層19之材料為Al(x)In(y)Ga(1-x-y)N，而第二位障層19’之材料為Al(x)In(y)Ga(1-x-y)，且第一位障層19及第二位障層19’之晶格常數小於氮化鎵層13，而第一位障層19與第二位障層19’還包含另一個氮化鎵層13’(GaN)。
如第13圖所示，其中橫軸表示厚度(其對應於氮化鎵電晶體元件1之第一位障層19、氮化鎵層13’、 第二位障層19’以及氣化鎵層13的位置)，縱軸表示能階，曲線Ec表示導帶，曲線Ev表示價帶，曲線Efp表示費米能階(電洞)。由第13圖可以明顯看出，第一位障層19及第二位障層19’之導帶Ec能超過費米能階。
相較於前述實施例之單通道結構，本實施例之雙通道結構可更明顯使氮化鎵電晶體元件1導通後之電流增加，更能滿足功率元件的要求。
綜上所述，根據本發明之實施例，增強型氮化鎵電晶體元件之閘極設置在量子井結構上，故在電壓施加於閘極使電晶體元件導通時，量子井結構能提供侷限能階給載子傳輸，使電晶體元件能提升效能
又，根據本發明之實施例，增強型氮化鎵電晶體元件之量子井結構具有反極化特性，故在電壓未施加於閘極時，量子井結構之通道之能階能遠離費米能階，使電晶體元件能完全符合常關式元件的要求。
此外，根據本發明之實施例，增強型氮化鎵電晶體元件之蝕刻製程容易控制，故可有效改善因蝕刻製程導致之電性不均的問題，且能有效控制起始電壓，使電晶體元件在設計上更具彈性。
另外，根據本發明之實施例，增強型氮化鎵電晶體元件之蝕刻製程容易控制，使電晶體元件之品質容易掌握且具極佳的可靠度。
可見本發明在突破先前之技術下，確實已達到所欲增進之功效，且也非熟悉該項技藝者所易於思及，其所具之進步性、實用性，顯已符合專利之申請要件，爰依法提出專利申請，懇請  貴局核准本件發明專利申請案，以勵創作，至感德便。
以上所述為舉例性，而非為限制性者。其它任何未脫離本發明之精神與範疇，而對其進行之等效修改或變更，均應該包含於後附之申請專利範圍中。
1‧‧‧增強型氮化鎵電晶體元件 11‧‧‧基板 12‧‧‧緩衝層 13、13’‧‧‧氮化鎵層 14‧‧‧量子井結構 141‧‧‧量子井層 142‧‧‧位障層 143‧‧‧反極化層 15‧‧‧介電質 15’‧‧‧介電質覆蓋層 16‧‧‧閘極 17‧‧‧源極 18‧‧‧汲極 19‧‧‧第一位障層 19’‧‧‧第二位障層 CL‧‧‧覆蓋層 D‧‧‧二維電子氣 Ev、Ec、Efp、Efn‧‧‧曲線 S121~S127‧‧‧步驟流程
第1圖 係為本發明之第一實施例之增強型氮化鎵電晶體元件之剖面圖。
第2圖 係為本發明之第一實施例之增強型氮化鎵電晶體元件之量子井結構之剖面圖。
第3A圖~第3B圖 係為本發明之第一實施例之增強型氮化鎵電晶體元件之模擬結果圖。
第4圖係為本發明之第二實施例之增強型氮化鎵電晶體元件之剖面圖。
第5圖係為本發明之第二實施例之增強型氮化鎵電晶體元件之量子井結構之剖面圖。
第6A圖~第6B圖 係為本發明之第二實施例之增強型氮化鎵電晶體元件之模擬結果圖。
第7圖 係為本發明之第三實施例之增強型氮化鎵電晶體元件之剖面圖。
第8圖 係為本發明之第三實施例之增強型氮化鎵電晶體元件之量子井結構之剖面圖。
第9圖 係為本發明之第四實施例之增強型氮化鎵電晶體元件之剖面圖。
第10圖 係為本發明之第四實施例之增強型氮化鎵電晶體元件之量子井結構之剖面圖。
第11A~第11F圖 係為本發明之第四實施例之增強型氮化鎵電晶體元件之示意圖。
第12圖 係本發明之第四實施例之增強型氮化鎵電晶體元件之製造方法之流程圖。
第13圖 係為本發明之增強型氮化鎵電晶體元件之第五實施例之模擬結果圖。
1‧‧‧增強型氮化鎵電晶體元件
11‧‧‧基板
12‧‧‧緩衝層
13‧‧‧氮化鎵層
14‧‧‧量子井結構
15‧‧‧介電質
16‧‧‧閘極
17‧‧‧源極
18‧‧‧汲極
19‧‧‧第一位障層
D‧‧‧二維電子氣

Claims (23)

  1. 一種增強型氮化鎵電晶體元件，係包含：一氮化鎵層；以及一量子井結構，係設置於該氮化鎵層之上表面，並呈立體的一錐形；一閘極，係設置於該量子井結構上；一源極，係設置於該氮化鎵層之上表面之一端；一汲極，係設置於該氮化鎵層之上表面之另一端；以及一第一位障層，係設置於該氮化鎵層之上表面並延伸至該量子井結構之側表面，該第一位障層之一部份覆蓋該氮化鎵層，該第一位障層之另一部份覆蓋該量子井結構。
  2. 如申請專利範圍第1項所述之增強型氮化鎵電晶體元件，其中該量子井結構之平均晶格常數係大於該氮化鎵層之晶格常數。
  3. 如申請專利範圍第1項所述之增強型氮化鎵電晶體元件，其中該第一位障層之材料係為Al(x)In(y)Ga(1-x-y)N，且該第一位障層之晶格常數小於該氮化鎵層。
  4. 如申請專利範圍第1項所述之增強型氮化鎵電晶體元件，其中該量子井結構係包含一量子井層及二位障層，該量子井層係設置於該些位障層之間。
  5. 如申請專利範圍第4項所述之增強型氮化鎵電晶體元件，其中該位障層之能隙係大於該量子井層之能隙。
  6. 如申請專利範圍第4項所述之增強型氮化鎵電晶體元件，其中該量子井層之材料係為Al(x)In(y)Ga(1-x-y)N，且其中0≦x≦1，0≦y≦1，0≦x+y≦1。
  7. 如申請專利範圍第4項所述之增強型氮化鎵電晶體元件，其中該位障層之材料係為Al(a)In(b)Ga(1-a-b)N，且其中0≦a≦1，0≦b≦1，0≦a+b≦1。
  8. 如申請專利範圍第4項所述之增強型氮化鎵電晶體元件，其中該量子井結構更包含一反極化層，係設置於該量子井層及該些位障層上，且該反極化層之平均晶格常數係大於該氮化鎵層之晶格常數。
  9. 如申請專利範圍第1項所述之增強型氮化鎵電晶體元件，其中該量子井結構係包含複數個量子井層及複數個位障層，該些量子井層及該些位障層交替設置。
  10. 如申請專利範圍第9項所述之增強型氮化鎵電晶體元件，其中該位障層之能隙係大於該量子井層之能隙。
  11. 如申請專利範圍第9項所述之增強型氮化鎵電晶體元件，其中該量子井層之材料係為Al(x)In(y)Ga(1-x-y)N，且其中0≦x≦1，0≦y≦1，0≦x+y≦1。
  12. 如申請專利範圍第9項所述之增強型氮化鎵電晶體元件，其中該位障層之材料係為Al(a)In(b)Ga(1-a-b)N，且其中0≦a≦1，0≦b≦1，且0≦a+b≦1。
  13. 如申請專利範圍第9項所述之增強型氮化鎵電晶體元件，其中該量子井結構更包含一反極化層，係設置於該些量子井層及該些位障層上，且該反極化層之平均晶格常數係大於該氮化鎵層之晶格常數。
  14. 如申請專利範圍第1項所述之增強型氮化鎵電晶體元件，更包含一介電質，係設置於該量子井結構與該閘極之間。
  15. 如申請專利範圍第1項所述之增強型氮化鎵電晶體元件，其中該閘極係設置於該錐形之頂端或錐狀頂端平面上。
  16. 如申請專利範圍第1項所述之增強型氮化鎵電晶體元件，更包含一緩衝層及一基板，該氮化鎵層設置於該緩衝層上，而該緩衝層設置於該基板上。
  17. 如申請專利範圍第1項所述之增強型氮化鎵電晶體元件，更包含一第二位障層，係設置於該第一位障層之上。
  18. 如申請專利範圍第17項所述之增強型氮化鎵電晶體元件，其中該第二位障層之材料係為Al(x)In(y)Ga(1-x-y)，且該第二位障層之晶格常數小於該氮化鎵層。
  19. 一種增強型氮化鎵電晶體元件之製造方法，係包含：形成包含一氮化鎵層、一量子井層及二位障層之一磊晶堆疊，該量子井層及該些位障層設置於該氮化鎵層之上表面，且該量子井層設置於該些位障層之間；蝕刻該磊晶堆疊，使該量子井層及該些位障層以形成一量子井結構於該氮化鎵層之上表面，並使該量子井結構呈立體的一錐形；沉積一第一位障層於該氮化鎵層之上表面及該量子井結構之側表面，該第一位障層之一部份覆蓋該氮化鎵層，該第一位障層之另一部份覆蓋該量子井結構；形成一源極於該氮化鎵層之上表面之一端；形成一汲極於該氮化鎵層之上表面之另一端；以及形成一閘極於該量子井結構之上。
  20. 如申請專利範圍第19項所述之增強型氮化鎵電晶體元件，更包含：形成一第二位障層於該第一位障層上。
  21. 如申請專利範圍第19項所述之增強型氮化鎵電晶體元件，其中形成包含該氮化鎵層、該量子井層及該些位障層之該磊晶堆疊之步驟更包含：形成一反極化層於該量子井層及該些位障層上。
  22. 如申請專利範圍第19項所述之增強型氮化鎵電晶體元件，更包含：形成一介電質覆蓋層於該磊晶堆疊上。
  23. 如申請專利範圍第22項所述之增強型氮化鎵電晶體元件，其中蝕刻該磊晶堆疊，使該量子井層及該些位障層以形成該量子井結構於該氮化鎵層之上表面之步驟更包含：蝕刻該介電質覆蓋層以移除該介電質覆蓋層之一部份並形成一介電質於該量子井結構上。
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