CN105655395A - 一种增强型高电子迁移率晶体管及其制作方法 - Google Patents

一种增强型高电子迁移率晶体管及其制作方法 Download PDF

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Abstract

本发明公开了一种增强型高电子迁移率晶体管及其制作方法,该晶体管包括:衬底;沟道层,位于衬底之上;势垒层,位于沟道层之上,势垒层与沟道层的交界面处形成有二维电子气;沟槽,位于势垒层之内;二次生长的半导体外延层,位于沟槽之上;原位介质层,位于二次生长的半导体外延层之上;栅极,位于原位介质层之上;源极,位于势垒层之上;漏极,位于势垒层之上。本发明所述的增强型高电子迁移率晶体管能够降低刻蚀引起的材料损伤及缺陷,降低沟槽和二次生长的半导体外延层的界面态密度以及原位介质层和二次生长的半导体外延层的界面态密度,降低栅极漏电,提高晶体管的击穿电压、功率性能,降低动态导通电阻退化效应。

Description

一种增强型高电子迁移率晶体管及其制作方法
技术领域
本发明涉及半导体技术领域,尤其涉及一种增强型高电子迁移率晶体管及其制作方法。
背景技术
以GaN(氮化镓)为代表的第三代宽禁带半导体材料具有禁带宽、击穿电场强度高、饱和电子漂移速度高、热导率高、异质界面二维电子气浓度高等优异的材料性能特点,相比于Si(硅)材料,GaN更适合制作大功率、高电压、高开关速度的电力电子器件。与传统Si器件相比,GaN器件能承载更高的功率密度,具有更高的能量转换效率,可以减小整个系统的体积和重量,从而降低系统成本。
目前很大一部分研究还都只是针对于耗尽型的GaNHEMT(高电子迁移率晶体管,HighElectronMobilityTransistor)器件,这是因为AlGaN/GaN(铝镓氮/氮化镓)异质结界面处存在大量的自发极化与压电极化产生的电荷,产生高浓度的二维电子气(2DEG),使得GaNHEMT器件阈值电压为负值,在AlGaN/GaNHEMT中,由自发极化和压电极化产生的高浓度的2DEG使其阈值电压在-4V左右。只有当GaNHEMT栅极上接足够大的负偏压时,AlGaN/GaN异质结界面处的沟道2DEG处于耗尽状态,器件才能被关断。传统的耗尽型GaNHEMT因为要使用负的开启电压,在射频微波和高压应用中,使电路结构复杂化。特别是高压开关应用中,失效安全要求在不加栅压的情况下,开关器件处于关断状态。因此有必要设计和制备增强型GaNHEMTs器件,即让器件的阈值电压变为正值,实际应用中只需要加一个正的偏压即可以使其工作或夹断。消除负偏压的电路设计,使电路简单化,减少电路设计的复杂性和制备的成本。
最初实现增强型GaNHEMT的方法是借鉴GaAs(砷化镓)的工艺而来,通过在栅极下刻槽,减薄势垒层的厚度来调控阈值电压的变化。目前,国内外的研究者及厂家多采用干法刻蚀的方法在栅极下形成沟槽,但是这种方法形成的GaNHEMT阈值电压低,在0-1V左右,且栅极漏电大,栅压动态范围小。
GaNMISFET(金属绝缘半导体场效应管,MetalInsulatorSemiconductorFieldTransistors)结构具有栅极电压动态范围大,栅极漏电小的特点。但是GaNHEMT一直受限于没有合适的栅极介质层,导致其介质层与势垒层界面态密度高。该界面态的充放电会引起阈值电压的漂移,并降低器件的高频特性。例如,传统方法生长的介质层通常是在完成沟槽刻蚀后进行,在此过程中势垒层表面暴露在空气中,形成氧化层和悬挂键,在生长介质层后,势垒层与介质层界面处存在高密度的界面态缺陷,引起器件的磁滞效应和直流交流分散效应。
在GaNHEMT中引入原位SiN技术,可以达到降低绝缘层界面态密度的目的,降低磁滞效应。但由于GaN极化电荷的存在,很难形成增强型GaNHEMT。一种做法是采用干法刻蚀形成沟槽再沉积介质层,形成增强型的GaNHEMT。但是采用干法刻蚀对AlGaN势垒层及材料表面会产生很多的损伤和缺陷,这些材料损伤和缺陷会引入高密度的界面态,增加栅极漏电,造成电流崩塌并引起动态参数退化,严重影响器件的性能。因此,需要提出一种实现低界面态密度增强型GaNHEMT的器件结构与制作方法。
发明内容
本发明是为了解决现有技术中的上述不足而完成的,本发明的目的在于提出一种增强型高电子迁移率晶体管及其制作方法,该晶体管能够解决现有技术中介质层界面态密度高的问题,并同时实现增强型。
为达此目的,本发明采用以下技术方案:
第一方面,本发明公开了一种增强型高电子迁移率晶体管,包括:
衬底;
沟道层,所述沟道层位于所述衬底之上;
势垒层,所述势垒层位于所述沟道层之上,所述势垒层和所述沟道层形成异质结结构,所述势垒层与所述沟道层的交界面处形成有二维电子气;
沟槽,所述沟槽位于所述势垒层之内,且所述沟槽下方的势垒层与沟道层的交界面处的二维电子气部分或完全耗尽;
二次生长的半导体外延层,所述二次生长的半导体外延层位于所述沟槽之上;
原位介质层,所述原位介质层位于所述二次生长的半导体外延层之上;
栅极,所述栅极位于所述原位介质层之上;
源极,所述源极位于所述势垒层之上,所述源极与所述势垒层形成欧姆接触;
漏极,所述漏极位于所述势垒层之上,所述漏极与所述势垒层形成欧姆接触。
进一步地,所述原位介质层的制备过程是在完成所述二次生长的半导体外延层之后在同一腔体中进行的,并且所述原位介质层的生长过程不接触外界气氛。
进一步地,所述沟槽的深度小于、等于或大于所述势垒层的厚度,所述沟槽的形状为矩形、U型、V型或梯形。
进一步地,所述沟槽的形成方法为采用氢气、氯气或氨气在金属有机化学气相沉积系统中刻蚀所述势垒层、干法刻蚀所述势垒层或湿法刻蚀所述势垒层。
进一步地,还包括原位掩膜层,所述原位掩膜层位于所述势垒层之上,所述原位介质层位于所述二次生长的半导体外延层和所述原位掩膜层之上。
进一步地,所述原位掩膜层的制备过程是在完成所述势垒层之后在同一腔体中进行的,并且所述原位掩膜层的生长过程不接触外界气氛,所述原位掩膜层的材料为氮化硅或其它氮化物。
进一步地,所述二次生长的半导体外延层和所述原位介质层向所述漏极一侧延伸。
进一步地,所述势垒层自沟道层向二次生长的半导体外延层方向分为第一势垒层和第二势垒层。
进一步地,所述第一势垒层与所述第二势垒层的成分不同,所述沟槽刻蚀过程停止于所述第一势垒层与所述第二势垒层的交界面处。
进一步地,所述衬底材料为硅、氮化镓、碳化硅或蓝宝石,所述沟道层材料为氮化镓或其它III-V族化合物,所述势垒层材料为铝镓氮或其它III-V族化合物,所述二次生长的半导体外延层材料为铝镓氮、n型氮化镓、p型氮化镓或其它III-V族化合物,所述原位介质层材料为氮化硅或其它氮化物。
第二方面,本发明公开了一种增强型高电子迁移率晶体管的制作方法,包括:
在衬底之上依次形成成核层、缓冲层、沟道层和势垒层;
将晶圆置于生长腔室外,采用干法刻蚀或湿法刻蚀的方法在所述势垒层之内形成沟槽;
将晶圆置于生长腔室内,在所述沟槽之上依次形成二次生长的半导体外延层、原位介质层;
形成栅极、源极和漏极。
进一步地,所述在衬底之上依次形成成核层、缓冲层、沟道层和势垒层之后还包括:
将晶圆置于生长腔室外,在所述势垒层之上形成原位掩膜层,
在所述势垒层之内形成沟槽,包括:
将晶圆置于生长腔室外,对所述原位掩膜层进行刻蚀,形成窗口;
将晶圆置于金属有机化学气相沉积生长腔室内,在生长腔室内通入氢气,并保持衬底温度在700-1200摄氏度,在所述势垒层上刻蚀形成沟槽,
在所述势垒层之内形成沟槽之后,包括:
在所述金属有机化学气相沉积生长腔室内,在所述沟槽之上形成二次生长的半导体外延层;
在所述金属有机化学气相沉积生长腔室内,在所述二次生长的半导体外延层之上形成原位介质层;
形成栅极、源极和漏极。
本发明所述的增强型高电子迁移率晶体管通过在沟槽和栅极之间引入二次生长的半导体外延层和原位介质层,降低了沟槽刻蚀引起的材料损伤及缺陷,降低了沟槽与二次生长的半导体外延层的界面态密度以及原位介质层和二次生长的半导体外延层的界面态密度,进而能够降低栅极漏电,提升晶体管的栅极特性,增加阈值电压稳定性,提高晶体管的击穿电压和功率性能,并降低电流崩塌效应。
附图说明
为了更加清楚地说明本发明示例性实施例的技术方案,下面对描述实施例中所需要用到的附图做一简单介绍。显然,所介绍的附图只是本发明所要描述的一部分实施例的附图,而不是全部的附图,对于本领域普通技术人员,在不付出创造性劳动的前提下,还可以根据这些附图得到其他的附图。
图1是本发明实施例一提供的增强型高电子迁移率晶体管的结构图。
图2A、图2B1、图2B2、图2C1和图2C2是本发明实施例一提供的增强型高电子迁移率晶体管的制作方法的步骤相应的结构图。
图3是本发明实施例二提供的增强型高电子迁移率晶体管的结构图。
图4A、图4B1、图4B2、图4C、图4D1、图4D2和图4D3是本发明实施例二提供的增强型高电子迁移率晶体管的制作方法的步骤相应的结构图。
图5是本发明实施例三提供的增强型高电子迁移率晶体管的结构图。
图6A、图6B1、图6B2、图6C1、图6C2和图6D是本发明实施例三提供的增强型高电子迁移率晶体管的制作方法的步骤相应的结构图。
图7是本发明实施例四提供的增强型高电子迁移率晶体管的结构图。
图8是本发明实施例五提供的增强型高电子迁移率晶体管的结构图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚,以下将结合本发明实施例中的附图,通过具体实施方式,完整地描述本发明的技术方案。显然,所描述的实施例是本发明的一部分实施例,而不是全部的实施例,基于本发明的实施例,本领域普通技术人员在没有做出创造性劳动的前提下获得的所有其他实施例,均落入本发明的保护范围之内。
实施例一:
图1是本发明实施例一提供的增强型高电子迁移率晶体管的结构图。如图1所示,本发明实施例一提供的增强型高电子迁移率晶体管包括:
衬底1。
本实施例中,衬底材料可以为硅、氮化镓、碳化硅或蓝宝石。
成核层2,位于衬底1之上。
本实施例中,成核层材料可以为氮化铝、氮化镓或者其它III-V族化合物。
缓冲层3,位于成核层2之上。
本实施例中,缓冲层材料可以为铝镓氮或其它III-V族化合物。
沟道层4,位于缓冲层3之上。
本实施例中,沟道层材料可以为氮化镓或其它III-V族化合物。
势垒层5,位于沟道层4之上,势垒层5和沟道层4形成异质结结构,势垒层5与沟道层4的交界面处形成有二维电子气6。
本实施例中,势垒层材料可以为铝镓氮或其它III-V族化合物。
沟槽,位于势垒层5内,且沟槽的深度小于势垒层5的厚度。
本实施例中,沟槽的形状可以为矩形、U型、V型或梯形结构。
二次生长的半导体外延层7,位于沟槽之上。
其中,二次生长的半导体外延层材料可以为铝镓氮、n型氮化镓、p型氮化镓或其它III-V族化合物。
原位介质层8,位于二次生长的半导体外延层7之上。
其中,原位介质层材料可以为氮化硅或其它氮化物。
栅极9,位于原位介质层8之上。
本实施例中,由于沟槽的存在,栅极离二维电子气的距离较近,因此,栅极对二维电子气的控制能力较强。
其中,栅极可以为单层栅极金属或多层栅极金属的层叠。
源极10,位于势垒层5之上,源极10与势垒层5形成欧姆接触。
本实施例中,源极可以为单层源极金属或多层源极金属的层叠,源极金属可以为钛、铝、镍或金中的任一种或至少两种的组合。
漏极11,位于势垒层5之上,漏极11与势垒层5形成欧姆接触。
本实施例中,源极和漏极可以为单层金属或多层金属的层叠,源极和漏极金属可以为钛、铝、镍或金中的任一种或至少两种的组合。
本实施例中,势垒层和沟道层之间存在压电极化和自发极化效应,在势垒层和沟道层界面处存在二维电子气(2DEG)。而沟槽处的势垒层厚度较薄,其自发极化和压电极化不足以在沟槽下诱导出高浓度的二维电子气,此处二维电子气沟道被耗尽。因此可得到常关状态的晶体管,即为增强型器件。同时,沟槽中栅极离沟道的距离更短,对沟道的控制能力更强。沟槽中的二次生长的半导体外延层也可以引入极化电荷,进一步耗尽二维电子气,提高阈值电压。原位介质层在二次生长的半导体外延层生长完成后,采用与二次生长的半导体外延层相同的制备方法,进行原位正长,可以得到晶体质量较好的介质层,且二次生长的半导体外延层与原位介质层之间的界面态密度较低,可显著降低器件的阈值电压漂移现象,降低栅极漏电和提升器件的动态特性。
本发明实施例一提供的增强型高电子迁移率晶体管的制作方法包括以下步骤:
步骤201、在衬底1之上依次沉积成核层2、缓冲层3、沟道层4和势垒层5。
如图2A所示,在生长腔室内,采用金属有机化学气相沉积方法依次在衬底1上形成成核层2、缓冲层3、沟道层4和势垒层5。
步骤202、在势垒层之内形成沟槽。
优选地,步骤202包括以下步骤:
步骤212、在势垒层之上形成掩膜窗口。
如图2B1所示,将晶圆置于生长腔室外,采用光刻工艺在势垒层之上形成掩膜窗口,其中,21是此步骤中形成的氮化硅或其它氮化物掩膜层。
步骤222、刻蚀势垒层,形成沟槽。
如图2B2所示,采用干法刻蚀或湿法刻蚀对势垒层5进行刻蚀,形成沟槽。
步骤203、将晶圆置于生长腔室内,在沟槽之上依次形成二次生长的半导体外延层7、原位介质层8、栅极9、源极10和漏极11。
优选地,步骤203包括以下步骤:
步骤213、对晶圆表面进行清洁处理。
本步骤中,对晶圆表面进行清洁处理,去除表面的吸附气体。
步骤223、在沟槽之上形成二次生长的半导体外延层7。
如图2C1所示,在生长腔室内,采用金属有机化学气相沉积方法在沟槽之上形成二次生长的半导体外延层7。
步骤233、在二次生长的半导体外延层之上形成原位介质层8。
如图2C1所示,不把晶圆暴露在空气中,在生长腔室内,采用金属有机化学气相沉积方法在二次生长的半导体外延层7之上形成原位介质层8。
步骤243、在原位介质层之上形成栅极9、源极10和漏极11。
本步骤中,形成源极和漏极的过程包括干法刻蚀去除掩膜层,最终形成如图2C2所示的器件。
本发明实施例一提供的增强型高电子迁移率晶体管及其制作方法通过在沟槽和栅极之间引入二次生长的半导体外延层,降低了沟槽刻蚀引起的材料损伤及缺陷,降低了二次生长的半导体外延层与介质层的界面态密度,可显著降低器件的阈值电压漂移现象,降低栅极漏电和提升器件的动态特性。
实施例二:
图3是本发明实施例二提供的增强型高电子迁移率晶体管的结构图。如图3所示,与本发明实施例一不同的是,本发明实施例二提供的增强型高电子迁移率晶体管中二次生长的半导体外延层7向漏极11方向扩展,引入一个结终端结构,当二次生长的半导体外延层7中的Al组分小于势垒层5中的Al组分时,会对结终端下的二维电子气有一定的耗尽作用,从而会降低栅极9边缘处的电场尖峰,提升器件的击穿电压。
本发明实施例二提供的增强型高电子迁移率晶体管的制作方法包括以下步骤:
步骤401、在衬底1之上依次沉积成核层2、缓冲层3、沟道层4和势垒层5。
如图4A所示,在生长腔室内,采用金属有机化学气相沉积方法依次在衬底1上形成成核层2、缓冲层3、沟道层4和势垒层5。
步骤402、在势垒层5之内形成沟槽。
优选地,步骤402包括以下步骤:
步骤412、在势垒层5之上形成掩膜窗口。
如图4B1所示,将晶圆置于生长腔室外,采用光刻工艺在势垒层之上形成掩膜窗口,其中,21是此步骤中形成的氮化硅或其它氮化物掩膜层。
步骤422、刻蚀势垒层5,形成沟槽。
如图4B2所示,采用干法刻蚀或湿法刻蚀对势垒层5进行刻蚀,形成沟槽。
步骤403、如图4C所示,经过光刻,形成掩膜层21的台阶。
步骤404、在沟槽之上依次形成二次生长的半导体外延层7、原位介质层8、栅极9、源极10和漏极11。
优选地,步骤404包括以下步骤:
步骤414、对晶圆表面进行清洁处理。
本步骤中,对晶圆表面进行清洁处理,去除表面的吸附气体。
步骤424、在沟槽之上形成二次生长的半导体外延层7。
如图4D1所示,在生长腔室内,采用金属有机化学气相沉积方法在沟槽之上形成二次生长的半导体外延层7。
步骤434、在二次生长的半导体外延层之上形成原位介质层8。
如图4D2所示,不把晶圆暴露在空气中,在生长腔室内,采用金属有机化学气相沉积方法在二次生长的半导体外延层7之上形成原位介质层8。
步骤444、在原位介质层之上形成栅极9、源极10和漏极11。
本步骤中,形成源极和漏极的过程包括干法刻蚀去除掩膜层,最终形成如图4D3所示的器件。
与本发明实施例一相比,本发明实施例二提供的增强型高电子迁移率晶体管中的二次生长的半导体外延层向漏极扩展,除具有低界面态密度、高动态特性的特点之外,当二次生长的半导体外延层为n型GaN、p型GaN、p型AlGaN或Al组分小于其下的势垒层中Al组分时,可对其下的二维电子气有耗尽作用,降低栅极边缘处的电场尖峰,提升器件的击穿电压。
实施例三:
图5是本发明实施例三提供的增强型高电子迁移率晶体管的结构图。如图5所示,与本发明实施例二不同的是,本发明实施例三提供的增强型高电子迁移率晶体管还包括:原位掩膜层12,位于势垒层5之上,原位介质层8位于二次生长的半导体外延层7和原位掩膜层12之上。
本实施例中,原位掩膜层是在势垒层生长完成后,不把晶圆拿出生长腔体,采用相同的制备方法,在势垒层上进行原位生长得到的。此种制备方法可以得到较好的晶体质量的原位掩膜层,有效地降低掩膜层与势垒层之间的界面态。
其中,原位掩膜层材料可以为氮化硅或其它氮化物。
本发明实施例三提供的增强型高电子迁移率晶体管的制作方法包括以下步骤:
步骤601、在衬底1之上依次沉积成核层2、缓冲层3、沟道层4、势垒层5和原位掩膜层6。
如图6A所示,在生长腔室内,采用金属有机化学气相沉积方法依次在衬底1上形成成核层2、缓冲层3、沟道层4、势垒层5和原位掩膜层12。
步骤602、在势垒层之内形成沟槽。
优选地,步骤602包括以下步骤:
步骤612、在势垒层之上形成掩膜窗口。
如图6B1所示,将晶圆置于生长腔室外,采用光刻工艺在势垒层之上形成掩膜窗口。
步骤622、刻蚀势垒层,形成沟槽。
如图6B2所示,采用金属有机化学气相沉积方法对势垒层5进行刻蚀,形成沟槽。本步骤中,采用金属有机化学气相沉积方法,在生长腔室里通入氢气、氯气、氨气或其他气体来完成对势垒层5的刻蚀,其中衬底温度为700-1200摄氏度,沟槽的深度可通过刻蚀的时间来控制。
步骤603、不把晶圆置于生长腔室外,在沟槽之上依次形成二次生长的半导体外延层7、原位介质层8。
优选地,步骤403包括以下步骤:
步骤613、在沟槽之上形成二次生长的半导体外延层7。
如图6C1所示,不把晶圆暴露在空气中,在生长腔室内,采用金属有机化学气相沉积方法在沟槽之上形成二次生长的半导体外延层7。
步骤623、在二次生长的半导体外延层之上形成原位介质层8。
如图6C2所示,不把晶圆暴露在空气中,在生长腔室内,采用金属有机化学气相沉积方法在二次生长的半导体外延层7和原位掩膜层12之上形成原位介质层8。
步骤623、在原位介质层7之上形成栅极9,在势垒层之上形成源极10和漏极11。最终形成如图6D所示的器件。
与本发明实施例二相比,本发明实施例三提供的增强型高电子迁移率晶体管及其制作方法通过引入原位掩膜层,不把晶圆暴露在空气中,不会在势垒层刻蚀界面处引入氧化层。势垒层在金属有机化学气相沉积系统中采用氢气、氯气、氨气或其他气体刻蚀后,即进行半导体层的生长,生长界面处点缺陷和位错可以大大降低。因此该实施例不仅可以降低原位介质层与原位半导体层之间的界面态密度,还能够降低原位半导体层与势垒层之间由于沟槽刻蚀而引入的界面态密度。可显著降低器件的阈值电压漂移现象,降低栅极漏电和提升器件的动态特性。
实施例四:
图7是本发明实施例四提供的增强型高电子迁移率晶体管的结构图。如图7所示,与本发明实施例三不同的是,沟槽贯穿势垒层5,栅极9下的沟槽底部延伸至沟道层4上表面。
与本发明实施例三相比,本发明实施例四提供的增强型高电子迁移率晶体管的制作方法在采用金属有机化学气相沉积方法对势垒层5进行刻蚀时,需控制氢气刻蚀的时间和温度,使得沟槽的底部刚好位于沟道层4的上表面。
与本发明实施例三相比,本发明实施例四提供的增强型高电子迁移率晶体管及其制作方法同样具有低界面态密度,可以获得栅极漏电低,阈值电压稳定,动态特性好的性能。同时,本发明实施例四提供的增强型高电子迁移率晶体管的沟槽底部位于沟道层上表面,使得栅极下的二维电子气的浓度更低,器件正阈值电压更高,从而能够更好地抑制晶体管的噪声开启和栅极漏电。同时,本发明实施例的制备工艺容易控制,且更容易实现。
实施例五:
图8是本发明实施例五提供的增强型高电子迁移率晶体管的结构图。如图8所示,与本发明实施例三不同的是,势垒层自沟道层4向二次生长的半导体外延层7方向分为第一势垒层51和第二势垒层52,沟槽底部位于第一势垒层51和第二势垒层52的分界面上,第一势垒层51和第二势垒层52的成分不同。
与本发明实施例三相比,本发明实施例五提供的增强型高电子迁移率晶体管的制作方法在势垒层沟槽的刻蚀过程中,沟槽的底部停止于第二势垒层22的与第一势垒层15的界面处。
与本发明实施例三相比,实施例五提供的增强型高电子迁移率晶体管及其制作方法同样具有低界面态密度,可以获得栅极漏电低,阈值电压稳定,动态特性好的特性。同时,可以调节第一势垒层的厚度,使沟槽下的二维电子气达到不同程度的耗尽,达到调节增强型高电子迁移率晶体管阈值电压的目的。
上述仅为本发明的较佳实施例及所运用的技术原理。本发明不限于这里所述的特定实施例,对本领域技术人员来说能够进行的各种明显变化、重新调整及替代均不会脱离本发明的保护范围。因此,虽然通过以上实施例对本发明进行了较为详细的说明,但是本发明不仅仅限于以上实施例,在不脱离本发明构思的情况下,还可以包括更多其他等效实施例,而本发明的范围由权利要求的范围决定。

Claims (12)

1.一种增强型高电子迁移率晶体管,其特征在于,包括:
衬底;
沟道层,所述沟道层位于所述衬底之上;
势垒层,所述势垒层位于所述沟道层之上,所述势垒层和所述沟道层形成异质结结构,所述势垒层与所述沟道层的交界面处形成有二维电子气;
沟槽,所述沟槽位于所述势垒层之内,且所述沟槽下方的势垒层与沟道层的交界面处的二维电子气部分或完全耗尽;
二次生长的半导体外延层,所述二次生长的半导体外延层位于所述沟槽之上;
原位介质层,所述原位介质层位于所述二次生长的半导体外延层之上;
栅极,所述栅极位于所述原位介质层之上;
源极,所述源极位于所述势垒层之上,所述源极与所述势垒层形成欧姆接触;
漏极,所述漏极位于所述势垒层之上,所述漏极与所述势垒层形成欧姆接触。
2.根据权利要求1所述的增强型高电子迁移率晶体管,其特征在于,所述原位介质层的制备过程是在完成所述二次生长的半导体外延层之后在同一腔体中进行的,并且所述原位介质层的生长过程不接触外界气氛。
3.根据权利要求1所述的增强型高电子迁移率晶体管,其特征在于,所述沟槽的深度小于、等于或大于所述势垒层的厚度,所述沟槽的形状为矩形、U型、V型或梯形。
4.根据权利要求1所述的增强型高电子迁移率晶体管,其特征在于,所述沟槽的形成方法为采用氢气、氯气或氨气在金属有机化学气相沉积系统中刻蚀所述势垒层、干法刻蚀所述势垒层或湿法刻蚀所述势垒层。
5.根据权利要求1所述的增强型高电子迁移率晶体管,其特征在于,还包括原位掩膜层,所述原位掩膜层位于所述势垒层之上,所述原位介质层位于所述二次生长的半导体外延层和所述原位掩膜层之上。
6.根据权利要求5所述的增强型高电子迁移率晶体管,其特征在于,所述原位掩膜层的制备过程是在完成所述势垒层之后在同一腔体中进行的,并且所述原位掩膜层的生长过程不接触外界气氛,所述原位掩膜层的材料为氮化硅或其它氮化物。
7.根据权利要求6所述的增强型高电子迁移率晶体管,其特征在于,所述二次生长的半导体外延层和所述原位介质层向所述漏极一侧延伸。
8.根据权利要求1所述的增强型高电子迁移率晶体管,其特征在于,所述势垒层自沟道层向二次生长的半导体外延层方向分为第一势垒层和第二势垒层。
9.根据权利要求8所述的增强型高电子迁移率晶体管,其特征在于,所述第一势垒层与所述第二势垒层的成分不同,所述沟槽刻蚀过程停止于所述第一势垒层与所述第二势垒层的界面处。
10.根据权利要求1-9任一所述的增强型高电子迁移率晶体管,其特征在于,所述衬底材料为硅、氮化镓、碳化硅或蓝宝石,所述沟道层材料为氮化镓或其它III-V族化合物,所述势垒层材料为铝镓氮或其它III-V族化合物,所述二次生长的半导体外延层材料为铝镓氮、n型氮化镓、p型氮化镓或其它III-V族化合物,所述原位介质层材料为氮化硅或其它氮化物。
11.一种增强型高电子迁移率晶体管的制作方法,其特征在于,包括:
在衬底之上依次形成成核层、缓冲层、沟道层和势垒层;
将晶圆置于生长腔室外,采用干法刻蚀或湿法刻蚀的方法在所述势垒层之内形成沟槽;
将晶圆置于生长腔室内,在所述沟槽之上依次形成二次生长的半导体外延层、原位介质层;
形成栅极、源极和漏极。
12.根据权利要求11所述的增强型高电子迁移率晶体管的制作方法,其特征在于,所述在衬底之上依次形成成核层、缓冲层、沟道层和势垒层之后还包括:
将晶圆置于生长腔室外,在所述势垒层之上形成原位掩膜层,
在所述势垒层之内形成沟槽,包括:
将晶圆置于生长腔室外,对所述原位掩膜层进行刻蚀,形成窗口;
将晶圆置于金属有机化学气相沉积生长腔室内,在生长腔室内通入氢气,并保持衬底温度在700-1200摄氏度,在所述势垒层上刻蚀形成沟槽,
在所述势垒层之内形成沟槽之后,包括:
在所述金属有机化学气相沉积生长腔室内,在所述沟槽之上形成二次生长的半导体外延层;
在所述金属有机化学气相沉积生长腔室内,在所述二次生长的半导体外延层之上形成原位介质层;
形成栅极、源极和漏极。
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