CN108831923A - 一种增强型高电子迁移率晶体管及其制备方法 - Google Patents
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Abstract
本发明公开了一种增强型高电子迁移率晶体管。该晶体管包括依次层叠的衬底层、沟道层和势垒层；p型栅极，位于势垒层远离衬底层的一侧；阻挡介质层，位于p型栅极远离衬底层的一侧；阻挡介质层为绝缘材料；栅极金属层，位于阻挡介质层远离所述p型栅极的一侧；源极和漏极，源极和漏极位于势垒层远离衬底层的一侧。本发明实施例提供的增强型高电子迁移率晶体管，通过在p型栅极和栅极金属层之间插入阻挡介质层，阻挡介质层可以较大幅度地提高增强型高电子迁移率晶体管的p型栅极的击穿电压，同时提高增强型高电子迁移率晶体管的阈值电压，提高栅极电压的最大摆幅，提高增强型高电子迁移率晶体管的性能。
Description
技术领域
本发明实施例涉及半导体器件技术领域，尤其涉及一种增强型高电子迁移率晶体管及其制备方法。
背景技术
氮化镓是一种半导体材料，具有禁带宽度大、电子饱和漂移速度高、击穿场强高以及导热性能好等特点，成为一种重要的第三代半导体材料。在电子器件领域，相比硅材料，氮化镓材料更适合于制造高温、高频、高压和大功率器件，具有很好的应用前景。
对于常关的增强型氮化镓晶体管器件，其开启电压通常较大，击穿电压与开启电压之间的差值较小，因此，施加于增强型氮化镓晶体管的电压的摆幅较小；其中，摆幅是指，施加于增强型氮化镓晶体管的最大电压与开启电压之间的差值。摆幅太小使得施加于栅极的电压的峰值不能太大，导致器件的耐压性差，对电路设计和器件应用造成困扰，严重影响器件和工作电路的可靠性。
发明内容
本发明提供一种增强型高电子迁移率晶体管及其制备方法，以实现提高增强型高电子迁移率晶体管的击穿电压。
第一方面，本发明实施例提供了增强型高电子迁移率晶体管，该晶体管包括依次层叠的衬底层、沟道层和势垒层；
p型栅极，位于所述势垒层远离所述衬底层的一侧；
阻挡介质层，位于所述p型栅极远离所述衬底层的一侧；所述阻挡介质层为绝缘材料；
栅极金属层，位于所述阻挡介质层远离所述p型栅极的一侧；
源极和漏极，所述源极和所述漏极位于所述势垒层远离所述衬底层的一侧
进一步地，所述阻挡介质层的厚度为1-20nm。
进一步地，所述沟道层为氮化镓材料；
所述势垒层为铝镓氮材料；
所述p型栅极为p型掺杂的氮化镓材料。
进一步地，所述阻挡介质层为氮化铝、氟化石墨烯或六方氮化硼材料。
进一步地，在所述阻挡介质层和所述p型栅极之间，还包括位错缓冲层。
进一步地，所述位错缓冲层为氟化石墨烯材料。
进一步地，所述位错缓冲层的厚度小于所述阻挡介质层的厚度。
进一步地，所述阻挡介质层为钝化处理的p型栅极材料。
进一步地，在所述p型栅极和所述源极之间，以及在所述p型栅极和所述漏极之间，还包括隔离层；
所述隔离层为钝化处理的p型栅极材料。
进一步地，所述钝化处理包括氢等离子钝化处理。
进一步地，所述p型栅极的厚度大于所述隔离层的厚度；或
所述p型栅极的厚度等于所述隔离层的厚度。
进一步地，所述阻挡介质层包括镂空图形，所述栅极金属层通过所述镂空图形与所述p型栅极接触。
进一步地，所述镂空图形为周期性排布。
第二方面，本发明实施例还提供了一种增强型高电子迁移率晶体管的制备方法，该方法包括：
提供衬底层；
在所述衬底层上依次形成沟道层、势垒层和p型栅极；
在所述p型栅极远离所述衬底层的一侧形成阻挡介质层；所述阻挡介质层为绝缘材料；
在所述阻挡介质层远离所述p型栅极的一侧形成栅极金属层；
在所述势垒层远离所述衬底层的一侧形成源极和漏极。
进一步地，所述在所述p型栅极远离所述衬底层的一侧形成阻挡介质层之前，还包括：
在所述p型栅极远离所述衬底层的一侧，形成位错缓冲层。
进一步地，所述在所述阻挡介质层远离所述p型栅极的一侧形成栅极金属层之前，还包括：
采用光刻工艺或者纳米微球自掩膜工艺刻蚀所述阻挡介质层，形成镂空图形。
进一步地，形成p型栅极包括：
在所述势垒层远离所述衬底层的一侧形成p型栅极层；
刻蚀源区与栅极区之间的所述p型栅极层以及刻蚀漏区与栅极区之间的所述p型栅极层，使所述p型栅极层形成台阶结构；
钝化处理刻蚀后的所述p型栅极层，以使所述源区与所述栅极区之间以及所述漏区与所述栅极区之间的形成隔离层，所述势垒层上的所述p型栅极层形成包括层叠的p型栅极和阻挡介质层的结构；
其中，所述阻挡介质层为钝化处理的p型栅极材料，所述隔离层为钝化处理的p型栅极材料。
进一步地，所述钝化处理包括氢等离子钝化处理。
本发明实施例提供的增强型高电子迁移率晶体管，通过在p型栅极和栅极金属层之间插入阻挡介质层，阻挡介质层为绝缘材料，可以较大幅度地提高增强型高电子迁移率晶体管的p型栅极的击穿电压，同时提高增强型高电子迁移率晶体管的阈值电压，提高栅极电压的最大摆幅，提高增强型高电子迁移率晶体管的性能。
附图说明
图1是本发明实施例提供的增强型高电子迁移率晶体管的结构示意图；
图2是本发明实施例提供的另一增强型高电子迁移率晶体管的结构示意图；
图3是本发明实施例提供的又一增强型高电子迁移率晶体管的结构示意图；
图4是本发明实施例提供的又一增强型高电子迁移率晶体管的结构示意图；
图5是本发明实施例提供的周期性的阻挡介质层的结构示意图；
图6是本发明实施例提供的增强型高电子迁移率晶体管的制备方法的流程图；
图7是本发明实施例提供的图6中的步骤11所对应的结构示意图；
图8是本发明实施例提供的图6中的步骤12所对应的结构示意图；
图9是本发明实施例提供的图6中的步骤13所对应的结构示意图；
图10是本发明实施例提供的图6中的步骤14所对应的结构示意图；
图11是本发明实施例提供的形成p型栅极的流程图；
图12是本发明实施例提供的步骤21对应的结构示意图；
图13是本发明实施例提供的步骤22对应的结构示意图；
图14是本发明实施例提供的步骤23对应的结构示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
图1是本发明实施例提供的增强型高电子迁移率晶体管的结构示意图。可选地，请参考图1，该增强型高电子迁移率晶体管包括依次层叠的衬底层100、沟道层101和势垒层102；p型栅极103，位于势垒层102远离衬底层100的一侧；阻挡介质层104，位于p型栅极103远离衬底层100的一侧；阻挡介质层104为绝缘材料；栅极金属层105，位于阻挡介质层104远离p型栅极103的一侧；源极107和漏极108，源极107和漏极108位于势垒层102远离衬底层100的一侧。沟道层101和势垒层102接触，可以在沟道层101和势垒层102接触面且靠近沟道层101的一侧形成二维电子气，二维电子气相当于增强型高电子迁移率晶体管的导电沟道，二维电子气中的电子可以在晶体管的源极107和漏极108之间定向移动形成电流。
具体地，对于增强型高电子迁移率晶体管，在工作时，需要通过在晶体管的栅极金属层105上施加一定的电压，当电压大于某一阈值时，可以使源极107和漏极108之间的沟道导通，进而使晶体管开始工作。能够使晶体管的源极107和漏极108之间的沟道导通的最小电压为阈值电压；能够使晶体管的栅极击穿损坏的最小电压称之为击穿电压。因此，为使增强型高电子迁移率晶体管正常工作，施加于栅极金属层105的电压既不能太小，也不能无限大。
在增强型高电子迁移率晶体管工作时，常需要对栅极金属层105施加具有一定摆幅的栅极电压，为了得到高性能的增强型高电子迁移率晶体管，需要尽可能地提高栅极电压的最大摆幅。在没有阻挡介质层104的存在的情况下，栅极电压的最小值umin为增强型高电子迁移率晶体管的阈值电压，栅极电压的最大值Umax为增强型高电子迁移率晶体管的击穿电压，Umax与Umin之间的差值即为该增强型高电子迁移率晶体管的栅极电压的最大摆幅。当有阻挡介质层104存在时，在对栅极金属层105施加电压时，栅极电压会在阻挡介质层104上产生电压降U1；上可以施加的最大电压为U2，U2为阻挡介质层104的击穿电压，或为在保证p型栅极103不被击穿的情况下，阻挡介质层104上所能承受的最大电压，并且，此处的最大电压小于阻挡介质层104的击穿电压。当有阻挡介质层104存在时，增强型高电子迁移率晶体管的阈值电压变为Umin+U1，而增强型高电子迁移率晶体管的击穿电压变为Umax+U2。一般来说，U2的值大于U1，因此，阻挡介质层104可以使增强型高电子迁移率晶体管的击穿电压的增加幅度大于其阈值电压的增加幅度。因此，在增加阻挡介质层104后，可以提高增强型高电子迁移率晶体管的栅极电压的最大摆幅。
本实施例提供的增强型高电子迁移率晶体管，通过在p型栅极和栅极金属层之间插入阻挡介质层，阻挡介质层为绝缘材料，可以较大幅度地提高增强型高电子迁移率晶体管的p型栅极的击穿电压，同时提高增强型高电子迁移率晶体管的阈值电压，提高栅极电压的最大摆幅，提高增强型高电子迁移率晶体管的性能。
可选地，阻挡介质层104的厚度可以为1-20nm。具体地，如果阻挡介质层104的厚度太小，则栅极电压在阻挡介质层104上产生的电压降较小，对击穿电压的提高幅度较小；如果阻挡介质层104的厚度太大，则阻挡介质层104还会对阈值电压产生明显的影响，当阻挡介质层104对阈值电压的提升程度与对击穿电压的提升程度相同时，则栅极电压的最大摆幅不能增大。需要说明的是，在实际应用中，阻挡介质层104的厚度可以根据实际需要进行设置，本实施例对此不作具体限制。
可选地，沟道层101可以为氮化镓材料；势垒层102可以为铝镓氮材料；p型栅极103可以为p型掺杂的氮化镓材料。具体地，对于增强型高电子迁移率晶体管，通常需要相对较高的阈值电压，而氮化镓是一种宽禁带的半导体材料，其禁带宽度可以达到3.5eV以上，因此氮化镓增强型晶体管是一种典型的高电子迁移率晶体管。但需要说明的是，本实施例提供的增强型高电子迁移率晶体管包括但不限于为氮化镓增强型高电子迁移率晶体管，也可以是其他类型的增强型高电子迁移率晶体管，本实施例对比不作限制。
可选地，对于增强型氮化镓晶体管，p型栅极103可以为p型掺杂的氮化镓材料，其中，p型掺杂可以掺杂二价的金属元素，例如金属镁等，这是由于，镁的原子半径小于镓，掺杂工艺相对容易进行，并且，氮化镁也是宽禁带半导体材料，掺杂镁元素有利于保持氮化镓的宽带隙特性。需要说明的是，在形成p型栅极103时，还可以选择其他掺杂元素，本实施例不作具体限制。
可选地，阻挡介质层104可以为氮化铝、氟化石墨烯或六方氮化硼材料。具体地，由于阻挡介质层104形成于p型栅极103远离衬底层100的一侧，阻挡介质层104需要具有与p型栅极103较高的晶格匹配程度。如果p型栅极103为p型掺杂的氮化镓材料，则阻挡介质层104可以为与氮化镓的晶格匹配度较高的氮化铝、氟化石墨烯或六方氮化硼等绝缘材料。需要说明的是，本实施例提供的阻挡介质层104还可以是其他材料，本实施例不作具体限制。
图2是本发明实施例提供的另一增强型高电子迁移率晶体管的结构示意图。可选地，请参考图2，在阻挡介质层104和p型栅极103之间，还包括位错缓冲层106。可选地，位错缓冲层106用于提高阻挡介质层104和p型栅极103的晶格匹配程度。为了提高栅极电压的最大摆幅，位错缓冲层106可以为绝缘材料。
可选地，位错缓冲层106可以为氟化石墨烯材料。具体地，氟化石墨烯是一种性质优良的纳米材料，使用氟化石墨烯做位错缓冲层106可以降低界面态，提高阻挡介质层104的生长质量，进而得到高性能的增强型高电子迁移率晶体管。需要说明的是，本实施例提供的位错缓冲层106还可以是其他材料，本实施例不作具体限制。
可选地，位错缓冲层106的厚度小于阻挡介质层104的厚度。可选地，位错缓冲层106为一层或几层分子层的厚度即可。以氟化石墨烯为例，当氟化石墨烯用于制备位错缓冲层106时，可以是单层的氟化石墨烯，或者也可以是多层的氟化石墨烯。在实际应用中，如果需要设置厚度较大的位错缓冲层106，也可以根据实际需要增加位错缓冲层106的厚度。
可选地，阻挡介质层104可以为钝化处理的p型栅极材料。具体地，钝化处理可以降低p型栅极材料内的载流子等活性离子的浓度，使p型栅极材料由高电子迁移率的半导体材料变成绝缘材料。用于形成p型栅极103和阻挡介质层104的p型栅极材料还可以采用相同的工艺形成，具体地，可以首先形成厚度较大的p型氮化镓材料层，通过钝化处理部分厚度的p型氮化镓材料层，可以使p型氮化镓材料层远离衬底层100的一侧的部分形成阻挡介质层104，而未被钝化处理的p型氮化镓材料层用于形成p型栅极103。或者，用于形成p型栅极103和阻挡介质层104的p型栅极材料还可以采用不同的工艺形成，本实施例对此不作具体限制。
可选地，在形成p型栅极103，位错缓冲层106、阻挡介质层104以及栅极金属层105时，还可以采用原位沉积法。示例性地，可以采用磁控溅射法，通过切换不同的溅射靶位，在势垒层102远离衬底层100的一侧的栅极区依次沉积形成p型栅极103，位错缓冲层106、阻挡介质层104以及栅极金属层105。
图3是本发明实施例提供的又一增强型高电子迁移率晶体管的结构示意图。可选地，请参考图3，在p型栅极103和源极107之间，以及在p型栅极103和漏极108之间，还包括隔离层109；隔离层109为钝化处理的p型栅极材料。具体地，对于增强型的氮化镓晶体管，在其栅极和漏极，以及栅极和源极之间容易产生漏电流，因此需要在栅极和漏极，以及栅极和源极之间设置绝缘的隔离层109。隔离层109可以与p型栅极103一体成型，也可以单独成型。如果隔离层109与p型栅极103一体成型，则在钝化处理时，需要保留栅极区的p型栅极103不被钝化。并且，隔离层109与p型栅极103一体成型，通过原位钝化形成的隔离层109，减小漏电流的效果更好。
可选地，本实施例提供的增强型高电子迁移率晶体管，其阻挡介质层104和/或隔离层109均可以为钝化处理的p型栅极材料。当阻挡介质层104和隔离层109均为钝化处理的p型栅极材料时，阻挡介质层104、隔离层109以及p型栅极103可以一体成型，通过钝化处理形成阻挡介质层104和隔离层109时，可以同时限定出p型栅极103。
可选地，钝化处理可以包括氢等离子钝化处理。具体地，经过氢等离子钝化后，p型栅极材料中的杂质离子与氢等离子发生作用，可以降低p型栅极材料内的载流子等活性离子的浓度，降低材料的导电能力。以掺杂镁元素形成的氮化镓材料为例，氢等离子与镁离子发生作用，可以降低镁离子的活性，降低镁掺杂的氮化镓的导电能力。需要说明的是，本实施例提供的钝化处理还可以采用其他钝化方法，例如将包括p型栅极材料的晶体管置于氢气氛的退火炉中进行退火处理等，本实施例对此不作具体限制。
可选地，p型栅极103的厚度大于隔离层109的厚度；或p型栅极103的厚度等于隔离层109的厚度。具体地，在能够减小漏电流的情况下，隔离层109的厚度可以根据实际需要设置，本实施例不作具体限制。
图4是本发明实施例提供的又一增强型高电子迁移率晶体管的结构示意图。可选地，请参考图4，阻挡介质层104包括镂空图形，栅极金属层105通过镂空图形与p型栅极103接触。具体地，通过设置包括镂空图形的尺寸占整个阻挡介质层104比例，可以控制栅极金属层105与p型栅极103的接触面积，进而控制栅极电压的最大摆幅。可以理解的是，在其他条件相同的情况下，镂空图形的尺寸占整个阻挡介质层104的比例越小，栅极电压的最大摆幅越大。在某些情况下，受实际的制备工艺水平的影响，非镂空图形的阻挡介质层104的击穿电压可能会比较小，导致阻挡介质层104容易被击穿。如果阻挡介质层104被击穿，将导致整个增强型高电子迁移率晶体管不能工作，因此，设置包括镂空图形的阻挡介质层104，可以降低p型栅极103被击穿的风险，提升增强型高电子迁移率晶体管的性能。
图5是本发明实施例提供的周期性的阻挡介质层的结构示意图。可选地，请参考图5，镂空图形为周期性排布。具体地，根据周期性的镂空图形，比较容易计算获得镂空图形在衬底层100的延伸方向上占阻挡介质层104在衬底层100的延伸方向上的比例。可选地，在能够降低p型栅极103的击穿风险的情况下，镂空图形还可以是其他结构，示例性地，镂空结构可以是位于阻挡介质层104中间的一个立方体、圆柱体或圆锥体的结构，也可以是非周期性地排布于阻挡介质层104上。
基于同一发明构思，本实施例还提供了一种增强型高电子迁移率晶体管的制备方法。图6是本发明实施例提供的增强型高电子迁移率晶体管的制备方法的流程图。可选地，请参考图6，该方法包括：
步骤11、提供衬底层。
图7是本发明实施例提供的图6中的步骤11所对应的结构示意图。可选地，请参考图7，衬底层100可以为硅衬底。
步骤12、在衬底层上依次形成沟道层、势垒层和p型栅极。
图8是本发明实施例提供的图6中的步骤12所对应的结构示意图。可选地，请参考图8，在形成p型栅极103时，可以采用刻蚀工艺。
步骤13、在p型栅极远离衬底层的一侧形成阻挡介质层；阻挡介质层为绝缘材料。
图9是本发明实施例提供的图6中的步骤13所对应的结构示意图。可选地，请参考图9，阻挡介质层104位于p型栅极远离衬底层的一侧，用于提高晶体管的栅极击穿电压。并且，阻挡介质层104为绝缘材料。可选地，本实施例对形成阻挡介质层104的工艺不作具体限制。
步骤14、在阻挡介质层远离p型栅极的一侧形成栅极金属层。
图10是本发明实施例提供的图6中的步骤14所对应的结构示意图。可选地，请参考图10，本实施例对形成栅极金属层105的工艺不作具体限制。
步骤15、在势垒层远离衬底层的一侧形成源极和漏极。
具体地，在完成步骤15以后，可以得到如图1所示的增强型高电子迁移率晶体管。可选地，本实施例对形成栅极107和漏极108的的工艺不作具体限制。
需要说明的是，上述方法实施例，示例性的以步骤15位于步骤14之后为例进行说明，在其他实施方式中，步骤15可以在步骤12和步骤13之间；或者是在步骤13和步骤14之间；或者是在步骤12的在衬底层上依次形成沟道层、势垒层之后，在步骤12的形成p型栅极之前。
可选地，在p型栅极远离衬底层的一侧形成阻挡介质层之前，还包括：在p型栅极远离衬底层的一侧，形成位错缓冲层106。可选地，请参考图2，位错缓冲层106用于提高阻挡介质层104和p型栅极103的晶格匹配程度。为了提高栅极电压的最大摆幅，位错缓冲层106可以为绝缘材料。
可选地，在阻挡介质层远离p型栅极的一侧形成栅极金属层之前，还包括：采用光刻工艺或者纳米微球自掩膜工艺刻蚀所述阻挡介质层，形成镂空图形。具体地，镂空图形可以减少栅极金属层与p型栅极的接触，从而提高栅极电压的最大摆幅。可选地，在刻蚀形成镂空图形时，可以在阻挡介质层远离衬底层的一侧设置周期性的纳米微球，然后利用湿法刻蚀或干法刻蚀形成镂空图形，其中，被纳米微球覆盖的阻挡介质层的部分不会被刻蚀。在形成周期性的镂空结构时，每个周期的长度较小，如果采用普通的刻蚀工艺，需要制作精确地较高的掩膜版和光刻机设备，会大大增加增强型高电子迁移率晶体管的制备成本，而采用纳米微球自掩膜工艺的成本较低，适用于大批量的生产。
图11是本发明实施例提供的形成p型栅极的流程图。可选地，形成p型栅极包括：
步骤21、在势垒层远离衬底层的一侧形成p型栅极层。
图12是本发明实施例提供的步骤21对应的结构示意图。可选地，请参考图12，为了便于后期刻蚀p型栅极层113的工艺，可以使位于势垒层102远离衬底层100的一侧的p型栅极层113完全覆盖势垒层102。
步骤22、刻蚀源区与栅极区之间的p型栅极层以及刻蚀漏区与栅极区之间的p型栅极层，使p型栅极层形成台阶结构。
图13是本发明实施例提供的步骤22对应的结构示意图。可选地，请参考图13，刻蚀后的p型栅极层113包括位于源区和栅极区之间的第一台阶123和位于漏区和栅极区之间的第二台阶133，并且，p型栅极层113未被刻蚀掉的厚度为h，被刻蚀掉的厚度为l。为了在后续的钝化处理工艺中，在完成第一台阶123和第二台阶133被完全钝化处理后，形成厚度足够的p型栅极，需要使l的数值大于或等于h。如果l的数值小于h，则需要分别钝化形成阻挡介质层104，以及钝化形成隔离层。
步骤23、钝化处理刻蚀后的p型栅极层，以使源区与栅极区之间以及漏区与栅极区之间的形成隔离层，势垒层上的p型栅极层形成包括层叠的p型栅极和阻挡介质层的结构；其中，阻挡介质层为钝化处理的p型栅极材料，隔离层为钝化处理的p型栅极材料。
图14是本发明实施例提供的步骤23对应的结构示意图。可选地，请参考图13和图14，在钝化处理第一台阶123和第二台阶133时，第二台阶133可以阻挡位于栅极区的部分第一台阶123被钝化。在钝化完成以后，第一台阶123除栅极区以外的区域，均形成绝缘的隔离层109，第二台阶133形成阻挡介质层104。
可选地，钝化处理可以包括氢等离子钝化处理。具体地，经过氢等离子钝化后，p型栅极材料中的杂质离子与氢等离子结合，可以减少p型栅极材料内的载流子等活性离子的浓度，降低材料的导电能力。以掺杂镁元素形成的氮化镓材料为例，氢等离子与镁离子反应，可以降低镁离子的活性，降低镁掺杂的氮化镓的导电能力。需要说明的是，本实施例中的钝化处理还可以采用其他钝化方法，本实施例对此不作具体限制。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。
Claims (18)
1.一种增强型高电子迁移率晶体管，其特征在于，包括依次层叠的衬底层、沟道层和势垒层；
p型栅极，位于所述势垒层远离所述衬底层的一侧；
阻挡介质层，位于所述p型栅极远离所述衬底层的一侧；所述阻挡介质层为绝缘材料；
栅极金属层，位于所述阻挡介质层远离所述p型栅极的一侧；
源极和漏极，所述源极和所述漏极位于所述势垒层远离所述衬底层的一侧。
2.根据权利要求1所述的增强型高电子迁移率晶体管，其特征在于，所述阻挡介质层的厚度为1-20nm。
3.根据权利要求1所述的增强型高电子迁移率晶体管，其特征在于，所述沟道层为氮化镓材料；
所述势垒层为铝镓氮材料；
所述p型栅极为p型掺杂的氮化镓材料。
4.根据权利要求3所述的增强型高电子迁移率晶体管，其特征在于，所述阻挡介质层为氮化铝、氟化石墨烯或六方氮化硼材料。
5.根据权利要求1所述的增强型高电子迁移率晶体管，其特征在于，在所述阻挡介质层和所述p型栅极之间，还包括位错缓冲层。
6.根据权利要求5所述的增强型高电子迁移率晶体管，其特征在于，所述位错缓冲层为氟化石墨烯材料。
7.根据权利要求5所述的增强型高电子迁移率晶体管，其特征在于，所述位错缓冲层的厚度小于所述阻挡介质层的厚度。
8.根据权利要1所述的增强型高电子迁移率晶体管，其特征在于，所述阻挡介质层为钝化处理的p型栅极材料。
9.根据权利要求8所述的增强型高电子迁移率晶体管，其特征在于，在所述p型栅极和所述源极之间，以及在所述p型栅极和所述漏极之间，还包括隔离层；
所述隔离层为钝化处理的p型栅极材料。
10.根据权利要8或9所述的增强型高电子迁移率晶体管，其特征在于，所述钝化处理包括氢等离子钝化处理。
11.根据权利要求9所述的增强型高电子迁移率晶体管，其特征在于，所述p型栅极的厚度大于所述隔离层的厚度；或
所述p型栅极的厚度等于所述隔离层的厚度。
12.根据权利要求1所述的增强型高电子迁移率晶体管，其特征在于，所述阻挡介质层包括镂空图形，所述栅极金属层通过所述镂空图形与所述p型栅极接触。
13.根据权利要求12所述的增强型高电子迁移率晶体管，其特征在于，所述镂空图形为周期性排布。
14.一种增强型高电子迁移率晶体管的制备方法，其特征在于，包括：
提供衬底层；
在所述衬底层上依次形成沟道层、势垒层和p型栅极；
在所述p型栅极远离所述衬底层的一侧形成阻挡介质层；所述阻挡介质层为绝缘材料；
在所述阻挡介质层远离所述p型栅极的一侧形成栅极金属层；
在所述势垒层远离所述衬底层的一侧形成源极和漏极。
15.根据权利要求14所述的增强型高电子迁移率晶体管的制备方法，其特征在于，所述在所述p型栅极远离所述衬底层的一侧形成阻挡介质层之前，还包括：
在所述p型栅极远离所述衬底层的一侧，形成位错缓冲层。
16.根据权利要求14所述的增强型高电子迁移率晶体管的制备方法，其特征在于，所述在所述阻挡介质层远离所述p型栅极的一侧形成栅极金属层之前，还包括：
采用光刻工艺或者纳米微球自掩膜工艺刻蚀所述阻挡介质层，形成镂空图形。
17.根据权利要求14所述的增强型高电子迁移率晶体管的制备方法，其特征在于，形成p型栅极包括：
在所述势垒层远离所述衬底层的一侧形成p型栅极层；
刻蚀源区与栅极区之间的所述p型栅极层以及刻蚀漏区与栅极区之间的所述p型栅极层，使所述p型栅极层形成台阶结构；
钝化处理刻蚀后的所述p型栅极层，以使所述源区与所述栅极区之间以及所述漏区与所述栅极区之间的形成隔离层，所述势垒层上的所述p型栅极层形成包括层叠的p型栅极和阻挡介质层的结构；
其中，所述阻挡介质层为钝化处理的p型栅极材料，所述隔离层为钝化处理的p型栅极材料。
18.根据权利要求17所述的增强型高电子迁移率晶体管的制备方法，其特征在于，所述钝化处理包括氢等离子钝化处理。
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