CN105161539A - 碳化硅mosfet器件及其制作方法 - Google Patents
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Abstract
本发明公开了一种优化P+区域的自对准碳化硅MOSFET器件及其制作方法。该自对准碳化硅MOSFET器件由多个相同元胞并联而成，且这些碳化硅MOSFET器件元胞是均匀排列的。该碳化硅MOSFET器件元胞包括两个源极、一个栅极、一个栅氧化层、两个N+源区、两个P+接触区、两个P阱、一个N-漂移层、一个缓冲层、一个N+衬底、一个漏极和一个隔离介质层。本发明通过优化P+区域，形成良好的源极欧姆接触，降低导通电阻，同时短接源极与P阱，防止寄生NPN和PiN的寄生晶体管效应，可兼顾器件导通特性和击穿特性，可应用于高压、高频碳化硅MOSFET器件中。本发明采用自对准制造方法，简化工艺，精度控制沟道尺寸，可以制造横向和纵向功率MOSFET。
Description
技术领域
本发明涉及自对准碳化硅MOSFET器件及其制作工艺，尤其涉及一种优化P+区域的自对准碳化硅MOSFET器件及其制作方法。
背景技术
碳化硅材料具有优良的物理和电学特性，以其宽的禁带宽度、高的热导率、大的饱和漂移速度和高的临界击穿电场等独特优点，成为制作高功率、高频、高压、耐高温、抗辐射器件的理想半导体材料，在军事和民事方面具有广阔的应用前景。碳化硅MOSFET器件则具有开关速度快、导通电阻小等优势，且在较小的漂移层厚度可以实现较高的击穿电压水平，减小功率开关模块的体积，降低能耗，在功率开关、转换器等应用领域中优势明显。
在传统的碳化硅MOSFET器件制作过程中，一般需要对P+区域进行重掺杂，来形成良好的源极欧姆接触，并形成源极与P阱之间的短路连接。考虑注入剂量和能量的关系，注入深度一般较浅。浅的P+注入容易产生NPN和PiN的寄生晶体管效应(阻断状态下寄生NPN晶体管容易雪崩击穿，寄生PiN二极管容易P型一侧耗尽，导致穿通；导通状态下，导致寄生NPN晶体管容易误开启)，特别是VDMOSFET器件更容易出现上述寄生效应。但是，如果对P+区域进行深、重掺杂，注入深度接近P阱底部或者超过P阱底部，采用同一离子注入元素，不仅需要高能量、高剂量的组合，大大提高注入时间和注入成本，而且会影响激活退火质量，从而影响碳化硅MOSFET器件性能。本发明提出的碳化硅MOSFET器件，通过优化P+区域，形成良好的源极欧姆接触，降低导通电阻，同时短接源极与P阱，防止寄生NPN和PiN的寄生晶体管效应，可兼顾器件导通特性和击穿特性，可应用于高压、高频碳化硅MOSFET器件中。
自对准工艺可以有效降低沟道长度，进而降低沟道电阻，提高器件开关速率。在MOSFET器件制造过程中，一般利用多晶硅热氧化过程中侧面移动，实现源区自对准注入，形成自对准沟道，如图2a所示。此法对多晶硅的热氧化工艺要求严格，且形成的沟道尺寸不能做到精确控制。本发明采用的自对准制造方法，是采用绝缘层介质刻蚀侧墙的方法形成自对准沟道，如图2b所示，可精确控制沟道尺寸，制造出横向和纵向功率MOSFET。
发明内容
(一)要解决的技术问题
有鉴于此，本发明的主要目的在于提供一种优化P+区域的自对准碳化硅MOSFET器件及其制作方法，以防止寄生NPN和PiN的寄生晶体管效应，兼顾碳化硅MOSFET器件导通特性和击穿特性，优化其器件制造过程。
(二)技术方案
为达到上述目的，本发明提供了一种自对准碳化硅MOSFET器件，该自对准碳化硅MOSFET器件由多个碳化硅MOSFET器件元胞并联而成，且这些碳化硅MOSFET器件元胞是均匀排列的。
上述方案中，该碳化硅MOSFET器件元胞包括两个源极1、一个栅极2、一个栅氧化层3、两个N+源区4、两个P+接触区5、两个P阱6、一个N-漂移层7、一个缓冲层8、一个N+衬底9、一个漏极10和一个隔离介质层11，其中：栅极2和源极1处于同一平面，位于器件的上部，漏极位于器件的底部；N+衬底9之上依次形成有缓冲层8和N-漂移层7，两个P阱6分别位于N-漂移层7的左右两端上部，每个P阱6上部均形成有一个N+源区4和一个P+接触区5，N+源区4的深度较P+接触区5的深度要浅，每个P阱6之上各形成有一个源极1，栅极2位于两个源极1之间，且栅极2与两个源极1之间通过隔离介质层11相互隔离，栅极2下方形成有栅氧化层3，且栅氧化层3位于N-漂移层7及两个P阱6之上，漏极10形成于N+衬底9的背面。
上述方案中，该P+接触区5包括P+ 1区域、P+ 2区域和P+ 2扩散区域，其中，P+ 1区域和P+ 2区域均采用重掺杂，采用离子注入的方式形成，掺杂浓度高于P阱6，在1E19cm-3量级以上；P+ 2扩散区域采用扩散的方式形成，P+ 2扩散区域直至P阱底部或者超过P阱底部。
上述方案中，该P+ 1区域中掺杂的离子是选择离子激活能低、高温激活退火中不易扩散的Al离子；该P+ 2区域中掺杂的离子是选择在高温激活退火过程中易扩散、注入深度较深的B离子。
上述方案中，该高温激活退火温度在1500℃-1900℃之间。
为达到上述目的，本发明还提供了一种碳化硅MOSFET器件的制作方法，该方法包括：步骤1：清洗SiC晶圆；步骤2：在SiC晶圆表面形成P阱；步骤3：在P阱中形成自对准沟道；步骤4：在自对准沟道外侧形成P+接触区；步骤5：高温激活退火，使P+接触区、N+源区、P阱中注入进去的离子进行替位激活，并形成P+ 2扩散区域；步骤6：在N-漂移层表面形成栅氧化层；步骤7：在栅氧化层之上形成栅极；步骤8：在栅极两侧及表面形成隔离介质层；步骤9：在隔离介质层两侧形成源极，并在N+衬底背面形成漏极。
上述方案中，所述步骤1包括：使用丙酮、乙醇、去离子水依次冲洗SiC晶圆表面，用N2吹干，在N2氛围下烘10分钟干燥；其中该SiC晶圆从上到下有三层，依次为N+衬底9、缓冲层8和N-漂移层7。
上述方案中，所述步骤2包括：在N-漂移层7上依次沉积厚度为2μm的SiO2及5000μm的多晶硅(Poly-Si)作为掩蔽层材料，对该掩蔽层材料进行光刻开孔，刻蚀掉两个P阱6之上的掩蔽层材料，其他区域的掩蔽层材料留下，于两个P阱6之上形成两个P阱注入窗口，两个P阱6之间的掩蔽层材料留下作为P阱注入掩蔽层；然后从两个P阱注入窗口采用500℃高温Al离子对P阱进行离子注入，其注入能量为300kev，410kev，550kev，总剂量为4.615E13cm-2。
上述方案中，所述步骤3包括：在P阱注入掩蔽层及离子注入后的P阱之上，沉积厚度为1μm的SiO2层，采用ICP干法刻蚀工艺对该SiO2层进行全面垂直刻蚀，刻蚀至P阱6表面时停止，P阱注入掩蔽层之上的SiO2层和P阱6之上的SiO2层被刻蚀掉，留下P注入掩蔽层两侧的SiO2，在两个P阱6之间的P阱注入掩蔽层两侧形成SiO2介质侧墙，该SiO2介质侧墙和位于两个P阱6之间的P阱注入掩蔽层一起作为N+源区4注入掩蔽层，在N+源区4上方采用500℃高温N离子注入，其注入能量为50kev，90kev，150kev，总剂量为9.84E13cm-2；通过上述步骤在两个P阱内、SiO2介质侧墙下方形成自对准沟道，注入完成后，去除N+源区4注入掩蔽层。
上述方案中，所述步骤4包括：在进行了P阱6离子注入和N+源区4离子注入后的N-漂移层7上依次沉积厚度为2μm的SiO2及5000μm的多晶硅(Poly-Si)作为掩蔽层，对该掩蔽层材料进行光刻开孔，刻蚀掉两个P+接触区5之上的掩蔽层材料，剩余区域的掩蔽层材料留下，于两个P+接触区5之上形成两个P+接触区注入窗口，两个P+接触区5之间的掩蔽层材料留下作为P+接触区注入掩蔽层；然后从两个P+接触区注入窗口进行高温离子注入，其中P+ 1区域采用500℃Al离子注入，其注入能量为50kev，90kev，150kev，总剂量为3.9E15cm-2；P+ 2区域采用500℃B离子注入，其注入能量为160kev，270kev，总剂量为2.5E15cm-2，使P+区域注入浓度达2E20cm-3；注入完成后，去除P+接触区5注入掩蔽层。
上述方案中，所述步骤5包括：对进行了P阱6离子注入、N+源区4离子注入、P+接触区5离子注入后的SiC晶圆表面进行RCA清洗，烘干后进行碳膜保护，在1750℃的温度范围内，氩气环境中进行15min的激活退火，使包括P+ 1区域、P+ 2区域的P+接触区5、N+源区4、P阱6中注入进去的离子进行替位激活，具有电特性，同时P+ 2区域的离子进行扩散形成P+ 2扩散区域；激活退火完成后，去除碳膜保护层。
上述方案中，所述步骤6包括：对进行了P阱6、N+源区4、P+接触区5高温激活退火后的N-漂移层7表面采用氧化炉1300℃干氧氧化，形成一厚度为60nm的栅氧化层；通过在N2氛围下1300℃退火，NO氛围下1300℃退火，改善栅氧化层质量；然后，采用湿法腐蚀的方法，腐蚀掉两个源极1上方的栅氧化层，只留下栅极2正下方和栅极2与源极1之间0.5μm处的栅氧化层。
上述方案中，所述步骤7包括：在形成栅氧化层3的SiC晶圆上沉积多晶硅5000A，注入掺杂并退火激活；对该多晶硅进行干法刻蚀，去除两个P+接触区5上方和部分N+源区4上方的多晶硅，留下栅氧化层3上方的多晶硅，来形成多晶硅栅极2；且栅极2的宽度要小于栅氧化层3的宽度。
上述方案中，所述步骤8包括：在形成了栅极2的SiC晶圆上，采用LPCVD或PECVD方法淀积1.2μm的SiO2做为栅源隔离介质层11，然后刻蚀掉源极1上方的SiO2，形成所需源极1窗口图形。
上述方案中，所述步骤9包括：在N+衬底9背面蒸发2000ANi金属，作为漏极10；在形成了隔离介质层11的SiC晶圆上，匀负胶、光刻、显影，去除P+接触区5和部分N+源区4上的负胶，留下栅氧化层3上方的负胶，作为源极1金属欧姆接触区域，然后沉积800ANi金属，把栅氧化层3上方负胶上的金属进行剥离掉，留下没有负胶的源极1欧姆接触区域的金属作为源极金属；以及在N2气氛围中进行970℃退火合金2min，形成源极1和漏极10的欧姆接触。
(三)有益效果
从上述技术方案可以看出，本发明具有以下有益效果：
1、本发明提供的自对准碳化硅MOSFET器件及其制作方法，通过重掺杂P+，短接源极与P阱，避免NPN晶体管雪崩击穿；同时，重掺杂P+区，形成良好的源极欧姆接触，降低导通电阻，形成良好导通特性。
2、本发明提供的自对准碳化硅MOSFET器件及其制作方法，重掺杂P+区至P阱底部，避免寄生PiN二极管P型一侧耗尽，导致PiN二极管穿通；同时降低P阱电阻，避免寄生晶体管误开启。
3、本发明提供的自对准碳化硅MOSFET器件及其制作方法，重掺杂P+区域是由P+ 1区域、P+ 2区域和P+ 2扩散区域三部分组成，是通过较低剂量和能量注入加上扩散的方式形成的，可避免高能量、高剂量对器件形成的影响，并大大降低注入成本和注入时间。
4、本发明提供的自对准碳化硅MOSFET器件及其制作方法，是采用新的自对准制造方法，简化工艺，精度控制沟道尺寸，可以制造横向和纵向功率MOSFET。
5、本发明提供的自对准碳化硅MOSFET器件及其制作方法，P+接触区中的P+ 1区域和P+ 2区域都采用重掺杂，掺杂浓度高于P阱区域，在1E19cm-3量级以上。
6、本发明提供的自对准碳化硅MOSFET器件及其制作方法，P+ 1区域和P+ 2区域重掺杂采用离子注入方式形成，P+ 1区域为离子激活能低、高温激活退火中不易扩散的离子(如Al离子)；P+ 2区域选择在高温激活退火过程中易扩散、注入深度较深的离子(如B离子)；P+ 2扩散区域直至P阱底部或者超过P阱底部。
7、本发明提供的自对准碳化硅MOSFET器件及其制作方法，采用的激活退火温度可以使P+ 1区域离子注入激活高，P+ 2区域离子易扩散，高温激活退火温度在1500℃-1900℃之间。
8、本发明提供的自对准碳化硅MOSFET器件及其制作方法，其沟道采用自对准工艺形成，P阱注入掩蔽层可以为多晶硅、a-Si、SiO2，或者其他绝缘层介质；N+注入掩蔽层为P阱注入掩蔽层加上绝缘层介质的刻蚀侧墙；在P阱注入掩蔽层上直接沉积绝缘层介质，采用ICP干法刻蚀工艺的各向异性特性，使其刻蚀侧墙宽度与沟道长度相近，如图2b所示。
9、本发明提供的自对准碳化硅MOSFET器件及其制作方法，通过优化P+区域，形成良好的源极欧姆接触，降低导通电阻，同时短接源极与P阱，防止寄生NPN和PiN的寄生晶体管效应，可兼顾器件导通特性和击穿特性，可应用于高压、高频碳化硅MOSFET器件中。本发明采用自对准制造方法，简化工艺，精度控制沟道尺寸，可以制造横向和纵向功率MOSFET。本发明所述的碳化硅MOSFET器件，可用于功率开关电源电路，DC/DC、AC/DC、DC/AC变换器等。
附图说明
图1a是依照本发明实施例的单个自对准碳化硅MOSFET器件元胞的结构示意图；
图1b是依照本发明实施例的制作单个自对准碳化硅MOSFET器件的版图，图1c是图1b器件版图中的一个元胞区的示意图，图1c实线方框内定义为一个元胞，沿切线所在位置垂直纸方向向下切，可以得到图1a所示的元胞剖面图；其中，图1b源极Pad下面也是元胞区，除栅极Pad和外围终端外，其他地方都是元胞区。
图2a为常规自对准工艺说明图；
图2b为依照本发明实施例的自对准工艺说明图。
图3a至图3i为依照本发明实施例的制作自对准碳化硅MOSFET器件元胞的工艺流程图，其中：
图3a是清洗碳化硅晶圆的工艺示意图；
图3b是形成P阱的工艺示意图；
图3c是形成N+源区和自对准沟道的工艺示意图；
图3d是形成P+接触区的工艺示意图；
图3e是高温激活退火的工艺示意图；
图3f是形成栅氧化层的工艺示意图；
图3g是形成栅极的工艺示意图；
图3h是形成隔离介质层的工艺示意图；
图3i是形成漏极和源极的工艺示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明自，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
本发明提供的这种自对准碳化硅MOSFET器件，该自对准碳化硅MOSFET器件由多个碳化硅MOSFET器件元胞并联而成，且这些碳化硅MOSFET器件元胞是均匀排列的。图1a示出了依照本发明实施例的单个自对准碳化硅MOSFET器件元胞的结构示意图，图1b是依照本发明实施例的制作单个自对准碳化硅MOSFET器件的版图，图1c是图1b器件版图中的一个元胞区示意图，图1c实线方框内定义为一个元胞，沿切线所在位置垂直纸方向向下切，可以得到图1a所示的元胞剖面图。其中，图1c中自对准碳化硅MOSFET器件元胞是正方形结构，本发明提供的自对准碳化硅MOSFET器件并不限于正方形这种结构。
请参照图1，依照本发明实施例的单个自对准碳化硅MOSFET器件元胞包括两个源极1、一个栅极2、一个栅氧化层3、两个N+源区4、两个P+接触区5、两个P阱6、一个N-漂移层7、一个缓冲层8、一个N+衬底9、一个漏极10和一个隔离介质层11，其中：栅极2和源极1处于同一平面，位于器件的上部，漏极位于器件的底部；N+衬底9之上依次形成有缓冲层8和N-漂移层7，两个P阱6分别位于N-漂移层7的左右两端上部，每个P阱6上部均形成有一个N+源区4和一个P+接触区5，N+源区4的深度较P+接触区5的深度要浅，每个P阱6之上各形成有一个源极1，栅极2位于两个源极1之间，且栅极2与两个源极1之间通过隔离介质层11相互隔离，栅极2下方形成有栅氧化层3，且栅氧化层3位于N-漂移层7及两个P阱6之上。
在一个优选实施例中，该P+接触区5包括P+ 1区域、P+ 2区域和P+ 2扩散区域，其中，P+ 1区域和P+ 2区域均采用重掺杂，采用离子注入的方式形成，掺杂浓度高于P阱6，在1E19cm-3量级以上；P+ 2扩散区域采用扩散的方式形成，P+ 2扩散区域直至P阱底部或者超过P阱底部。
在一个优选实施例中，该P+ 1区域中掺杂的离子是选择离子激活能低、高温激活退火中不易扩散的Al离子；该P+ 2区域中掺杂的离子是选择在高温激活退火过程中易扩散、注入深度较深的B离子。该高温激活退火温度一般在1500℃-1900℃之间。
基于图1a至图1c所示的依照本发明实施例的单个自对准碳化硅MOSFET器件元胞的结构示意图，图3a至图3i示出了依照本发明实施例的制作自对准碳化硅MOSFET器件的工艺流程图，具体包括如下步骤：
步骤1：清洗SiC晶圆；
在本步骤中，如图3a所示，使用丙酮、乙醇、去离子水依次冲洗SiC晶圆表面，用N2吹干，在N2氛围下烘10分钟干燥；其中该SiC晶圆从上到下有三层，依次为N+衬底9、缓冲层8和N-漂移层7。
步骤2：在SiC晶圆表面形成P阱；
在本步骤中，如图3b所示，在N-漂移层7上依次沉积厚度为2μm的SiO2及5000μm的多晶硅(Poly-Si)作为掩蔽层材料，对该掩蔽层材料进行光刻开孔，刻蚀掉两个P阱6之上的掩蔽层材料，其他区域的掩蔽层材料留下，于两个P阱6之上形成两个P阱注入窗口，两个P阱6之间的掩蔽层材料留下作为P阱注入掩蔽层；然后从两个P阱注入窗口采用500℃高温Al离子对P阱进行离子注入，其注入能量为300kev，410kev，550kev，总剂量为4.615E13cm-2。
步骤3：在P阱中形成自对准沟道；
在本步骤中，如图3c所示，在P阱注入掩蔽层及离子注入后的P阱之上，沉积厚度为1μm的SiO2层，采用ICP干法刻蚀工艺对该SiO2层进行全面垂直刻蚀，刻蚀至P阱6表面时停止，P阱注入掩蔽层之上的SiO2层和P阱6之上的SiO2层被刻蚀掉，留下P注入掩蔽层两侧的SiO2，在两个P阱6之间的P阱注入掩蔽层两侧形成SiO2介质侧墙，该SiO2介质侧墙和位于两个P阱6之间的P阱注入掩蔽层一起作为N+源区4注入掩蔽层，在N+源区4上方采用500℃高温N离子注入，其注入能量为50kev，90kev，150kev，总剂量为9.84E13cm-2；通过上述步骤在两个P阱内、SiO2介质侧墙下方形成自对准沟道，注入完成后，去除N+源区4注入掩蔽层。
步骤4：在自对准沟道外侧形成P+接触区；
在本步骤中，如图3d所示，在进行了P阱6离子注入和N+源区4离子注入后的N-漂移层7上依次沉积厚度为2μm的SiO2及5000μm的多晶硅(Poly-Si)作为掩蔽层，对该掩蔽层材料进行光刻开孔，刻蚀掉两个P+接触区5之上的掩蔽层材料，剩余区域的掩蔽层材料留下，于两个P+接触区5之上形成两个P+接触区注入窗口，两个P+接触区5之间的掩蔽层材料留下作为P+接触区注入掩蔽层；然后从两个P+接触区注入窗口进行高温离子注入，其中P+ 1区域采用500℃Al离子注入，其注入能量为50kev，90kev，150kev，总剂量为3.9E15cm-2；P+ 2区域采用500℃B离子注入，其注入能量为160kev，270kev，总剂量为2.5E15cm-2，使P+区域注入浓度达2E20cm-3；注入完成后，去除P+接触区5注入掩蔽层。
步骤5：高温激活退火，使P+接触区、N+源区、P阱中注入进去的离子进行替位激活，并形成P+ 2扩散区域；
在本步骤中，如图3e所示，对进行了P阱6离子注入、N+源区4离子注入、P+接触区5离子注入后的SiC晶圆表面进行RCA清洗，烘干后进行碳膜保护，在1750℃的温度范围内，氩气环境中进行15min的激活退火，使包括P+ 1区域、P+ 2区域的P+接触区5、N+源区4、P阱6中注入进去的离子进行替位激活，具有电特性，同时P+ 2区域的离子进行扩散形成P+ 2扩散区域；激活退火完成后，去除碳膜保护层。
步骤6：在N-漂移层表面形成栅氧化层；
在本步骤中，如图3f所示，对进行了P阱6、N+源区4、P+接触区5高温激活退火后的N-漂移层7表面采用氧化炉1300℃干氧氧化，形成一厚度为60nm的栅氧化层；通过在N2氛围下1300℃退火，NO氛围下1300℃退火，改善栅氧化层质量；然后，采用湿法腐蚀的方法，腐蚀掉两个源极1上方的栅氧化层，只留下栅极2正下方和栅极2与源极1之间0.5μm处的栅氧化层。
步骤7：在栅氧化层之上形成栅极；
在本步骤中，如图3g所示，在形成栅氧化层3的SiC晶圆上沉积多晶硅5000A，注入掺杂并退火激活；对该多晶硅进行干法刻蚀，去除两个P+接触区5上方和部分N+源区4上方的多晶硅，留下栅氧化层3上方的多晶硅，来形成多晶硅栅极2；且栅极2的宽度要小于栅氧化层3的宽度。
步骤8：在栅极两侧及表面形成隔离介质层；
在本步骤中，如图3h所示，在形成了栅极2的SiC晶圆上，采用LPCVD或PECVD方法淀积1.2μm的SiO2做为栅源隔离介质层11，然后刻蚀掉源极1上方的SiO2，形成所需源极1窗口图形。
步骤9：在隔离介质层两侧形成源极，并在N+衬底背面形成漏极；
在本步骤中，如图3i所示，在N+衬底9背面蒸发2000ANi金属，作为漏极10；在形成了隔离介质层11的SiC晶圆上，匀负胶、光刻、显影，去除P+接触区5和部分N+源区4上的负胶，留下栅氧化层3上方的负胶，作为源极1金属欧姆接触区域，然后沉积800ANi金属，把栅氧化层3上方负胶上的金属进行剥离掉，留下没有负胶的源极1欧姆接触区域的金属作为源极金属；以及在N2气氛围中进行970℃退火合金2min，形成源极1和漏极10的欧姆接触。
至此，一个碳化硅MOSFET器件元胞即制作完毕。
在实际应用中，碳化硅MOSFET器件由很多相同的元胞构成，上述制造过程可同时形成多个元胞，该制备工艺可扩展到整个器件的制造过程，整个器件的制备工艺在此就不再赘述。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (15)
1.一种自对准碳化硅MOSFET器件，其特征在于，该自对准碳化硅MOSFET器件由多个碳化硅MOSFET器件元胞并联而成，且这些碳化硅MOSFET器件元胞是均匀排列的。
2.根据权利要求1所述的自对准碳化硅MOSFET器件，其特征在于，该碳化硅MOSFET器件元胞包括两个源极(1)、一个栅极(2)、一个栅氧化层(3)、两个N+源区(4)、两个P+接触区(5)、两个P阱(6)、一个N-漂移层(7)、一个缓冲层(8)、一个N+衬底(9)、一个漏极(10)和一个隔离介质层(11)，其中：
栅极(2)和源极(1)处于同一平面，位于器件的上部，漏极(10)位于器件的底部；N+衬底(9)之上依次形成有缓冲层(8)和N-漂移层(7)，两个P阱(6)分别位于N-漂移层(7)的左右两端上部，每个P阱(6)上部均形成有一个N+源区(4)和一个P+接触区(5)，N+源区(4)的深度较P+接触区(5)的深度要浅，每个P阱(6)之上各形成有一个源极(1)，栅极(2)位于两个源极(1)之间，且栅极(2)与两个源极(1)之间通过隔离介质层(11)相互隔离，栅极(2)下方形成有栅氧化层(3)，且栅氧化层(3)位于N-漂移层(7)及两个P阱(6)之上，漏极(10)形成于N+衬底(9)的背面。
3.根据权利要求2所述的自对准碳化硅MOSFET器件，其特征在于，该P+接触区(5)包括P+ 1区域、P+ 2区域和P+ 2扩散区域，其中，P+ 1区域和P+ 2区域均采用重掺杂，采用离子注入的方式形成，掺杂浓度高于P阱(6)，在1E19cm-3量级以上；P+ 2扩散区域采用扩散的方式形成，P+ 2扩散区域直至P阱底部或者超过P阱底部。
4.根据权利要求3所述的自对准碳化硅MOSFET器件，其特征在于，该P+ 1区域中掺杂的离子是选择离子激活能低、高温激活退火中不易扩散的Al离子；该P+ 2区域中掺杂的离子是选择在高温激活退火过程中易扩散、注入深度较深的B离子。
5.根据权利要求4所述的自对准碳化硅MOSFET器件，其特征在于，该高温激活退火温度在1500℃-1900℃之间。
6.一种权利要求1至5中任一项所述的碳化硅MOSFET器件的制作方法，其特征在于，该方法包括：
步骤1：清洗SiC晶圆；
步骤2：在SiC晶圆表面形成P阱；
步骤3：在P阱中形成自对准沟道；
步骤4：在自对准沟道外侧形成P+接触区；
步骤5：高温激活退火，使P+接触区、N+源区、P阱中注入进去的离子进行替位激活，并形成P+ 2扩散区域；
步骤6：在N-漂移层表面形成栅氧化层；
步骤7：在栅氧化层之上形成栅极；
步骤8：在栅极两侧及表面形成隔离介质层；
步骤9：在隔离介质层两侧形成源极，并在N+衬底背面形成漏极。
7.根据权利要求6所述的碳化硅MOSFET器件的制作方法，其特征在于，所述步骤1包括：
使用丙酮、乙醇、去离子水依次冲洗SiC晶圆表面，用N2吹干，在N2氛围下烘10分钟干燥；其中该SiC晶圆从上到下有三层，依次为N+衬底(9)、缓冲层(8)和N-漂移层(7)。
8.根据权利要求7所述的碳化硅MOSFET器件的制作方法，其特征在于，所述步骤2包括：
在N-漂移层(7)上依次沉积厚度为2μm的SiO2及5000μm的多晶硅(Poly-Si)作为掩蔽层材料，对该掩蔽层材料进行光刻开孔，刻蚀掉两个P阱(6)之上的掩蔽层材料，其他区域的掩蔽层材料留下，于两个P阱(6)之上形成两个P阱注入窗口，两个P阱(6)之间的掩蔽层材料留下作为P阱注入掩蔽层；然后从两个P阱注入窗口采用500℃高温Al离子对P阱进行离子注入，其注入能量为300kev，410kev，550kev，总剂量为4.615E13cm-2。
9.根据权利要求8所述的碳化硅MOSFET器件的制作方法，其特征在于，所述步骤3包括：
在P阱注入掩蔽层及离子注入后的P阱之上，沉积厚度为1μm的SiO2层，采用ICP干法刻蚀工艺对该SiO2层进行全面垂直刻蚀，刻蚀至P阱(6)表面时停止，P阱注入掩蔽层之上的SiO2层和P阱(6)之上的SiO2层被刻蚀掉，留下P注入掩蔽层两侧的SiO2，在两个P阱(6)之间的P阱注入掩蔽层两侧形成SiO2介质侧墙，该SiO2介质侧墙和位于两个P阱(6)之间的P阱注入掩蔽层一起作为N+源区(4)注入掩蔽层，在N+源区(4)上方采用500℃高温N离子注入，其注入能量为50kev，90kev，150kev，总剂量为9.84E13cm-2；通过上述步骤在两个P阱内、SiO2介质侧墙下方形成自对准沟道，注入完成后，去除N+源区(4)注入掩蔽层。
10.根据权利要求9所述的碳化硅MOSFET器件的制作方法，其特征在于，所述步骤4包括：
在进行了P阱(6)离子注入和N+源区(4)离子注入后的N-漂移层(7)上依次沉积厚度为2μm的SiO2及5000μm的多晶硅(Poly-Si)作为掩蔽层，对该掩蔽层材料进行光刻开孔，刻蚀掉两个P+接触区(5)之上的掩蔽层材料，剩余区域的掩蔽层材料留下，于两个P+接触区(5)之上形成两个P+接触区注入窗口，两个P+接触区(5)之间的掩蔽层材料留下作为P+接触区注入掩蔽层；
然后从两个P+接触区注入窗口进行高温离子注入，其中P+ 1区域采用500℃Al离子注入，其注入能量为50kev，90kev，150kev，总剂量为3.9E15cm-2；P+ 2区域采用500℃B离子注入，其注入能量为160kev，270kev，总剂量为2.5E15cm-2，使P+区域注入浓度达2E20cm-3；注入完成后，去除P+接触区(5)注入掩蔽层。
11.根据权利要求10所述的碳化硅MOSFET器件的制作方法，其特征在于，所述步骤5包括：
对进行了P阱(6)离子注入、N+源区(4)离子注入、P+接触区(5)离子注入后的SiC晶圆表面进行RCA清洗，烘干后进行碳膜保护，在1750℃的温度范围内，氩气环境中进行15min的激活退火，使包括P+ 1区域、P+ 2区域的P+接触区(5)、N+源区(4)、P阱(6)中注入进去的离子进行替位激活，具有电特性，同时P+ 2区域的离子进行扩散形成P+ 2扩散区域；激活退火完成后，去除碳膜保护层。
12.根据权利要求11所述的碳化硅MOSFET器件的制作方法，其特征在于，所述步骤6包括：
对进行了P阱(6)、N+源区(4)、P+接触区(5)高温激活退火后的N-漂移层(7)表面采用氧化炉1300℃干氧氧化，形成一厚度为60nm的栅氧化层；通过在N2氛围下1300℃退火，NO氛围下1300℃退火，改善栅氧化层质量；然后，采用湿法腐蚀的方法，腐蚀掉两个源极(1)上方的栅氧化层，只留下栅极(2)正下方和栅极(2)与源极(1)之间0.5μm处的栅氧化层。
13.根据权利要求12所述的碳化硅MOSFET器件的制作方法，其特征在于，所述步骤7包括：
在形成栅氧化层(3)的SiC晶圆上沉积多晶硅5000A，注入掺杂并退火激活；对该多晶硅进行干法刻蚀，去除两个P+接触区(5)上方和部分N+源区(4)上方的多晶硅，留下栅氧化层(3)上方的多晶硅，来形成多晶硅栅极(2)；且栅极(2)的宽度要小于栅氧化层(3)的宽度。
14.根据权利要求13所述的碳化硅MOSFET器件的制作方法，其特征在于，所述步骤8包括：
在形成了栅极(2)的SiC晶圆上，采用LPCVD或PECVD方法淀积1.2μm的SiO2做为栅源隔离介质层(11)，然后刻蚀掉源极(1)上方的SiO2，形成所需源极(1)窗口图形。
15.根据权利要求14所述的碳化硅MOSFET器件的制作方法，其特征在于，所述步骤9包括：
在N+衬底(9)背面蒸发2000ANi金属，作为漏极(10)；
在形成了隔离介质层(11)的SiC晶圆上，匀负胶、光刻、显影，去除P+接触区(5)和部分N+源区(4)上的负胶，留下栅氧化层(3)上方的负胶，作为源极(1)金属欧姆接触区域，然后沉积800ANi金属，把栅氧化层(3)上方负胶上的金属进行剥离掉，留下没有负胶的源极(1)欧姆接触区域的金属作为源极金属；以及
在N2气氛围中进行970℃退火合金2min，形成源极(1)和漏极(10)的欧姆接触。
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|---|---|
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Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105762176A (zh) * | 2016-04-28 | 2016-07-13 | 电子科技大学 | 碳化硅mosfet器件及其制作方法 |
| CN105810722A (zh) * | 2016-03-16 | 2016-07-27 | 中国科学院半导体研究所 | 一种碳化硅mosfet器件及其制备方法 |
| WO2017041268A1 (zh) * | 2015-09-10 | 2017-03-16 | 中国科学院微电子研究所 | 碳化硅mosfet器件及其制作方法 |
| CN107527955A (zh) * | 2017-04-17 | 2017-12-29 | 中国电子科技集团公司第五十五研究所 | 多晶硅自对准沟道的制备方法 |
| CN107785416A (zh) * | 2016-08-31 | 2018-03-09 | 无锡华润上华科技有限公司 | 结型场效应晶体管及其制造方法 |
| CN110473911A (zh) * | 2019-09-06 | 2019-11-19 | 芜湖启迪半导体有限公司 | 一种SiC MOSFET器件及其制作方法 |
| CN111009464A (zh) * | 2019-11-25 | 2020-04-14 | 深圳第三代半导体研究院 | 一种SiC功率器件芯片栅氧化层的制造方法及功率器件 |
| CN111463257A (zh) * | 2019-01-22 | 2020-07-28 | 上海新微技术研发中心有限公司 | Mos栅晶体管及其构建方法 |
| CN112750912A (zh) * | 2021-02-18 | 2021-05-04 | 厦门芯一代集成电路有限公司 | 一种高压碳化硅mos器件及其制备方法 |
| CN113169230A (zh) * | 2018-12-21 | 2021-07-23 | Abb电网瑞士股份公司 | 具有mos结构和应力件的碳化硅功率器件 |
| CN113745118A (zh) * | 2021-09-03 | 2021-12-03 | 派恩杰半导体（杭州）有限公司 | 一种碳化硅功率器件及其制备方法 |
| EP4040502A1 (en) * | 2021-02-05 | 2022-08-10 | Huawei Technologies Co., Ltd. | Semiconductor device manufacturing method and semiconductor device |
| WO2024001327A1 (zh) * | 2022-11-14 | 2024-01-04 | 芯联越州集成电路制造（绍兴）有限公司 | Mosfet器件及其制造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100078650A1 (en) * | 2008-09-26 | 2010-04-01 | Tetsuo Hatakeyama | Semiconductor device |
| CN102254930A (zh) * | 2010-05-21 | 2011-11-23 | 株式会社东芝 | 半导体装置及其制造方法 |
| WO2014132582A1 (ja) * | 2013-02-28 | 2014-09-04 | 三菱電機株式会社 | 半導体装置 |
-
2015
- 2015-09-10 CN CN201510574417.3A patent/CN105161539B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100078650A1 (en) * | 2008-09-26 | 2010-04-01 | Tetsuo Hatakeyama | Semiconductor device |
| CN102254930A (zh) * | 2010-05-21 | 2011-11-23 | 株式会社东芝 | 半导体装置及其制造方法 |
| WO2014132582A1 (ja) * | 2013-02-28 | 2014-09-04 | 三菱電機株式会社 | 半導体装置 |
Cited By (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2017041268A1 (zh) * | 2015-09-10 | 2017-03-16 | 中国科学院微电子研究所 | 碳化硅mosfet器件及其制作方法 |
| US10680067B2 (en) | 2015-09-10 | 2020-06-09 | Institute of Microelectronics, Chinese Academy of Sciences | Silicon carbide MOSFET device and method for manufacturing the same |
| CN105810722B (zh) * | 2016-03-16 | 2019-04-30 | 中国科学院半导体研究所 | 一种碳化硅mosfet器件及其制备方法 |
| CN105810722A (zh) * | 2016-03-16 | 2016-07-27 | 中国科学院半导体研究所 | 一种碳化硅mosfet器件及其制备方法 |
| CN105762176A (zh) * | 2016-04-28 | 2016-07-13 | 电子科技大学 | 碳化硅mosfet器件及其制作方法 |
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| CN107785416A (zh) * | 2016-08-31 | 2018-03-09 | 无锡华润上华科技有限公司 | 结型场效应晶体管及其制造方法 |
| CN107527955A (zh) * | 2017-04-17 | 2017-12-29 | 中国电子科技集团公司第五十五研究所 | 多晶硅自对准沟道的制备方法 |
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| CN113169230B (zh) * | 2018-12-21 | 2022-06-14 | 日立能源瑞士股份公司 | 具有mos结构和应力件的碳化硅功率器件 |
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