CN101997029A - 高迁移率量子点场效应晶体管及其制作方法 - Google Patents
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Abstract
一种高迁移率量子点场效应晶体管，包括：一衬底；一第一应力缓冲层制作在衬底上；一第二应力缓冲层制作在第一应力缓冲层上；一掺杂层制作在第二应力缓冲层上；一间隔层制作在掺杂层上；一沟道层制作在间隔层上；一下势垒层制作在沟道层上；一量子点层制作在下势垒层上；一上势垒层制作在量子点层上，该上势垒层上面的中间有一凹形台面，该凹形台面的一侧为源区，另一侧为漏区；两帽层，该两帽层分别制作在上势垒层两侧的源区和漏区上；一第一电极制作在一帽层的上面；一第二电极制作在另一帽层的上面；一第三电极制作在上势垒层上面的凹形台面上。
Description
技术领域
本发明涉及半导体材料与器件领域，具体涉及一种高迁移率量子点场效应晶体管。
背景技术
量子点、量子线等具有限制作用的纳米结构，是当今固体物理和器件工程研究的一个热点。其中具有零维电子/空穴限制作用的量子点由于其无论在物理还是器件领域均具有重要作用，因而引起了广泛的关注。其应用前景包括非线性传输、改进激光器和探测器的性能、实现高密度半导体存储器等。
目前实现10nm量级、高密度、高均匀性量子点最有前景的制备方法是Stranski-Krastanov(S-K)外延生长模式。在这种方法中，一种材料被沉积在晶格不匹配的衬底之上，当外延材料的厚度超过临界厚度以后，外延材料将通过成岛的形式释放应力，而这些岛状结构即量子点。现在由此种方法可实现量子点生长的材料组合主要包括：InAs/InGaAs沉积到GaAs衬底上；InP沉积到InGaP上；InSb/GaSb/AlSb沉积到GaAs衬底上，等。由于此种方法与MBE和MOCVD等外延生长技术相兼容，因而成为目前在器件中获取量子点的主流方法。
自从S-K模式生长技术成熟以来，人们对获得的量子点充放电以及该过程引起的势能变化对电输运性质的影响进行了广泛研究，工作主要集中在自组织生长量子点充放电对HEMT器件结构中二维电子气(2DEG)的影响上，但对二维电子气层与量子点层相互作用对输出特性的影响研究很少。然而，二维电子气与量子点的耦合，尤其是共振隧穿效应使得包含量子点的HEMT器件在逻辑、存储器、光电探测等方面有着重要的潜在应用价值。本发明提出了一种包含量子点层的高电子迁移率晶体管的结构以及制备方法，器件结构简单，制备工艺简单有效，该结构可通过二维电子气与量子点之间的共振隧穿充电来控制HEMT的漏电流，从而获得负微分电导现象；进而可实现存储、逻辑等功能，也是一种实现光电集成光探测器的可行方法。
发明内容
本发明目的在于提供一种高迁移率量子点晶体管设计和制备方法，其通过二维电子气与量子点之间的共振隧穿充电从而实现量子点控漏电流。其特点是：1.在GaAs MESFET有源区沟道附近生长一层或多层自组织生长InAs量子点；2.量子点层和二维电子气沟道层通过耦合和隧穿相互作用。量子点类似于浮栅结构，可以通过俘获或者释放电子/空穴所引起的势能改变，影响邻近沟道层二维电子气的迁移率和载流子密度。当漏、栅之间电压增大到一定值后，量子点层与沟道中的二维电子气发生共振隧穿，量子点通过共振隧穿充电，充电后的量子点引起周围势场的变化，对邻近导电沟道的电流产生显著影响，从而实现量子点对MESFET沟道电流的控制作用。
本发明提供一种高迁移率量子点场效应晶体管，包括：
一衬底；
一第一应力缓冲层，该第一应力缓冲层制作在衬底上；
一第二应力缓冲层，该第二应力缓冲层制作在第一应力缓冲层上；
一掺杂层，该掺杂层制作在第二应力缓冲层上；
一间隔层，该间隔层制作在掺杂层上；
一沟道层，该沟道层制作在间隔层上；
一下势垒层，该下势垒层制作在沟道层上；
一量子点层，该量子点层制作在下势垒层上；
一上势垒层，该上势垒层制作在量子点层上，该上势垒层上面的中间有一凹形台面，该凹形台面的一侧为源区，另一侧为漏区；
两帽层，该两帽层分别制作在上势垒层两侧的源区和漏区上；
一第一电极，该第一电极制作在一帽层的上面；
一第二电极，该第二电极制作在另一帽层的上面；
一第三电极，该第三电极制作在上势垒层上面的凹形台面上。
其中所述的衬底为(100)面的半绝缘砷化镓或磷化铟衬底。
其中所述的凹形台面的宽度为1-5μm。
其中所述的间隔层的厚度为10nm-40nm。
其中所述的下势垒层的厚度为5nm-20nm。
本发明一种高迁移率量子点场效应晶体管的制作方法，包括如下步骤：
步骤1：采用分子束外延或金属有机化学汽相淀积的方法在衬底上依次生长第一应力缓冲层、第二应力缓冲层、掺杂层、间隔层、沟道层、下势垒层、量子点层、上势垒层和帽层；
步骤2：采用湿法腐蚀的方法，在帽层的中间腐蚀出一凹形台面，腐蚀深度到上势垒层，该凹形台面的一侧为源区，另一侧为漏区，形成器件结构；
步骤3：将器件结构进行隔离，形成单个器件；
步骤4：在单个器件的源区上制作第一电极，在漏区上制作第二电极；
步骤5：退火；
步骤6：在凹形台面上制作第三电极；
步骤7：加厚电极，压焊引出金丝，完成场效应晶体管的制作。
其中所述的衬底1为(100)面的半绝缘砷化镓或磷化铟衬底。
其中所述的凹形台面的宽度为1-5μm，凹形台面底部的侧壁为正梯形。
其中所述的间隔层的厚度为10nm-40nm。
其中所述的下势垒层的厚度为5nm-20nm。
其中所述的退火是在N2气氛保护下进行，退火温度为420℃，退火时间为2-3min。
其中所述的将器件结构进行隔离，是采用各项异性腐蚀，被腐蚀的凹形台面底部的侧壁为
和
面，腐蚀液配比为H3PO4∶H2O2∶H2O＝1∶1∶50。
本发明的优点在于上述结构生长采用成熟的MBE或MOCVD技术，材料生长难度低，提高了器件的成品率和器件性能的一致性；源漏电流充电与栅极充电相比，减小了栅电极的退化；仅通过源漏电压就可以实现源漏电流从“高”到“低”的转换；制作工艺与现有GaAs器件工艺相兼容，方法实用可靠。制作过程中均采用湿法腐蚀，不会对二维电子气造成损伤。
附图说明
为进一步说明本发明的具体技术内容，以下结合实施例及附图详细说明如后，其中：
图1本发明整体结构与电学连接示意图；
图2本发明的器件性能测试图。
具体实施方式
请参阅图1所示，本发明一种高迁移率量子点场效应晶体管，包括：
一衬底1，该衬底1为(100)面的半绝缘砷化镓或磷化铟衬底，以供各向异性腐蚀提供所需的晶面、减小衬底漏电流；
一第一应力缓冲层2，该第一应力缓冲层2制作在衬底1上；
一第二应力缓冲层3，该第二应力缓冲层3制作在第一应力缓冲层2上，应力缓冲层2和应力缓冲层3为不掺杂的半导体材料，目的是为获得高质量的外延层，减少衬底中的缺陷对电子沟道层6的影响，厚度需100nm以上，较厚的应力缓冲层会有较好的效果，但成本也相应增加，一般采用总厚度在500nm左右的GaAs/AlGaAs超晶格结构，如图1中的GaAs应力缓冲层2和AlGaAs应力缓冲层3；
一掺杂层4，该掺杂层4制作在第二应力缓冲层3上：掺杂层4采用AlGaAs调制掺杂结构，掺杂浓度1×1018/cm3，所掺杂质为Si，该层的目的是为沟道层6提供2DEG；
一间隔层5，该间隔层5制作在掺杂层4上：这一层为本征AlGaAs层，作用是将施主杂质与2DEG隔离，减小杂质散射，提高迁移率，但过厚的间隔层5会减小掺杂层4转移到沟道层6中的载流子浓度，为了提高量子点对电流控制作用的灵敏性，在本设计中迁移率是主要考虑因素，而载流子浓度是次要因素，故间隔层5厚度选择为10nm-40nm，以25nm为例，低温下，其迁移率可达数十万平方厘米/伏·秒；
一沟道层6，该沟道层6制作在间隔层5上：这一层为不掺杂的GaAs，为二维电子气(2DEG)所在层，厚度为20nm；
一下势垒层7，该下势垒层7制作在沟道层6上：这一层为不掺杂AlAs，其作用是避免先前生长的调制掺杂结构对量子点充电，同时还可以提高量子点对电子/空穴的限制能力，该间隔层5的厚度为5nm-20nm；
一量子点层8，该量子点层8制作在下势垒层7上：通常先生长2nm的GaAs然后再通过S-K模式生长自组织的InAs量子点；
一上势垒层9，该上势垒层9制作在量子点层8上：这一层为不掺杂的AlGaAs，其作用是给量子点提供势垒限制并与栅电极13形成肖特基接触，另外通过调节势垒层9的厚度可以调制栅电极13对漏电流的控制能力，厚度为60nm，；
帽层10，帽层10制作在上势垒层9上：掺杂浓度1×1018/cm3，所掺杂质为Si，该层的目的是形成欧姆接触，厚度为30nm，通过光刻定义图形，腐蚀掉部分区域的帽层10，在势垒层9上形成一凹形台面91，该凹形台面91的一侧为源区92，另一侧为漏区93；
一第一电极11，该第一电极11制作在源区92帽层10的上面；
一第二电极12，该第二电极12制作在漏区93帽层10的上面；
一第三电极13，该第三电极13制作在上势垒层9上面的凹形台面91上。
为获得高质量均匀量子点和其它外延层结构，材料生长过程中衬底1保持匀速旋转。
请再参阅图1所示，本发明一种高迁移率量子点场效应晶体管的制作方法，包括如下步骤：
步骤1：采用分子束外延或金属有机化学汽象淀积的方法在衬底1上依次生长第一应力缓冲层2、第二应力缓冲层3、掺杂层4、间隔层5、沟道层6、下势垒层7、量子点层8、上势垒层9和帽层10；
步骤2：用光刻定义图形，采用湿法腐蚀的方法，在帽层10的中间腐蚀出一凹形台面91，腐蚀深度到上势垒层9，为制作有源区台面91上的肖特基栅电极13做好准备，该凹形台面91的一侧为源区92，另一侧为漏区93，形成器件结构；
步骤3：采用各向异性湿法腐蚀工艺对器件进行隔离，形成单个器件，选择
和
面为凹形台面91底部的被腐蚀侧面，腐蚀液配比为H3PO4∶H2O2∶H2O＝1∶1∶50，深度达到重掺杂层4以下，形成不钻蚀量子点层8的较为理想的正梯形侧壁，凹形台面91的宽度为1-5μm；
步骤4：采用电子束蒸发技术在单个器件的源区92的帽层10上制作第一电极11，在漏区93的帽层10上制作第二电极12，电极金属具体组分依次为：Ge/Au/Ni/Au，厚度为：50nm/100nm/30nm/25nm；
步骤5：在N2气氛保护下420℃退火(2-3)min，在源区92和漏区93形成欧姆接触，并使合金直达GaAs沟道层6，如图1中20所示，形成场效应晶体管的导电沟道通路；
步骤6：通过电子束曝光技术或光刻技术在凹形台面91上制作金属-半导体整流接触的肖特基栅电极一第三电极13，栅极材料为厚度≤20nm的半透明金属：NiCr、Au或Pt，栅长可以根据实际需要加以选择，作为电学器件可适当加长栅长以提高栅对量子点的控制能力；作为光学响应器件，可制作窄栅，提高光响应效率；
步骤7：在第一电极11(源极)、第二电极12(漏极)上和第三电极13(栅极)的引线区加厚金属，以优化合金层表面、延缓接触电阻退化，通过压焊引出金丝，得到成品；
至此完成场效应晶体管的制作。
下面结合器件电学连接图(图1)和性能测试图(图2)，说明本发明的基本工作原理。
在室温下，图1中MESFET的第一电极11(源极)和第二电极12(漏极)外接源表15，第三电极13(栅极)外接源表14，衬底接地。由于在室温下InAs量子点中电子寿命极短，因而量子点层8对沟道层6中电流的影响并不明显，电流主要受栅极13控制。结果如图2中曲线1所示，IDS在VDS达到饱和电压后进入饱和。
在低温下(＜100K)，当VDS增大到某一值时，量子点和二维电子气(2DEG)发生共振隧穿，电子从沟道层6穿过下势垒层7直接进入量子点层8中的量子点中，从而给量子点充电。由于低温下量子点对电子的束缚时间大大增加，故可对邻近沟道层6中的2DEG产生显著影响，这时量子点的作用类似于内嵌于器件中的悬浮栅，对沟道层6中的2DEG产生耗尽。器件的IDS不同于室温下，随VDS扫描出现负微分电导现象，电流随即进入低值状态，与量子点层8充电前电流(如图2中VDS＝6.0V时对应的IDS)相比，实现该器件电流由“高”状态到“低”状态的切换。量子点中限制的电子可通过光照或者负向栅压脉冲来擦除。利用该性能可实现某些逻辑。同时由于量子点限制了电子，并使得电流进入“低”，该器件还可作为一种量子点存储器：量子点中的限制电子是信息，读出信号是“低”电流。因为量子点的吸收波长在近红外，因而该发明还是一种有效的光电集成器件。“高”、“低”的临界阈值条件可由该器件实际需要加以选择确定。
由于InSb量子点比InAs量子点有大得多的限制能级，理论上如采用InSb量子点可实现室温下的源漏负微分电导效应。
因此，本器件在结构上将量子点与2DEG纵向集成在一起，通过量子点和2DEG的共振隧穿充电，可实现量子点对沟道电流的控制，具有多种功能，是一种包含量子点的高迁移率场效应晶体管器件。
本发明实施例的结构如表1所示。
表1
| 各层材料 | 掺杂浓度 | 厚度(nm) | 备注 |
| n+-GaAs | Si，1×1018/cm3 | 30 | 帽层 |
| i-Al0.3Ga0.7As | 60 | 势垒层b | |
| i-InAs | 量子点层 | ||
| i-GaAs | 2 | 覆盖层 | |
| AlAs | 10 | 势垒层a | |
| i-GaAs | 20 | 沟道层 | |
| i-Al0.3Ga0.7As | 25 | 间隔层 | |
| n+-Al0.3Ga0.7As | Si，1×1018/cm3 | 40 | 调制掺杂层 |
| i-Al0.3Ga0.7As | 250 | 应力缓冲层 | |
| i-GaAs | 350 | 应力缓冲层 | |
| S.I GaAs | 半绝缘衬底 |
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视权利要求所界定的为准。
Claims (12)
1.一种高迁移率量子点场效应晶体管，包括：
一衬底；
一第一应力缓冲层，该第一应力缓冲层制作在衬底上；
一第二应力缓冲层，该第二应力缓冲层制作在第一应力缓冲层上；
一掺杂层，该掺杂层制作在第二应力缓冲层上；
一间隔层，该间隔层制作在掺杂层上；
一沟道层，该沟道层制作在间隔层上；
一下势垒层，该下势垒层制作在沟道层上；
一量子点层，该量子点层制作在下势垒层上；
一上势垒层，该上势垒层制作在量子点层上，该上势垒层上面的中间有一凹形台面，该凹形台面的一侧为源区，另一侧为漏区；
两帽层，该两帽层分别制作在上势垒层两侧的源区和漏区上；
一第一电极，该第一电极制作在一帽层的上面；
一第二电极，该第二电极制作在另一帽层的上面；
一第三电极，该第三电极制作在上势垒层上面的凹形台面上。
2.如权利要求1所述的高迁移率量子点场效应晶体管，其中所述的衬底为(100)面的半绝缘砷化镓或磷化铟衬底。
3.如权利要求1所述的高迁移率量子点场效应晶体管，其中所述的凹形台面的宽度为1-5μm。
4.如权利要求1所述的高迁移率量子点场效应晶体管，其中所述的间隔层的厚度为10nm-40nm。
5.如权利要求1所述的高迁移率量子点场效应晶体管，其中所述的下势垒层的厚度为5nm-20nm。
6.一种高迁移率量子点场效应晶体管的制作方法，包括如下步骤：
步骤1：采用分子束外延或金属有机化学汽相淀积的方法在衬底上依次生长第一应力缓冲层、第二应力缓冲层、掺杂层、间隔层、沟道层、下势垒层、量子点层、上势垒层和帽层；
步骤2：采用湿法腐蚀的方法，在帽层的中间腐蚀出一凹形台面，腐蚀深度到上势垒层，该凹形台面的一侧为源区，另一侧为漏区，形成器件结构；
步骤3：将器件结构进行隔离，形成单个器件；
步骤4：在单个器件的源区上制作第一电极，在漏区上制作第二电极；
步骤5：退火；
步骤6：在凹形台面上制作第三电极；
步骤7：加厚电极，压焊引出金丝，完成场效应晶体管的制作。
7.如权利要求6所述的高迁移率量子点场效应晶体管的制作方法，其中所述的衬底1为(100)面的半绝缘砷化镓或磷化铟衬底。
8.如权利要求6所述的高迁移率量子点场效应晶体管的制作方法，其中所述的凹形台面的宽度为1-5μm，凹形台面底部的侧壁为正梯形。
9.如权利要求6所述的高迁移率量子点场效应晶体管的制作方法，其中所述的间隔层的厚度为10nm-40nm。
10.如权利要求6所述的高迁移率量子点场效应晶体管的制作方法，其中所述的下势垒层的厚度为5nm-20nm。
11.如权利要求6所述的高迁移率量子点场效应晶体管的制作方法，其中所述的退火是在N2气氛保护下进行，退火温度为420℃，退火时间为2-3min。
12.如权利要求6所述的高迁移率量子点场效应晶体管的制作方法，其中所述的将器件结构进行隔离，是采用各项异性腐蚀，被腐蚀的凹形台面底部的侧壁为
和
面，腐蚀液配比为H3PO4∶H2O2∶H2O＝1∶1∶50。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20120725 Termination date: 20130826 |