CN103875073B - 半导体装置及其制造方法、电源装置 - Google Patents

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Abstract

本发明提供一种半导体装置，其包含具有使多个量子点层（8）层叠而成的结构的漂移层（2），所述量子点层（8）具有含有InxGa1-xN（0≤x≤1）的量子点（6）以及埋置量子点、含有n型Inx（GayAl1-y）1-xN（0≤x≤1、0≤y≤1）的埋置层（7）。

Description

半导体装置及其制造方法、电源装置
技术领域
本发明涉及半导体装置及其制造方法、电源装置。
背景技术
使用氮化镓（GaN）系半导体的半导体装置因其物性特征而可作为高耐压、可高速运行的器件，其在例如服务器系统等中的应用一直备受期待。
作为例如GaN系肖特基势垒二极管、GaN系纵型晶体管等GaN系半导体装置的器件属性，导通电阻和耐压是重要的，这些属性基本上由GaN系半导体装置所具有的漂移层决定。
然而，导通电阻和耐压属于此消彼长的关系，因此，若导通电阻降低，则耐压降低。所以，在以往的使用Si、SiC的半导体装置中，如图28所示，漂移层采用超结（superjunction）结构。
具有这种超结型漂移结构的半导体装置包括具有在水平方向（横向）交互配置p型半导体层和n型半导体层、使pn接合面在垂直方向（纵向）延伸的结构的漂移层。具有这种结构的漂移层可通过反复进行离子注入和重结晶生长或可通过沟槽形成、埋置生长和研磨而实现。具有这种超结型漂移结构的半导体装置可通过提高n型半导体层的施主浓度来降低导通电阻，另一方面，断开时，沿pn接合面延伸的空乏层向水平方向扩展，因而能提高耐压。
专利文献：
专利文献1：日本特开2007-12858号公报
专利文献2：日本特开2002-9083号公报
发明内容
然而，在通过反复进行离子注入和重结晶生长来形成具有上述超结型漂移结构的半导体装置的漂移层时，工序复杂，费时，成本高。此外，在将上述超结型漂移结构用于GaN系半导体装置时，由于GaN系半导体是非常难以通过离子注入进行p型化的材料，因此，通过反复进行离子注入和重结晶生长来形成漂移层极为困难。
另一方面，在通过沟槽形成、埋置生长和研磨来形成具有上述超结型漂移结构的半导体装置的漂移层时，需要蚀刻、研磨。因此，与通过反复进行离子注入和重结晶生长来形成漂移层时相比，工序还要复杂化，还要费时，成本还要高。这点在将上述超结型漂移结构用于GaN系半导体装置时也是一样的。
如上所述，对GaN系半导体装置而言，在减少制造成本和工艺工时的同时实现上述超结型漂移结构是极其困难的。
所以，希望在减少制造成本和工艺工时的同时实现与采用以往的超结型漂移结构时具有同等性能、即具有同等的导通电阻和耐压的GaN系半导体装置。
本半导体装置及电源装置包括具有使多个量子点层层叠而成的结构的漂移层（driftlayer），该量子点层具有含有InxGa1-xN（0≤x≤1）的量子点和埋置量子点、含有n型Inx（GayAl1-y）1-xN（0≤x≤1、0≤y≤1）的埋置层（embeddinglayer）。
本半导体装置的制造方法包括使具有含有InxGa1-xN（0≤x≤1）的量子点和埋置量子点、含有n型Inx（GayAl1-y）1-xN（0≤x≤1、0≤y≤1）的埋置层的量子点层多个层叠、形成漂移层的工序。
因此，根据本半导体装置其及制造方法、电源装置，其具有以下优点：能在减少制造成本和工艺工时的同时实现与采用以往的超结型漂移结构时具有同等性能、即具有同等的导通电阻和耐压的半导体装置和电源装置。
附图说明
图1是显示第1实施方式的半导体装置的构成的示意截面图。
图2是用于说明第1实施方式的半导体装置中的量子点部分发生p型化的示意图。
图3是用于说明第1实施方式的半导体装置中的量子点部分发生p型化的能带图。
图4：图4（A）是显示在以往的超结型漂移结构的情况下的电子密度分布的图，图4（B）是显示在第1实施方式的InGaN点埋置型漂移结构的情况下的电子密度分布的图。
图5是显示在n－GaN单一漂移结构、以往的超结型漂移结构、第1实施方式的InGaN点埋置型漂移结构这三种情况下的电流－电压特性（I－V特性）的图。
图6：图6（A）～图6（D）是用于说明第1实施方式的半导体装置的制造方法的示意截面图。
图7：图7（A）～图7（C）是用于说明第1实施方式的半导体装置的制造方法的示意图，图7（A）、图7（B）是截面图，图7（C）是平面图。
图8是显示第2实施方式的半导体装置的构成的示意截面图。
图9是用于说明第2实施方式的半导体装置中的量子点部分发生p型化的能带图。
图10：图10（A）～图10（D）是用于说明第2实施方式的半导体装置的制造方法的示意截面图。
图11：图11（A）～图11（C）是用于说明第2实施方式的半导体装置的制造方法的示意图，图11（A）、图11（B）是截面图，图11（C）是平面图。
图12是显示第3实施方式的半导体装置的构成的示意截面图。
图13：图13（A）～图13（D）是用于说明第3实施方式的半导体装置的制造方法的示意截面图。
图14：图14（A）～图14（D）是用于说明第2实施方式的半导体装置的制造方法的示意图，图14（A）～图14（C）是截面图，图14（D）是平面图。
图15是显示第4实施方式的半导体装置的构成的示意截面图。
图16：图16（A）～图16（C）是用于说明第4实施方式的半导体装置的制造方法的示意截面图。
图17是显示第5实施方式的半导体装置的构成的示意截面图。
图18：图18（A）～图18（C）是用于说明第5实施方式的半导体装置的制造方法的示意截面图。
图19：图19（A）、图19（B）是显示第6实施方式的半导体装置（半导体封装件）的构成的示意平面图。
图20：图20（A）、图20（B）是显示第6实施方式的电源装置的构成的示意图。
图21是显示第1实施方式的变形例的半导体装置的示意截面图。
图22是显示第2实施方式的变形例的半导体装置的示意截面图。
图23是显示第3实施方式的变形例的半导体装置的示意截面图。
图24是显示第4实施方式的变形例的半导体装置的示意截面图。
图25是显示第5实施方式的变形例的半导体装置的示意截面图。
图26：图26（A）、图26（B）是显示第1实施方式的变形例的半导体装置的构成及其制造方法的示意截面图。
图27是用于说明在第1实施方式的半导体装置中增加漂移层厚度时使量子点部分进行p型化的方法的能带图。
图28是显示具有以往的超结型漂移结构的肖特基势垒二极管的构成的示意截面图。
具体实施方式
下面，根据附图对本发明的实施方式的半导体装置及其制造方法、电源装置进行说明。
〔第1实施方式〕
首先，对本实施方式的半导体装置及其制造方法，参照图1～图7（C）进行说明。
本实施方式的半导体装置是使用GaN系半导体的高耐压、可高速运行的半导体装置，例如为GaN系肖特基势垒二极管（GaN系电子器件）。
本GaN系肖特基势垒二极管如图1所示，具有：n型GaN基板1；设置在n型GaN基板1上的漂移层2；与漂移层2肖特基接合的阳极电极3；设置在n型GaN基板1的背面侧的阴极电极4。
这种情况下，n型GaN基板1设置在漂移层2的设置有阳极电极3一侧的相反侧。此外，阴极电极4设置在n型GaN基板1的设置有漂移层2一侧的相反侧。
另外，在本实施方式中，n型GaN基板1上介由GaN缓冲层5具有漂移层2。〔参照图7（B）〕。即，在n型GaN基板1和漂移层2之间具有GaN缓冲层5。另外，也阳极电极3称为肖特基电极。此外，还将阴极电极4称为欧姆电极。
在本实施方式中，漂移层2具有使包含InGaN量子点6和埋置InGaN量子点6的n型GaN埋置层7的量子点层8多个层叠而成的结构。
具有这种结构的漂移层2可通过多次重复使InGaN层10在GaN层1、5、7上生长、用GaN层7埋置InGaN层10的工序而形成。尤其是，若使InGaN在GaN上生长，则InGaN会成为点状，形成InGaN量子点6。这种情况下，还会形成InGaN浸润层9。这样，漂移层2还包含InGaN浸润层9。然后，使GaN生长，埋置InGaN量子点6。若再次使InGaN在GaN上生长，则会在InGaN量子点6的正上方形成InGaN量子点6。这样，多个InGaN量子点6在垂直方向（纵向）上排列。另外，由于在面内有多个InGaN量子点6形成，因此，在该垂直方向上排列的多个InGaN量子点6就有多个在面内形成。将以这种方式形成的InGaN量子点6称为自组织InGaN量子点。另外，也将InGaN量子点6称为InGaN点或自组织量子点。
此外，在本实施方式中，n型GaN基板1为n+－GaN（0001）基板。这种情况下，n型GaN基板1的表面为（0001）面，即，具有（0001）的面方位的结晶面。即，n型GaN基板1的表面为Ga面，即，Ga元素位于表面的Ga极性面。另外，也将（0001）面或Ga面称为（0001）Ga面。这种情况下，设置在表面具有（0001）Ga面的n型GaN基板1上的n型GaN缓冲层5〔参照图7（B）〕的表面以及设置在该缓冲层上方的多个n型GaN埋置层7的表面均是（0001）Ga面。即，n型GaN基板1、n型GaN缓冲层5〔参照图7（B）〕、多个n型GaN埋置层7的各自的阳极电极3侧的表面是（0001）Ga面。这样，InGaN量子点6就设置在n型GaN基板1、n型GaN缓冲层5〔参照图7（B）〕或n型GaN埋置层7的（0001）Ga面上。即，量子点6设置在极性面上。
这样，在表面具有（0001）Ga面的n型GaN基板1上设置漂移层2时，包括InGaN量子点6和InGaN浸润层9的InGaN层10就会设置在下侧GaN层1、5、7的（0001）Ga面上。此外，该InGaN层10被表面具有（0001）Ga面的上侧GaN层7埋置。
这种情况下，如图2所示，在下侧GaN层1、5、7和InGaN层10的界面上产生负的固定电荷，在上侧GaN层7和InGaN层10的界面上产生正的固定电荷。这样，根据电荷中性法则，在下侧GaN层1、5、7和InGaN层10的界面上诱发空穴，在上侧GaN层7和InGaN层10的界面上诱发电子。
这里，InGaN层10包括InGaN量子点6和InGaN浸润层9。并且，由于浸润层9非常薄，因而在浸润层9的部分，电荷抵消，与此相对，在量子点6的部分，电荷不抵消。这里，量子点6的形状例如为截面三角形状，因而在量子点6的部分中的正的固定电荷量和负的固定电荷量可用下式表述。
正的固定电荷量＝负的固定电荷量×cosθ
因此，在量子点6的部分，负的固定电荷比正的固定电荷多。这样，在量子点6的部分，空穴多于电子，发生p型化。而且，在漂移层2中，如上述那样，在n型GaN埋置层7中，量子点6在垂直方向上排列。这样，利用上述极化效果，在n型GaN埋置层7中，能使量子点6在垂直方向上排列的区域发生p型化。
即，在具有上述结构的本实施方式的漂移层2中，与通常结构的漂移层（n－GaN单一漂移结构；参照图3中的实线B、b）相比，如图3中实线A、a所示，通过肖特基势垒和基板侧的负的固定电荷所产生的电势提升效果，量子点6在垂直方向上排列的区域发生p型化。另外，在形成有浸润层9的区域，如上所述，电荷抵消，因而，如图3中的实线C、c所示，电势提升效果小。此外，图3中，实线A～C表示传导带下端的能量Ec，实线a～c表示价电子带上端的能量Ev。此外，在图3中，横轴表示与阳极电极和最表面的InGaN量子点的界面的距离。
这样，能实现与采用以往的超结型漂移结构时具有相同性能即具有导通电阻和耐压（反方向耐压）的漂移层2。
此外，具有上述结构的本实施方式的漂移层2不具有量子阱那样的限制效应，具有至少约0.1μm以上的膜厚，仅让电子转移。
另外，在利用InGaN量子点的光电器件中，通过注入电子和空穴而发光，从而在量子阱内（膜厚＜0.1μm）形成InGaN点（例如可参见II-KyuParketal,“Ultravioletlight-emittingdiodeswithself-assembledInGaNquantumdots”,APPLIEDPHYSICSLETTERS,90,111116,2007；MengZhangetal,“AInGaN/GaNquantumdotgreen(λ=524nm)laser”,APPLIEDPHYSICSLETTERS,98,221104,2011）。此外，GaN等氮化物半导体根据结晶面方位，通过自发极化和压电极化在异质界面上产生固定电荷。因此，在极性强的结晶面中，在InGaN点内的电子和空穴的空间分布上产生距离，发光效率降低。这里，当为光电设备时，在M面、A面这样的无极性面上形成量子点（可参见O.Ambacheretal,“Two-dimensionalelectrongasesinducedbyspontaneousandpiezoelectricpolarizationchargesinN-andGa-faceAlGaN/GaNheterostructures”,JOURNALOFAPPLIEDPHYSICS,Vol.85,No.6,pp.3222-3233,1999）。
这里，图4（A）显示了采用以往的超结型漂移结构时的电子密度分布的模拟结果。此外，图4（B）显示了采用本实施方式的InGaN点埋置型漂移结构时的电子密度分布的模拟结果。
在该模拟中，以往的超结型漂移结构例如通过沟槽形成、埋置生长和研磨而形成为距n－GaN层的表面侧深0.1μm×宽20nm的区域为p－GaN层的结构。这里，n－GaN层的杂质浓度约为2×1017cm-3，厚度约为0.5μm。此外，p－GaN层的杂质约为3.3×1017cm-3。
另一方面，InGaN点埋置型漂移结构通过在n－GaN缓冲层上层叠10层将InGaN量子点用n－GaN埋置层埋置而得的层而形成。这里，n－GaN缓冲层的杂质浓度为2×1017cm-3，厚度约为0.4μm。此外，InGaN量子点为底边约20nm×高约3nm的截面三角形状（参照图2），In组成约为0.2。此外，点密度约为1×1010cm-2。此外，浸润层的厚度约为0.2nm。此外，n－GaN埋置层的杂质浓度约为2×1017cm-3，厚度约为10nm。这种情况下，下侧GaN/InGaN界面的负的固定电荷约为1.9×1013cm-2，上侧GaN/InGaN界面的正的固定电荷约为1.85×1013cm-2。这里，考虑到截面三角形状的点形状，将InGaN量子点部分的正的固定电荷作为负的固定电荷的cosθ倍进行计算（参照图2）。
如图4（A）、图4（B）所示，采用以往的超结型漂移结构时以及采用InGaN点埋置型漂移结构时，二种情况下均显示出基本相同的电子密度分布。这表明在n－GaN层中，InGaN量子点在垂直方向上排列的区域中的电势（传导带电势）上升即该区域p型化，并表明电子流经InGaN量子点在垂直方向上排列的区域以外的区域。
此外，图5显示了分别采用n－GaN单一漂移结构、以往的超结型漂移结构、InGaN点埋置型漂移结构时的电流－电压特性的模拟结果。图5中，实线A显示了n－GaN单一漂移结构的电流－电压特性的模拟结果，实线B显示了以往的超结型漂移结构的电流－电压特性的模拟结果，实线C显示了InGaN点埋置型漂移结构的电流－电压特性的模拟结果。
这里，n－GaN单一漂移结构由单一的n－GaN层构成，n－GaN层的杂质浓度约为2×1017cm-3，厚度约为0.5μm。另外，对以往的超结型漂移结构和InGaN点埋置型漂移结构而言，与上述图4（A）、图4（B）的模拟情况相同。
如图5所示，正向特性在采用任一结构时均没有变化，但采用InGaN点埋置型漂移结构时的反向漏电流比采用n－GaN单一漂移结构时低，与采用以往的超结型漂移结构时程度相同。这表明，采用InGaN点埋置型漂移结构时与采用以往的超结型漂移结构时具有同等效果。
接着，对本实施方式的半导体装置（GaN系肖特基势垒二极管）的制造方法，参照图6（A）～图6（D）、图7（A）～图7（C）进行说明。
本半导体装置的制造方法包括使包含InGaN量子点6和埋置InGaN量子点6的GaN埋置层7的量子点层8多个层叠、形成漂移层2的工序。在本实施方式中，形成漂移层2的工序包括在n型GaN层（第1半导体层）1、5、7的极性面（这里为Ga极性面）上形成InGaN量子点6的工序和将InGaN量子点6用n型GaN层7（第2半导体层）埋置的工序。此外，还包括在形成漂移层2的工序之后形成与漂移层2肖特基接合的阳极电极3的工序。
下面进行具体说明。
首先，如图6（A）所示，例如通过等离子体辅助分子束外线（PAMBE；Plasma-AssistedMolecularBeamEpitaxy）法使n－GaN缓冲层5在n+－GaN（0001）基板1上生长。这里，生长温度约为750℃。此外，n－GaN缓冲层5的厚度约为0.2μm，杂质浓度约为2×1017cm-3。
然后，如图6（B）所示，形成InGaN点埋置漂移层2。即，在将生长温度下降至约520℃后，使InGaN层10生长。这样，InGaN点6自发形成。这种情况下，InGaN浸润层9也会形成。之后，使n－GaN埋置层7生长。通过反复进行这些工序，形成所希望膜厚的InGaN点埋置漂移层2。这样，InGaN点埋置漂移层2可连续生长。这里，n－GaN层7的厚度约为10nm，杂质浓度约为2×1017cm-3。此外，漂移层2的厚度例如约为1μm。
接着，如图6（C）所示，在例如通过等离子体CVD（ChemicalVaporDeposition；化学气相生长）法形成的SiN膜（绝缘膜）11上进行表面钝化。即，在通过上述方法形成的漂移层2的表面形成SiN钝化膜11。这里，SiN膜11的厚度例如约为400nm。
接着，如图6（D）所示，在基板1的背面侧形成阴极电极4。即，例如用蒸镀法在基板背面的整个面上形成由例如Ti/Al构成的阴极电极4。这里，Ti/Al的厚度为约30nm/约300nm。之后，在约600℃左右进行快速热退火（RTA）。
接着，如图7（A）所示，为了使漂移层2的表面露出，即，为了使与阳极电极3进行肖特基接合的肖特基区域12露出，例如通过光刻法形成抗蚀剂图案（图中未示出）。然后，对SiN钝化膜11进行干法蚀刻，在SiN钝化膜11上形成开口部，使肖特基区域12露出。这里，例如使用SF6/CHF3气体，上部电极功率约500W/下部电极功率约50W，SiN蚀刻速度约为0.24μm/min。
接着，剥离抗蚀剂后，如图7（B）、图7（C）所示，在漂移层2的表面侧的肖特基区域12上，例如用溅射法形成由例如TaN/Cu构成的阳极电极3。
通过上述方法能制作本实施方式的半导体装置（GaN系肖特基势垒二极管）。即，能制造与具有以往的超结型漂移结构的肖特基势垒二极管具有同等性能的具有InGaN点埋置型漂移结构的肖特基势垒二极管。这种具有InGaN点埋置型漂移结构的肖特基势垒二极管如上所述，漂移层2可连续生长，因而比具有以往的超结型漂移结构的肖特基势垒二极管容易制作，并能削减工艺工时，实现低成本化。
因此，根据本实施方式的半导体装置及其制造方法，其具有以下优点：能在减少制造成本和工艺工时的同时实现与采用以往的超结型漂移结构时具有同等性能即具有同等的导通电阻和耐压（反向耐压）的半导体装置。
〔第2实施方式〕
接着，对本实施方式的半导体装置及其制造方法，参照图8～图11（C）进行说明。
本实施方式的半导体装置是使用GaN系半导体的、高耐压、可高速运行的半导体装置，例如为GaN系纵型晶体管（GaN系电子器件；例如UMOSFET：U-shapedtrenchmetaloxidesemiconductorfieldeffecttransistor）。
本GaN系纵型晶体管如图8所示，具有：n型GaN基板1；n型GaN缓冲层5；InGaN点埋置漂移层2；p型GaN主体层20（p型半导体层）；n型GaN接触层21；源电极22；漏电极23；栅电极24。另外，将使n型GaN缓冲层5、InGaN点埋置漂移层2、p型GaN主体层20和n型GaN接触层21层叠而成的结构称为半导体层叠结构25。此外，也将漏电极23和源电极22称为欧姆电极。
这里，源极电源22设置在半导体层叠结构25的表面侧。即，源极电源22设置在p型GaN主体层20的设置有InGaN点埋置漂移层2一侧的相反侧。此外，漏电极23设置在n型GaN基板1的背面侧。即，漏电极23设置在n型GaN基板1的设置有InGaN点埋置漂移层2一侧的相反侧。此外，栅电极24设置在半导体层叠结构25的表面侧，即设置有源电极22的一侧。即，在从构成半导体层叠结构25表面的接触层21至到达InGaN点埋置漂移层2的栅极沟槽26中，介由绝缘膜27，设置有栅电极24。此外，n型GaN基板1设置在InGaN点埋置漂移层2的设置有p型GaN主体层20一侧的相反侧。另外，n型GaN缓冲层5根据需要设置即可。
在本实施方式中，InGaN点埋置漂移层2与上述第1实施方式同样地构成。此外，在上述第1实施方式中，InGaN点埋置漂移层2上肖特基接合有阳极电极3，与此相对，在本实施方式中，InGaN点埋置漂移层2上连接有p型GaN主体层20。因此，具有本实施方式的InGaN点埋置漂移层2的结构与具有通常结构的漂移层（n－GaN单一漂移结构；参照图9中的实线B、b）的结构相比，如图9中实线A、a所示，通过p型GaN主体层20和基板侧的负的固定电荷所产生的电势提升效果，量子点6在垂直方向上排列的区域发生p型化。图9中，实线A、B表示传导带下端的能量Ec，实线a、b表示价电子带上端的能量Ev。此外，在图9中，横轴表示与源电极和n－GaN层的界面之间的距离。
另外，其他构成的详细情况与上述第1实施方式的情况相同，因而此处省略其说明。
接着，对本实施方式的半导体装置（GaN系肖特基势垒二极管）的制造方法，参照图10（A）～图10（D）、图11（A）～图11（C）进行说明。
本半导体装置的制造方法包括使包含InGaN量子点6和埋置InGaN量子点6的GaN埋置层7的量子点层8多个层叠、形成漂移层2的工序。在本实施方式中，形成漂移层2的工序包括在n型GaN层1、5、7（第1半导体层）的极性面（这里为Ga极性面）上形成InGaN量子点6的工序和将InGaN量子点6用n型GaN层7（第2半导体层）埋置的工序。此外，还包括在形成漂移层2的工序之后形成与漂移层2连接的p型GaN主体层20（p型半导体层）的工序。
下面进行具体说明。
首先，如图10（A）所示，例如通过PAMBE法在n+－GaN（0001）基板1上使n－GaN缓冲层5、InGaN点埋置漂移层2、p－GaN主体层20和n－GaN接触层21进行结晶生长，形成半导体层叠结构25。
这里，漂移层2的生长温度约为520℃，除此之外的生长温度约为750℃。此外，n－GaN缓冲层5的厚度约为0.2μm，杂质浓度约为2×1017cm-3。此外，InGaN点埋置漂移层2通过与上述第1实施方式相同的工序而形成，其厚度例如约为1μm。此外，p－GaN主体层20的厚度约为1μm，杂质浓度约为1×1017cm-3。此外，n－GaN接触层21的厚度约为0.2μm，杂质浓度约为2×1018cm-3。
然后，如图10（B），形成栅极沟槽26。即，以使抗蚀层28在形成栅极沟槽26的区域之外的区域上残留的方式进行图案形成。然后，例如通过氯系干法蚀刻除去n－GaN接触层21、p－GaN主体层20和InGaN点埋置漂移层2的一部分，形成栅极沟槽26。之后，剥离抗蚀剂28。
接着，如图10（C）所示，形成覆盖半导体层叠结构25的表面、起栅极绝缘膜作用的绝缘膜27。即，例如通过等离子体CVD法或ALD（AtomicLayerDeposition；原子层沉积）法等使由例如SiO2、SiN、AlO等构成的绝缘膜27沉积在晶圆的整个面上。这里，绝缘膜27的厚度约为50nm。
接着，如图10（D）、图11（A）所示，在半导体层叠结构25的表面侧形成源电极22，并在基板1的背面侧形成漏电极23。
即，首先，如图10（D）所示，以使抗蚀剂（图中未显示）在形成源电极22的区域22X以外的区域上残留的方式进行图案形成后，通过使用所希望的气体的干法蚀刻除去绝缘膜27。然后，剥离抗蚀剂后，如图11（A）所示，例如通过蒸镀-光刻法在半导体层叠结构25的表面侧形成由例如Ti/Al构成的源电极22。接着，例如通过蒸镀法在基板背面的整个面上形成由例如Ti/Al构成的漏电极23。这里，Ti/Al的厚度为约30nm/约300nm。之后，在约600℃左右进行快速热退火（RTA）。
接着，如图11（B）所示，在形成在栅极沟槽26中的绝缘膜27上形成栅电极24。即，例如通过溅射法形成由例如TaN/Cu构成的栅电极24。
通过上述方法能制作本实施方式的半导体装置（GaN系纵型晶体管）。即，能制造与具有以往的超结型漂移结构的纵型晶体管具有同等性能的具有InGaN点埋置型漂移结构的纵型晶体管。这种具有InGaN点埋置型漂移结构的纵型晶体管如上所述，漂移层可连续生长，因而比具有以往的超结型漂移结构的纵型晶体管容易制作，并能削减工艺工时，实现低成本化。
因此，根据本实施方式的半导体装置及其制造方法，其具有以下优点：能在减少制造成本和工艺工时的同时实现与采用以往的超结型漂移结构时具有同等性能即具有同等的导通电阻和耐压（反向耐压）的半导体装置。
〔第3实施方式〕
接着，对本实施方式的半导体装置及其制造方法，参照图12～图14进行说明。
本实施方式的半导体装置是在同一基板上具有上述第1实施方式的GaN系肖特基势垒二极管（GaN系电子器件）和上述第2实施方式的GaN系纵型晶体管（GaN系电子器件；例如UMOSFET）的半导体装置。
即，本半导体装置如图12所示，包括GaN系肖特基势垒二极管区域30和GaN系纵型晶体管区域31。
这里，GaN系肖特基势垒二极管区域30具有：n型GaN基板1；n型GaN缓冲层5；InGaN点埋置漂移层2；与漂移层2肖特基接合的阳极电极3；设置在n型GaN基板1的背面侧的阴极电极4。而且，n型GaN基板1设置在InGaN点埋置漂移层2的设置有阳极电极3一侧的相反侧。此外，阴极电极4设置在n型GaN基板1的设置有InGaN点埋置漂移层2一侧的相反侧。另外，n型GaN缓冲层5根据需要设置即可。
此外，GaN系纵型晶体管区域31具有：n型GaN基板1；n型GaN缓冲层5；InGaN点埋置漂移层2；p型GaN主体层20（p型半导体层）；n型GaN接触层21；源电极22；漏电极23；栅电极24。而且，源电极22设置在半导体层叠结构25的表面侧。即，源电极22设置在p型GaN主体层20的设置有InGaN点埋置漂移层2一侧的相反侧。此外，漏电极23设置在n型GaN基板1的背面侧。即，漏电极23设置在n型GaN基板1的设置有InGaN点埋置漂移层2一侧的相反侧。此外，栅电极24设置在半导体层叠结构25的表面侧，即设置有源电极22的一侧。即，在从构成半导体层叠结构25表面的接触层21至到达InGaN点埋置漂移层2的栅极沟槽26中，介由绝缘膜27，设置有栅电极24。此外，n型GaN基板1设置在InGaN点埋置漂移层2的设置有p型GaN主体层20一侧的相反侧。另外，n型GaN缓冲层5根据需要设置即可。
另外，在本实施方式中，设置在GaN系肖特基势垒二极管区域30上的阴极电极4和设置在GaN系纵型晶体管区域31上的漏电极23成为共用电极32。也将该共用电极32称为漏极-阴极电极。此外，设置在GaN系肖特基势垒二极管区域30上的绝缘膜11和设置在GaN系纵型晶体管区域31上的绝缘膜27成为共用绝缘膜33。
在本实施方式中，InGaN点埋置漂移层2与上述第1实施方式同样地构成。
此外，在GaN系肖特基势垒二极管区域30中，与上述第1实施方式同样，阳极电极3肖特基接合在InGaN点埋置漂移层2上。这样，在GaN系肖特基势垒二极管区域30的InGaN点埋置漂移层2中，与通常结构的漂移层（n－GaN单一漂移结构）相比，通过肖特基势垒和基板侧的负的固定电荷所产生的电势提升效果，量子点6在垂直方向排列的区域发生p型化。
此外，在GaN系纵型晶体管区域31中，与上述第2实施方式同样，p型GaN主体层20与InGaN点埋置漂移层2连接。这样，在GaN系纵型晶体管区域31的具有InGaN点埋置漂移层2的结构中，与具有通常结构的漂移层（n－GaN单一漂移结构）的结构相比，通过p型GaN主体层20和基板侧的负的固定电荷所产生的电势提升效果，量子点6在垂直方向排列的区域发生p型化。
另外，其他构成的详细情况与上述第1、第2实施方式的情况相同，因而此处省略其说明。
接着，对本实施方式的半导体装置的制造方法，参照图13（A）～图13（D）、图14（A）～图14（D）进行说明。
本半导体装置的制造方法包括使包含InGaN量子点6和埋置InGaN量子点6的GaN埋置层7的量子点层8多个层叠、形成漂移层2的工序。在本实施方式中，形成漂移层2的工序包括在n型GaN层1、5、7（第1半导体层）的极性面（这里为Ga极性面）上形成InGaN量子点6的工序和将InGaN量子点6用n型GaN层7（第2半导体层）埋置的工序。此外，还包括在形成漂移层2的工序之后形成与漂移层2连接的p型GaN主体层20（p型半导体层）的工序。此外，还包括在形成漂移层2的工序之后形成与漂移层2肖特基接合的阳极电极3的工序。
下面进行具体说明。
首先，与上述第2实施方式同样，如图13（A）所示，例如通过PAMBE法在n+－GaN（0001）基板1上使n－GaN缓冲层5、InGaN点埋置漂移层2、p－GaN主体层20和n－GaN接触层21进行结晶生长，形成半导体层叠结构25。
然后，如图13（B）所示，在GaN型纵型晶体管区域31上形成栅极沟槽26，并在GaN系肖特基势垒二极管区域30上形成肖特基区域（肖特基面）12。
即，以使抗蚀剂28残留在形成栅极沟槽26和肖特基面12的区域以外的区域上的方式进行图案形成。然后，例如通过氯系干法蚀刻除去n－GaN接触层21、p－GaN主体层20和InGaN点埋置漂移层2的一部分，形成栅极沟槽26和肖特基面12。之后，剥离抗蚀剂28。
接着，如图13（C）所示，形成覆盖半导体层叠结构25表面的钝化膜11和起栅极绝缘膜27的作用的绝缘膜33。即，例如通过等离子体CVD法或ALD法等使由例如SiO2、SiN、AlO等构成的绝缘膜33沉积在晶圆的整个面上。这里，绝缘膜33的厚度约为50nm。
接着，如图13（D）、图14（A）所示，在GaN系纵型晶体管区域31的半导体层叠结构25的表面侧形成源电极22，在基板1的背面侧形成在GaN系纵型晶体管区域31中起漏电极23的作用、并在GaN系肖特基势垒二极管区域30中起阴极电极4的作用的漏极-阴极电极32。
即，首先，如图13（D）所示，以使抗蚀剂（图中未显示）在形成源电极22的区域22X以外的区域上残留的方式进行图案形成后，通过使用所希望的气体的干法蚀刻除去绝缘膜33。然后，剥离抗蚀剂后，如图14（A）所示，例如通过蒸镀-光刻法在GaN系纵型晶体管区域31的半导体层叠结构25的表面侧形成由例如Ti/Al构成的源电极22。接着，例如通过蒸镀法在基板背面的整个面上形成由例如Ti/Al构成的漏极-阴极电极32。这里，Ti/Al的厚度为约30nm/约300nm。之后，在约600℃左右进行快速热退火（RTA）。
接着，如图14（B）～图14（D）所示，在GaN系肖特基势垒二极管区域30的肖特基面12上形成阳极电极3，并在形成在GaN系纵型晶体管区域31的栅极沟槽26上的绝缘膜33上形成栅电极24。
即，首先，如图14（B）所示，为了使漂移层2的表面露出，即，为了使与阳极电极3进行肖特基接合的肖特基面12露出，例如通过光刻法形成抗蚀剂图案（图中未示出）。然后，对绝缘膜33进行干法蚀刻，在绝缘膜33上形成开口部，露出肖特基面12。接着，剥离抗蚀剂后，如图14（C）、图14（D）所示，在GaN系肖特基势垒二极管区域30的肖特基面12上例如通过溅射法形成由例如TaN/Cu构成的阳极电极3，并在形成在GaN系纵型晶体管区域31的栅极沟槽26上的绝缘膜33上形成栅电极24。
按照上述方法能制作本实施方式的半导体装置。即，能制造包括与具有以往的超结型漂移结构的纵型晶体管和肖特基势垒二极管具有同等性能的具有InGaN点埋置型漂移结构的纵型晶体管和肖特基势垒二极管的半导体装置。这种具有InGaN点埋置型漂移结构的纵型晶体管和肖特基势垒二极管如上所述，漂移层2可连续生长，因而比具有以往的超结型漂移结构的纵型晶体管和肖特基势垒二极管容易制作，并能削减工艺工时，实现低成本化。
尤其是，按照上述方法能将具有InGaN点埋置型漂移层2的纵型晶体管和肖特基势垒二极管制作在同一晶圆上，实现将纵型晶体管和肖特基势垒二极管集成化的半导体装置。此外，能削减在制造集成有纵型晶体管和肖特基势垒二极管的半导体装置时的工艺工时，实现低成本化。
因此，根据本实施方式的半导体装置及其制造方法，其具有以下优点：能在减少制造成本和工艺工时的同时实现与采用以往的超结型漂移结构时具有同等性能即具有同等的导通电阻和耐压（反向耐压）的半导体装置。
〔第4实施方式〕
接着，对本实施方式的半导体装置及其制造方法，参照图15、图16（A）～图16（C）进行说明。
本实施方式的半导体装置相对于上述第1实施方式的半导体装置〔参照图7（B）〕，其不同之处在于：代替n型GaN基板1而具有n型GaN接触层40。
本GaN系肖特基势垒二极管如图15所示，具有：n型GaN接触层40；n型GaN缓冲层5；InGaN点埋置漂移层2；阳极电极3；阴极电极4。
这里，阳极电极3与InGaN点埋置漂移层2肖特基接合。此外，阴极电极4设置在n型GaN接触层40的背面侧。即，阴极电极4设置在n型GaN接触层40的设置有InGaN点埋置漂移层2一侧的相反侧。此外，n型GaN接触层40设置在InGaN点埋置漂移层2的设置有阳极电极3一侧的相反侧。另外，n型GaN缓冲层5根据需要设置即可。
另外，其他构成的详细情况与上述第1实施方式的情况相同，因而此处省略其说明。
接着，对本实施方式的半导体装置的制造方法，参照图16（A）～图16（C）进行说明。
本半导体装置的制造方法包括使具有InGaN量子点6和埋置InGaN量子点6的GaN埋置层7的量子点层8多个层叠、形成漂移层2的工序。在本实施方式中，形成漂移层2的工序包括在n型GaN层1、5、7（第1半导体层）的极性面（这里为Ga极性面）上形成InGaN量子点6的工序和将InGaN量子点6用n型GaN层7（第2半导体层）埋置的工序。此外，还包括在形成漂移层2的工序之后形成与漂移层2肖特基接合的阳极电极3的工序。
下面进行具体说明。
按上述方法构成的半导体装置不具有基板1，因而能使用各种基板作为生长用基板。例如可形成在GaN、蓝宝石、碳化硅（SiC）、硅（Si）、氮化铝（AlN）、氧化锌（ZnO）等基板上。
另外，如上述第1实施方式那样，在使半导体装置为具有基板1的半导体装置时，可以使用的基板就会受到限制。例如，蓝宝石、AlN等基板的导电性差、高电阻，导致不能使用这些基板。此外，虽然可使例如SiC、Si、ZnO等基板为导电性基板，但因与形成在这些基板上的由GaN系半导体构成的缓冲层、核形成层的传导带不连续，使得导通电阻高，因而不适宜使用这些基板。所以，在上述第1实施方式中，使用n型GaN基板1作为导通阻抗不会升高的导电性基板。这样，如上述第1实施方式那样，在使半导体装置为具有基板1的半导体装置时，可以使用的基板受到限制。
下面，以使用高电阻的蓝宝石基板作为生长用基板、制作具有InGaN点埋置漂移层的GaN系肖特基势垒二极管的情况为例进行说明。
首先，如图16（A）所示，例如通过PAMBE法在蓝宝石基板41上使AlN核形成层42、n+－GaN接触层40、n－GaN缓冲层5、InGaN点埋置漂移层2进行结晶生长，形成半导体层叠结构43。这里，漂移层2的生长温度约为520℃，除此以外的生长温度约为750℃。此外，n+－GaN接触层40的厚度约为1μm，杂质浓度约为2×1018cm-3。此外，n－GaN缓冲层5的厚度约为0.2μm，杂质浓度约为2×1017cm-3。此外，InGaN点埋置漂移层2通过与上述第1实施方式相同的工序形成，其厚度例如约为1μm。
接着，如图16（B）所示，例如通过等离子体CVD在半导体层叠结构43表面形成SiN钝化膜11后，使用例如激光，剥离具有n+－GaN接触层40、n－GaN缓冲层5和InGaN点埋置漂移层2的GaN系半导体层叠结构44。即，通过例如激光剥离法，从通过上述方法形成的半导体层叠结构43上除去AlN核形成层42，剥离蓝宝石基板41，形成表面具有SiN钝化层11的GaN系半导体层叠结构44。另外，也将GaN系半导体层叠结构44称为GaN外延结晶层。
另外，基板除去方法不限于上述方法，例如也可以使用光电化学蚀刻（PEC）等。此外，在使用Si基板作为生长用基板时，也可以使用例如湿法蚀刻等。
接着，如图16（C）所示，在剥离后的GaN系半导体层叠结构44的背面侧，即在n+－GaN接触层40的背面侧，与上述第1实施方式同样，例如通过蒸镀法形成由例如Ti/Al构成的阴极电极4。
接着，与上述第1实施方式同样，在SiN钝化膜11上形成开口部、使肖特基区域12露出后，例如通过溅射法形成由例如TaN/Cu构成的阳极电极3。
按照上述方法能制作本实施方式的半导体装置（GaN系肖特基势垒二极管）。即，能制造与具有以往的超结型漂移结构的肖特基势垒二极管具有同等性能的具有InGaN点埋置型漂移结构的肖特基势垒二极管。这种具有InGaN点埋置型漂移结构的肖特基势垒二极管如上所述，漂移层2可连续生长，因而比具有以往的超结型漂移结构的肖特基势垒二极管容易制作，并能削减工艺工时，实现低成本化。
尤其是，如上所述，通过除去基板41和核形成层42、在n+－GaN接触层40上电连接阴极电极4，即使使用高电阻的蓝宝石基板41等各种基板作为生长用基板，也能制作与上述第1实施方式相同的肖特基势垒二极管。
因此，根据本实施方式的半导体装置及其制造方法，其具有以下优点：能在减少制造成本和工艺工时的同时实现与采用以往的超结型漂移结构时具有同等性能即具有同等的导通电阻和耐压（反向耐压）的半导体装置。
另外，在上述实施方式中，是作为上述第1实施方式的变形例进行了说明，但并不局限于此，也可作为上述第2、第3实施方式的变形例而构成。即，也可将本实施方式的构成用于上述第2、第3实施方式的构成中。
〔第5实施方式〕
接着，对本实施方式的半导体装置及其制造方法，参照图17、图18（A）～图18（C）进行说明。
本实施方式的半导体装置相对于上述第4实施方式的半导体装置（参照图15），其不同之处在于：如图17所示，保留了基板41和核形成层42，具有导通孔45和导通配线46。另外，在本实施方式中，以使用Si基板作为基板（生长用基板）41的情况为例进行说明。
本GaN系肖特基势垒二极管具有Si基板41、AlN核形成层42、n型GaN接触层40、n型GaN缓冲层5、InGaN点埋置漂移层2、阳极电极3、阴极电极4、导通孔45和导通配线46。
这里，阳极电极3与InGaN点埋置漂移层2肖特基接合。此外，阴极电极4设置在n型GaN接触层40的背面侧。即，阴极电极4设置在n型GaN接触层40的设置有InGaN点埋置漂移层2一侧的相反侧。此外，n型GaN接触层40设置在InGaN点埋置漂移层2的设置有阳极电极3一侧的相反侧。此外，Si基板41设置在n型GaN接触层40的设置有InGaN点埋置漂移层2一侧的相反侧。导通孔45设置在Si基板41和AlN核形成层42中。即，以贯穿Si基板41和AlN核形成层42的方式设置有导通孔45。而且，导通孔45中设置有阴极电极4和与该阴极电极4电连接的导通配线46。此外，n型GaN缓冲层5根据需要设置即可。
若如上述第4实施方式那样完全除去基板41，则有芯片强度显著降低之虞，与此相对，按本实施方式的方式构成，则能提高芯片强度。
另外，其他构成的详细情况与上述第4实施方式的情况相同，因而此处省略其说明。
接着，对本实施方式的半导体装置的制造方法，参照图18（A）～图18（C）进行说明。
本半导体装置的制造方法包括使包含InGaN量子点6和埋置InGaN量子点6的GaN埋置层7的量子点层8多个层叠、形成漂移层2的工序。在本实施方式中，形成漂移层2的工序包括在n型GaN层1、5、7（第1半导体层）的极性面（这里为Ga极性面）上形成InGaN量子点6的工序和将InGaN量子点6用n型GaN层7（第2半导体层）埋置的工序。此外，还包括在形成漂移层2的工序之后形成与漂移层2肖特基接合的阳极电极3工序。
下面进行具体说明。
首先，如图18（A）所示，例如通过有机金属气相沉积（MOCVD：MetalOrganicChemicalVaporDeposition）法在Si基板41上使AlN核形成层42、n＋－GaN接触层40、n－GaN缓冲层5、InGaN点埋置漂移层2进行结晶生长，形成半导体层叠结构43。这里，在使AlN核形成层42、n＋－GaN接触层40和n－GaN缓冲层5在约1050℃的生长温度下结晶生长后，将生长温度降至约670℃，使InGaN点埋置漂移层2进行结晶生长。此外，n＋－GaN接触层40的厚度约为1μm，杂质浓度约为2×1018cm-3。n－GaN缓冲层5的厚度约为0.2μm，杂质浓度约为2×1017cm-3。InGaN点埋置漂移层2按与上述第1实施方式相同的工序形成，其厚度例如约为1μm。
然后，如图18（B）所示，例如通过干法蚀刻形成从Si基板41的背面通到n+－GaN接触层40的导通孔45。即，形成贯穿Si基板层41和AlN核形成层42的导通孔45。
接着，如图18（C）所示，在露出在形成有导通孔45的区域上的n+－GaN接触层40的背面侧例如通过蒸镀法形成由例如Ti/Al构成的阴极电极4。
接着，形成与形成在导通孔45中的阴极电极4电连接的导通配线46。即，例如通过Ti/Cu溅射和埋置镀Cu，在阴极电极4的背面侧形成导通配线46。
接着，例如通过等离子体CVD法在半导体层叠结构43的表面形成SiN钝化膜11。并且，在SiN钝化膜11上形成开口部、使肖特基区域12露出后，例如通过溅射法形成由例如TaN/Cu构成的阳极电极3。
按照上述方法能制作本实施方式的半导体装置（GaN系肖特基势垒二极管）。即，能制造与具有以往的超结型漂移结构的肖特基势垒二极管具有同等性能的具有InGaN点埋置型漂移结构的肖特基势垒二极管。这种具有InGaN点埋置型漂移结构的肖特基势垒二极管如上所述，漂移层2可连续生长，因而比具有以往的超结型漂移结构的肖特基势垒二极管容易制作，并能削减工艺工时，实现低成本化。
尤其是，如上所述，在除去基板41和核形成层42而形成的导通孔45中形成与n+－GaN接触层40电连接的阴极电极4，并在阴极电极4上电连接导通配线46。这样，能在使用Si基板等各种基板作为基板41、确保芯片强度的同时制作与上述第1实施方式相同的肖特基势垒二极管。
因此，根据本实施方式的半导体装置及其制造方法，其具有以下优点：，能在减少制造成本和工艺工时的同时实现具有与采用以往的超结型漂移结构时同等的性能即具有同等的导通电阻和耐压（反向耐压）的半导体装置。
另外，在上述实施方式中是作为上述第4实施方式的变形例进行了说明的，上述第4实施方式是作为第1实施方式的变形例进行了说明的，但并不局限于此，还可作为上述第2、第3实施方式的变形例而构成。即，还可将本实施方式的构成适用在上述第2、第3实施方式的构成中。
此外，在上述实施方式中，以使用Si基板作为基材41的情况为例进行了说明，但不局限于此，与上述第4实施方式的情况相同，可以使用由GaN、SiC、AlN、ZnO、蓝宝石等构成且能进行导通孔加工的基板。
〔第6实施方式〕
接着，对本实施方式的半导体装置及其制造方法、电源装置，参照图19（A）、图19（B）、图20（A）、图20（B）进行说明。
本实施方式的半导体装置是具有上述各实施方式及它们的变形例中任一个的半导体装置（肖特基势垒二极管或纵型晶体管）作为半导体芯片的半导体封装件。
另外，具有肖特基势垒二极管的半导体芯片具有包括层间绝缘膜、配线和电极焊盘的配线层，电极焊盘介由配线与单个独立的肖特基势垒二极管的阳极电极电连接。此外，包含纵型晶体管的芯片具有包括层间绝缘膜、配线和电极焊盘的配线层，源极焊盘和栅极焊盘介由配线与单个独立的纵型晶体管的源电极和栅电极的各个电连接。
下面，以分立封装件（discretepackage）为例进行说明。
首先，具有包含肖特基势垒二极管的半导体芯片的分立封装件如图19（A）所示，具有：搭载包含上述各实施方式及它们的变形例中任一个的肖特基势垒二极管的半导体芯片55的载台（stage）50；阳极引线51；阴极引线52；接合线53（这里为Al线）；封装树脂54。另外，封装树脂54也称为封塑树脂。
而且，搭载在载台50上的半导体芯片55的阳极焊盘56通过Al线53与阳极引线51连接。此外，设置在半导体芯片55背面的整个面上的阴极电极4通过芯片粘接剂57（这里为焊料）被固定在载台50上，并介由该载台50与阴极引线52电连接。并且，上述这些被树脂封装。另外，也将芯片粘接剂57称为安装材料。此外，载台50也称为封装电极台。
这种分立封装件可按如下方法制作。
首先，将包含上述各实施方式及它们的变形例中任一个的肖特基势垒二极管的半导体芯片55用例如芯片粘接剂57（这里为焊料）固定在引线框的载台50上。这样，设置在半导体芯片55背面的整个面上的阴极电极4就介由芯片粘接剂57和载台50与阴极引线52电连接。
然后，通过使用例如Al线53等的接合将半导体芯片55的阳极焊盘56和阳极引线51连接。
然后，在通过例如传递模塑法进行树脂封装后，切除引线框。
按照这种方法即可制作上述分立封装件。
这里，以将半导体芯片55的焊盘56用作焊线用焊盘的分立封装件为例进行了说明，但不局限于此，也可以是其他半导体封装件。例如，可以是将半导体芯片的焊盘用作例如倒装芯片焊等无线焊用的焊盘的半导体封装件。此外，也可以是晶圆级封装件。还可以是分立封装件以外的半导体封装件。
接着，具有包含纵型晶体管的半导体芯片的分立封装件如图19（B）所示，具有：搭载包含上述各实施方式及它们的变形例中任一个的纵型晶体管的半导体芯片66的载台60；栅极引线61；源极引线62；漏极引线63；接合线64（这里为Al线）；封装树脂65。另外，封装树脂65也称为封塑树脂。
而且，设置在搭载在载台60上的半导体芯片66的表面侧上的栅极焊盘67和源极焊盘68通过Al线64分别与栅极引线61和源极引线62连接。此外，设置在半导体芯片66背面的整个面上的漏电极23通过芯片粘接剂69（这里为焊料）被固定在载台60上，并介由该载台60与漏极引线63电连接。并且，上述这些被树脂封装。
这种分立封装件可按如下方法制作。
首先，将包含上述各实施方式及它们的变形例中任一个的纵型晶体管的半导体芯片66用例如芯片粘接剂69（这里为焊料）固定在引线框的载台60上。这样，设置在半导体芯片66背面的整个面上的漏电极23就介由芯片粘接剂69和载台60与漏极引线63电连接。
然后，通过使用例如Al线64等的接合将半导体芯片66的栅极焊盘67和栅极引线61连接，并将源极焊盘68与源极引线62连接。
然后，在例如通过传递模塑法进行树脂封装后，切除引线框。
按照这种方法即可制作上述分立封装件。
这里，以将半导体芯片66的各焊盘67、68用作焊线用焊盘的分立封装件为例进行了说明，但不局限于此，也可以是其他半导体封装件。例如，可以是将半导体芯片的各焊盘用作例如倒装芯片焊等无线焊用的焊盘的半导体封装件。此外，也可以是晶圆级封装件。还可以是分立封装件以外的半导体封装件。
接着，对具有包含上述肖特基势垒二极管或纵型晶体管的半导体封装件的电源装置，参照图20（A）、图20（B）进行说明。
下面，以在图20（A）所示的服务器或服务器系统用电源装置70所具有的PFC（powerfactorcorrection；功率因数校正）电路71中使用上述半导体封装件所包含的肖特基势垒二极管和上述半导体封装件所包含的纵型晶体管的情况为例进行说明。
本PFC电路71如图20（B）所示，具有：二极管桥80；扼流圈81；第1电容器82；上述半导体封装件中所包含的纵型晶体管（开关元件）83；上述半导体封装件中所包含的肖特基势垒二极管（SBD）84；第2电容器85。
这里，本PFC电路71通过将二极管桥80、扼流圈81、第1电容器82、上述半导体封装件中所包含的纵型晶体管83、上述半导体封装件中所包含的肖特基势垒二极管84和第2电容器85安装在电路基板上而构成。
在本实施方式中，上述半导体封装件的漏极引线63、源极引线62和栅极引线61分别插入电路基板的漏极引线插入部、源极引线插入部和栅极引线插入部，例如用焊料等固定。通过这种方法，上述半导体封装件中所包含的纵型晶体管83连接到形成在电路基板上的PFC电路71上。
此外，在本实施方式中，上述半导体封装件的阳极引线51和阴极引线52分别插入电路基板的阳极引线插入部和阴极引线插入部，例如用焊料等固定。通过这种方法，上述半导体封装件中所包含的肖特基势垒二极管84连接到形成在电路基板上的PFC电路71上。
而且，在本PFC电路71中，纵型晶体管83的漏电极23与扼流圈81的一方端子和肖特基势垒二极管84的阳极电极3连接。此外，扼流圈81的另一方端子与第1电容器82的一方端子连接，肖特基势垒二极管84的阴极电极4与第2电容器85的一方端子连接。并且，第1电容器82的另一方端子、纵型晶体管83的源电极22和第2电容器85的另一方端子接地。此外，第1电容器82的两端子与二极管桥80的一对端子连接，二极管桥80的另一对端子与输入交流（AC）电压的输入端子连接。此外，第2电容器85的两端子与输出直流（DC）电压的输出端子连接。此外，纵型晶体管83的栅电极24与图中未示出的栅极驱动器连接。从而，在本PFC电路71中，通过由栅极驱动器驱动纵型晶体管83而将从输入端子输入的AC电压转换为DC电压并从输出端子输出。
因此，根据本实施方式的电源装置，其具有能提高可靠性的优点。即，其具有以下优点：由于使用包含能在减少制造成本和工艺工时的同时具有与采用以往的超结型漂移结构的器件同等的性能即具有同等的导通电阻和耐压（反向耐压）的上述各实施方式及它们的变形例中任一个的肖特基势垒二极管或纵型晶体管的半导体芯片56，因而能在减少制造成本和工艺工时的同时构筑可靠性高的电源装置。
这里，以将上述半导体装置（肖特基势垒二极管、纵型晶体管或包含肖特基势垒二极管、纵型晶体管的半导体封装件）用于服务器或服务器系统中所用的电源装置70所包含的PFC电路71时的情况为例进行了说明，但并不局限于此。例如可将上述半导体装置（肖特基势垒二极管、纵型晶体管或包含肖特基势垒二极管、纵型晶体管的半导体封装件）用于服务器或服务器系统以外的电脑等电子设备（电子装置）。此外，还可将上述半导体装置（半导体封装件）用于电源装置所具有的其他电路（例如DC－DC变频器等）。
〔其他〕
另外，本发明不局限于上述各实施方式和变形例中所记载的构成，在不脱离本发明目的的范围内可进行各种变形。
例如，在上述各实施方式及变形例中，漂移层2为使具有InGaN量子点6和埋置InGaN量子点6的n型GaN埋置层7的量子点层8多个层叠而成的结构，但并不局限于此。
例如，可以不使用GaN埋置层，而将与GaN的晶格常数相同的InAlN或InAlGaN用于埋置层，这种情况下也能获得与上述各实施方式和变形例同样的效果。此外，例如如图21～25所示，也可不使用GaN埋置层而使用AlGaN埋置层7A、不使用InGaN量子点而使用GaN量子点6A，这种情况下也能获得与上述各实施方式和变形例同样的效果。这种情况下，漂移层2为使包含具有GaN量子点6A和GaN浸润层9A的GaN层10A以及AlGaN埋置层7A的量子点层8A多个层叠而成的结构。此外，不使用GaN缓冲层而使用AlGaN缓冲层5A。
总之，漂移层2只要具有使包括含有InxGa1-xN（0≤x≤1）的量子点和埋置量子点、含有n型Inx（GayAl1-y）1-xN（0≤x≤1、0≤y≤1）的埋置层的量子点层多个层叠而成的结构即可。
这种情况下，半导体装置的制造方法只要包括使量子点层多个层叠、形成漂移层的工序即可，所述量子点层包括含有InxGa1-xN（0≤x≤1）的量子点和埋置量子点、含有n型Inx（GayAl1-y）1-xN（0≤x≤1、0≤y≤1）的埋置层。
另外，按量子点的晶格常数大于埋置层的晶格常数的方式选择量子点和埋置层的材料。即，量子点具有的晶格常数大于埋置层的晶格常数。换言之，埋置层具有的晶格常数小于量子点的晶格常数。
此外，在上述各实施方式中，在Ga极性面上设置量子点，通过肖特基势垒或p型半导体层和基板侧的负的固定电荷所产生的电势提升效果，使量子点部分、并进而使量子点在垂直方向上排列的区域发生p型化，但并不局限于此，只要在极性面上设置量子点即可。这种情况下，优选在极性强的结晶面上设置量子点。
例如，如图26（A）所示，可在N极性面上设置量子点6，通过肖特基势垒或p型半导体层和基板侧的负的固定电荷所产生的电势提升效果，使量子点6部分、以及量子点6在垂直方向上排列的区域发生p型化。
这里，要形成在N极性面上设有量子点6的半导体装置，使用n+－GaN（000－1）基板1A作为n型GaN基板即可。这种情况下，n型GaN基板1A的表面为N面、即N元素位于表面的N极性面。这种情况下，n型GaN基板1A的表面为（000－1）面，即具有（000－1）的面方位的结晶面。亦即，n型GaN基板1A的表面为N面，即N元素位于表面的N极性面。这种情况下，设置在表面具有N极性面的n型GaN基板1A上的i－GaN层90的表面和设置在其上方的多个n型GaN埋置层7的表面均为N极性面。这样，InGaN量子点6就设置在i－GaN层90或n型GaN埋置层7的N极性面上。这种情况下，量子点6也是设置在极性面上。
这种在N极性面上设有量子点6的的半导体装置例如可按如下方法制作。
即，首先，如图26（A）所示，在n+－GaN（000－1）基板1A上使i－GaN层90、InGaN点埋置漂移层2、n－GaN缓冲层5、n+－GaN接触层40进行结晶生长。然后，如图26（B）所示，除去n+－GaN（000－1）基板1A和i－GaN层90后，以覆盖露出的InGaN点埋置漂移层2表面的方式形成SiN钝化膜11。然后，在SiN钝化膜11上形成开口部，使肖特基区域12露出，之后，例如用溅射法形成由例如TaN/Cu构成的阳极电极3。此外，在n+－GaN接触层40的表面上例如用蒸镀法形成由例如Ti/Al构成的阴极电极4。通过这种方法就能制作在N极性面上设有量子点6的半导体装置。这里，半导体装置具有：n型GaN接触层40；n－GaN缓冲层5；InGaN点埋置漂移层2；阳极电极3：阴极电极4。
这种情况下，在上述半导体装置的制造方法中，使形成漂移层的工序包括如下工序即可：在含有n型Inx（GayAl1-y）1-xN（0≤x≤1、0≤y≤1）的第1半导体层的极性面上形成含有InxGa1-xN（0≤x≤1）的量子点的工序；将量子点用含有n型Inx（GayAl1-y）1-xN（0≤x≤1、0≤y≤1）的第2半导体层埋置的工序。
此外，在上述各实施方式和变形例中，在极性面上设置量子点，通过肖特基势垒或p型半导体层和基板侧的负的固定电荷所产生的电势提升效果，使量子点部分、并进而使量子点在垂直方向上排列的区域发生p型化，但并不局限于此。例如，也可通过在M面即（1-000）面、A面之类的无极性面上设置量子点、并在量子点中掺杂p型杂质而使量子点部分、并进而使量子点在垂直方向上排列的区域发生p型化。即，在无极性面上设置量子点时，不会产生上述各实施例和变形例那样的固定电荷，因此，可通过在量子点中掺杂p型杂质而使量子点部分、并进而使量子点在垂直方向上排列的区域发生p型化。这样，不是通过在极性面上设置量子点而使量子点部分、并进而使量子点在垂直方向上排列的区域发生p型化，而是可通过在量子点中掺杂p型杂质而使量子点部分、并进而使量子点在垂直方向上排列的区域发生p型化。
这种情况下，在上述半导体装置的制造方法中，只要形成漂移层的工序包括如下工序即可：在含有n型Inx（GayAl1-y）1-xN（0≤x≤1、0≤y≤1）的第1半导体层上形成含有InxGa1-xN（0≤x≤1）和p型杂质的量子点的工序；将量子点用含有n型Inx（GayAl1-y）1-xN（0≤x≤1、0≤y≤1）的第2半导体层埋置的工序。
此外，在上述各实施方式和变形例中，漂移层的厚度约在0.1μm以上，具体而言，约为1μm，但并不局限于此，例如漂移层可以更厚。
但是，若使漂移层的厚度增加，则肖特基势垒或p型半导体层和基板侧的负的固定电荷所产生的电势提升效果影响不到漂移层厚度方向的中间区域，在该中间区域，电势会下降，不p型化。这种情况下，通过向量子点中掺杂例如Mg等p型杂质，即使在使漂移层的厚度增加的情况下，在漂移层的整个区域中也可切实进行p型化。即，在未向量子点（这里为InGaN量子点）掺杂p型杂质的漂移层中，如图27中的实线B、b所示，在漂移层的厚度方向的中间区域，电势会下降，不p型化。与此相对，在向量子点（这里为InGaN量子点）掺杂了p型杂质的漂移层中，如图27中的实线A、a所示，在漂移层的整个区域，量子点6在垂直方向上排列的区域发生p型化。另外，在图27中，实线A、B表示传导带下端的能量Ec，实线a、b表示价电子带上端的能量Ev。此外，在图27中，横轴表示距阳极电极与最表面的InGaN量子点的界面的距离。
综上，如上述各实施方式和变形例那样，除了可通过在极性面上设置量子点而使量子点部分、并进而使量子点在垂直方向上排列的区域发生p型化以外，还可通过在量子点中掺杂p型杂质而进一步提高p型化的效果。另外，即使在不使漂移层的厚度增加的情况下，例如在使漂移层为上述各实施方式和变形例那样的厚度的情况下，也可通过在极性面上设置量子点、并进一步在量子点中掺杂p型杂质而使量子点部分、并进而使量子点在垂直方向上排列的区域发生p型化。这种情况下，在上述半导体装置的制造方法中，只要形成漂移层的工序包括如下工序即可：在含有n型Inx（GayAl1-y）1-xN（0≤x≤1、0≤y≤1）的第1半导体层的极性面上形成含有InxGa1-xN（0≤x≤1）和p型杂质的量子点的工序；将量子点用含有n型Inx（GayAl1-y）1-xN（0≤x≤1、0≤y≤1）的第2半导体层埋置的工序。
符号说明：
1n型GaN基板〔n+－GaN（0001）基板〕
1An型GaN基板〔n+－GaN（000－1）基板〕
2漂移层
3阳极电极
4阴极电极
5n型GaN缓冲层
5An型AlGaN缓冲层
6InGaN量子点
6AGaN量子点
6n型GaN埋置层
7An型AlGaN埋置层
8、8A量子点层
9InGaN浸润层
9AGaN浸润层
10InGaN层
10AGaN层
11SiN膜（SiN钝化膜；绝缘膜）
12肖特基区域
20p型GaN主体层（p型半导体层）
21n型GaN接触层
22源电极
22X源电极形成区域
23漏电极
24栅电极
25半导体层叠结构
26栅极沟槽
27绝缘膜（栅极绝缘膜）
28抗蚀剂
30GaN系肖特基势垒二极管区域
31GaN系纵型晶体管区域
32共用电极
33共用绝缘膜
40n型GaN接触层
41蓝宝石基板
42AlN核形成层
43半导体层叠结构
44GaN系半导体层叠结构
45导通孔
46导通配线
50载台
51阳极引线
52阴极引线
53接合线
54封装树脂
55半导体芯片
56阳极焊盘
57芯片粘接剂
60载台
61栅极引线
62源极引线
63漏极引线
64接合线
65封装树脂
66半导体芯片
67栅极焊盘
68源极焊盘
69芯片粘接剂
70电源装置
71PFC电路
80二极管桥
81扼流圈
82第1电容器
83纵型晶体管（开关元件）
84肖特基势垒二极管（SBD）
85第2电容器
90i－GaN层

Claims (20)

1.半导体装置，其包含具有使多个量子点层层叠而成的结构的漂移层，所述量子点层具有包含InxGa1-xN(0≤x≤1)的量子点以及埋置所述量子点、含有n型Inx(GayAl1-y)1-xN(0≤x≤1、0≤y≤1)的埋置层，在n型的埋置层中，量子点在垂直方向上排列的区域被p型化。
2.根据权利要求1所述的半导体装置，其特征在于，所述量子点设置在极性面上。
3.根据权利要求1或2所述的半导体装置，其特征在于，所述量子点中掺杂有p型杂质。
4.根据权利要求1或2所述的半导体装置，其特征在于，具有肖特基接合在所述漂移层上的阳极电极。
5.根据权利要求1或2所述的半导体装置，其特征在于，具有与所述漂移层连接的p型半导体层。
6.根据权利要求1或2所述的半导体装置，其特征在于，具有肖特基接合在所述漂移层上的阳极电极，以及
与所述漂移层连接的p型半导体层。
7.根据权利要求4所述的半导体装置，其特征在于，具有设置在所述漂移层的设置有所述阳极电极一侧的相反侧的基板，以及
设置在所述基板的设置有所述漂移层一侧的相反侧的阴极电极。
8.根据权利要求4所述的半导体装置，其特征在于，具有设置在所述漂移层的设置有所述阳极电极一侧的相反侧的接触层，以及
设置在所述接触层的设置有所述漂移层一侧的相反侧的阴极电极。
9.根据权利要求4所述的半导体装置，其特征在于，具有设置在所述漂移层的设置有所述阳极电极一侧的相反侧的接触层、
设置在所述接触层的设置有所述漂移层一侧的相反侧的基板、
设置在所述基板上的导通孔、
设置在所述导通孔中的阴极电极、
设置在所述导通孔中、电连接在所述阴极电极上的导通配线。
10.根据权利要求5所述的半导体装置，其特征在于，具有设置在所述p型半导体层的设置有所述漂移层一侧的相反侧的源极电极、
设置在所述漂移层的设置有所述p型半导体一侧的相反侧的基板、
设置在所述基板的设置有所述漂移层一侧的相反侧的漏电极。
11.根据权利要求5所述的半导体装置，其特征在于，具有设置在所述p型半导体层的设置有所述漂移层一侧的相反侧的源电极、
设置在所述漂移层的设置有所述p型半导体层一侧的相反侧的接触层、
设置在所述接触层的设置有所述漂移层一侧的相反侧的漏电极。
12.根据权利要求5所述的半导体装置，其特征在于，具有设置在所述p型半导体层的设置有所述漂移层一侧的相反侧的源电极、
设置在所述漂移层的设置有所述p型半导体层一侧的相反侧的接触层、
设置在所述接触层的设置有所述漂移层一侧的相反侧的基板、
设置在所述基板上的导通孔、
设置在所述导通孔中的漏电极、
设置在所述导通孔中、电连接在所述漏电极上的导通配线。
13.根据权利要求1或2所述的半导体装置，其特征在于，所述量子点含有InxGa1-xN(0≤x≤1)。
14.根据权利要求1或2所述的半导体装置，其特征在于，所述量子点含有GaN，所述埋置层含有AlGaN。
15.电源装置，具有权利要求1～14中任一项所述的半导体装置。
16.半导体装置的制造方法，其包括使具有含有InxGa1-xN(0≤x≤1)的量子点和埋置所述量子点、含有n型Inx(GayAl1-y)1-xN(0≤x≤1、0≤y≤1)的埋置层的量子点层多个层叠、形成漂移层的工序，在n型的埋置层中，量子点在垂直方向上排列的区域被p型化。
17.根据权利要求16所述的半导体装置的制造方法，其特征在于，所述形成漂移层的工序包括：
在含有n型Inx(GayAl1-y)1-xN(0≤x≤1、0≤y≤1)的第1半导体层的极性面上形成含有InxGa1-xN(0≤x≤1)的量子点的工序，以及
用含有n型Inx(GayAl1-y)1-xN(0≤x≤1、0≤y≤1)的第2半导体层埋置所述量子点的工序。
18.根据权利要求16或17所述的半导体装置的制造方法，其特征在于，所述形成漂移层的工序包括：
在含有n型Inx(GayAl1-y)1-xN(0≤x≤1、0≤y≤1)的第1半导体层上形成含有InxGa1-xN(0≤x≤1)和p型杂质的量子点的工序，以及
用含有n型Inx(GayAl1-y)1-xN(0≤x≤1、0≤y≤1)的第2半导体层埋置所述量子点的工序。
19.根据权利要求16或17所述的半导体装置的制造方法，其特征在于，包括在所述形成漂移层的工序之后形成肖特基接合在所述漂移层上的阳极电极的工序。
20.根据权利要求16或17所述的半导体装置的制造方法，其特征在于，包括在所述形成漂移层的工序之后形成与所述漂移层连接的p型半导体层的工序。
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