JPWO2013054431A1 - 半導体装置及びその製造方法、電源装置 - Google Patents

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Abstract

半導体装置を、ＩｎｘＧａ１−ｘＮ（０≰ｘ≰１）を含む量子ドット（６）と、量子ドットを埋め込み、ｎ型Ｉｎｘ（ＧａｙＡｌ１−ｙ）１−ｘＮ（０≰ｘ≰１、０≰ｙ≰１）を含む埋込層（７）とを備える量子ドット層（８）を複数積層させた構造を有するドリフト層（２）を備えるものとする。

Description

本発明は、半導体装置及びその製造方法、電源装置に関する。
窒化ガリウム（ＧａＮ）系半導体を用いた半導体装置は、その物性的特徴から高耐圧で高速動作可能なデバイスとして、例えばサーバシステム等への応用が期待されている。
例えばＧａＮ系ショットキーバリアダイオードやＧａＮ系縦型トランジスタなどのＧａＮ系半導体装置のデバイス特性としては、オン抵抗と耐圧が重要であり、これらはＧａＮ系半導体装置に備えられるドリフト層によってほぼ決まる。
ところで、オン抵抗と耐圧はトレードオフの関係にあるため、オン抵抗が下がれば、耐圧が低下してしまう。このため、従来のＳｉやＳｉＣを用いた半導体装置では、図２８に示すように、ドリフト層にスーパージャンクション構造を採用している。
このようなスーパージャンクション型ドリフト構造を備える半導体装置は、ｐｎ接合面が垂直方向（縦方向）へ延びるように、ｐ型半導体層及びｎ型半導体層を水平方向（横方向）へ交互に配置した構造を有するドリフト層を備える。このような構造を有するドリフト層は、イオン注入と再結晶成長の繰り返し、又は、トレンチ形成、埋め込み成長及び研磨によって実現される。このようなスーパージャンクション型ドリフト構造を備える半導体装置では、ｎ型半導体層のドナー濃度を高めることでオン抵抗を低減することができる一方、オフ時にはｐｎ接合面に沿って延びる空乏層が水平方向へ広がるため、耐圧を高めることができる。
特開２００７−１２８５８号公報 特開２００２−９０８３号公報
しかしながら、上述のスーパージャンクション型ドリフト構造を備える半導体装置のドリフト層を、イオン注入と再結晶成長の繰り返しによって形成する場合、プロセス工程が複雑で、時間がかかり、コストが高くなる。また、上述のスーパージャンクション型ドリフト構造をＧａＮ系半導体装置に適用する場合、ＧａＮ系半導体はイオン注入によるｐ型化が極めて難しい材料であるため、ドリフト層を、イオン注入と再結晶成長の繰り返しによって形成するのは極めて難しい。
一方、上述のスーパージャンクション型ドリフト構造を備える半導体装置のドリフト層を、トレンチ形成、埋め込み成長及び研磨によって形成する場合、エッチングや研磨が必要となる。このため、イオン注入と再結晶成長の繰り返しによって形成する場合と比較して、さらにプロセス工程が複雑化し、時間がかかり、コストが高くなる。これは、上述のスーパージャンクション型ドリフト構造をＧａＮ系半導体装置に適用する場合も同様である。
このように、ＧａＮ系半導体装置において、製造コスト及びプロセス工数を低減しながら、上述のスーパージャンクション型ドリフト構造を実現することは極めて困難であった。
そこで、製造コスト及びプロセス工数を低減しながら、従来のスーパージャンクション型ドリフト構造を採用した場合と同等の性能、即ち、同等のオン抵抗及び耐圧を有するＧａＮ系半導体装置を実現したい。
本半導体装置及び電源装置は、ＩｎｘＧａ１−ｘＮ（０≦ｘ≦１）を含む量子ドットと、量子ドットを埋め込み、ｎ型Ｉｎｘ（ＧａｙＡｌ１−ｙ）１−ｘＮ（０≦ｘ≦１、０≦ｙ≦１）を含む埋込層とを備える量子ドット層を複数積層させた構造を有するドリフト層を備える。
本半導体装置の製造方法は、ＩｎｘＧａ１−ｘＮ（０≦ｘ≦１）を含む量子ドットと、量子ドットを埋め込み、ｎ型Ｉｎｘ（ＧａｙＡｌ１−ｙ）１−ｘＮ（０≦ｘ≦１、０≦ｙ≦１）を含む埋込層とを備える量子ドット層を複数積層させてドリフト層を形成する工程を含む。
したがって、本半導体装置及びその製造方法、電源装置によれば、製造コスト及びプロセス工数を低減しながら、従来のスーパージャンクション型ドリフト構造を採用した場合と同等の性能、即ち、同等のオン抵抗及び耐圧を有するものを実現できるという利点がある。
第１実施形態の半導体装置の構成を示す模式的断面図である。 第１実施形態の半導体装置において量子ドットの部分がｐ型化することを説明するための模式図である。 第１実施形態の半導体装置において量子ドットの部分がｐ型化することを説明するためのバンド図である。 図４（Ａ）は、従来のスーパージャンクション型ドリフト構造の場合の電子密度分布を示す図であり、図４（Ｂ）は、第１実施形態のＩｎＧａＮドット埋め込み型ドリフト構造の場合の電子密度分布を示す図である。 ｎ−ＧａＮ単一ドリフト構造、従来のスーパージャンクション型ドリフト構造、第１実施形態のＩｎＧａＮドット埋め込み型ドリフト構造のそれぞれの場合の電流−電圧特性（Ｉ−Ｖ特性）を示す図である。 図６（Ａ）〜図６（Ｄ）は、第１実施形態の半導体装置の製造方法を説明するための模式的断面図である。 図７（Ａ）〜図７（Ｃ）は、第１実施形態の半導体装置の製造方法を説明するための模式図であって、図７（Ａ）、図７（Ｂ）は断面図であり、図７（Ｃ）は平面図である。 第２実施形態の半導体装置の構成を示す模式的断面図である。 第２実施形態の半導体装置において量子ドットの部分がｐ型化することを説明するためのバンド図である。 図１０（Ａ）〜図１０（Ｄ）は、第２実施形態の半導体装置の製造方法を説明するための模式的断面図である。 図１１（Ａ）〜図１１（Ｃ）は、第２実施形態の半導体装置の製造方法を説明するための模式図であって、図１１（Ａ）、図１１（Ｂ）は断面図であり、図１１（Ｃ）は平面図である。 第３実施形態の半導体装置の構成を示す模式的断面図である。 図１３（Ａ）〜図１３（Ｄ）は、第３実施形態の半導体装置の製造方法を説明するための模式的断面図である。 図１４（Ａ）〜図１４（Ｄ）は、第２実施形態の半導体装置の製造方法を説明するための模式図であって、図１４（Ａ）〜図１４（Ｃ）は断面図であり、図１４（Ｄ）は平面図である。 第４実施形態の半導体装置の構成を示す模式的断面図である。 図１６（Ａ）〜図１６（Ｃ）は、第４実施形態の半導体装置の製造方法を説明するための模式的断面図である。 第５実施形態の半導体装置の構成を示す模式的断面図である。 図１８（Ａ）〜図１８（Ｃ）は、第５実施形態の半導体装置の製造方法を説明するための模式的断面図である。 図１９（Ａ）、図１９（Ｂ）は、第６実施形態の半導体装置（半導体パッケージ）の構成を示す模式的平面図である。 図２０（Ａ）、図２０（Ｂ）は、第６実施形態の電源装置の構成を示す模式図である。 第１実施形態の変形例の半導体装置の構成を示す模式的断面図である。 第２実施形態の変形例の半導体装置の構成を示す模式的断面図である。 第３実施形態の変形例の半導体装置の構成を示す模式的断面図である。 第４実施形態の変形例の半導体装置の構成を示す模式的断面図である。 第５実施形態の変形例の半導体装置の構成を示す模式的断面図である。 図２６（Ａ）、図２６（Ｂ）は、第１実施形態の変形例の半導体装置の構成及びその製造方法を示す模式的断面図である。 第１実施形態の半導体装置においてドリフト層を厚くする場合に量子ドットの部分をｐ型化する方法を説明するためのバンド図である。 従来のスーパージャンクション型ドリフト構造を有するショットキーバリアダイオードの構成を示す模式的断面図である。
以下、図面により、本発明の実施の形態にかかる半導体装置及びその製造方法、電源装置について説明する。
［第１実施形態］
まず、本実施形態にかかる半導体装置及びその製造方法について、図１〜図７（Ｃ）を参照しながら説明する。
本実施形態にかかる半導体装置は、ＧａＮ系半導体を用いた高耐圧で高速動作可能な半導体装置であって、例えばＧａＮ系ショットキーバリアダイオード（ＧａＮ系電子デバイス）である。
本ＧａＮ系ショットキーバリアダイオードは、図１に示すように、ｎ型ＧａＮ基板１と、ｎ型ＧａＮ基板１上に設けられたドリフト層２と、ドリフト層２にショットキー接合されるアノード電極３と、ｎ型ＧａＮ基板１の裏面側に設けられたカソード電極４とを備える。
この場合、ｎ型ＧａＮ基板１は、ドリフト層２のアノード電極３が設けられている側の反対側に設けられている。また、カソード電極４は、ｎ型ＧａＮ基板１のドリフト層２が設けられている側の反対側に設けられている。
なお、本実施形態では、ｎ型ＧａＮ基板１上にｎ型ＧａＮバッファ層５を介してドリフト層２を備える［図７（Ｂ）参照］。つまり、ｎ型ＧａＮ基板１とドリフト層２との間にｎ型ＧａＮバッファ層５を備える。なお、アノード電極３をショットキー電極ともいう。また、カソード電極４をオーミック電極ともいう。
本実施形態では、ドリフト層２は、ＩｎＧａＮ量子ドット６と、ＩｎＧａＮ量子ドット６を埋め込むｎ型ＧａＮ埋込層７とを備える量子ドット層８を複数積層させた構造を有する。
このような構造を有するドリフト層２は、ＧａＮ層１、５、７上にＩｎＧａＮ層１０を成長させ、このＩｎＧａＮ層１０をＧａＮ層７で埋め込む工程を複数回繰り返すことで形成することができる。特に、ＧａＮ上にＩｎＧａＮを成長させると、ＩｎＧａＮはドット状になってＩｎＧａＮ量子ドット６が形成される。この場合、ＩｎＧａＮウェッティング層９も形成される。このため、ドリフト層２は、ＩｎＧａＮウェッティング層９も含む。その後、ＧａＮを成長させて、ＩｎＧａＮ量子ドット６を埋め込む。再度、ＧａＮ上にＩｎＧａＮを成長させると、ＩｎＧａＮ量子ドット６の直上にＩｎＧａＮ量子ドット６が形成される。このため、複数のＩｎＧａＮ量子ドット６が垂直方向（縦方向）に並ぶことになる。なお、ＩｎＧａＮ量子ドット６は面内で複数形成されるため、この垂直方向に並んだ複数のＩｎＧａＮ量子ドット６は、面内で複数形成されることになる。このようにして形成されるＩｎＧａＮ量子ドット６を、自己組織化ＩｎＧａＮ量子ドットという。なお、ＩｎＧａＮ量子ドット６を、ＩｎＧａＮドット又は自己組織化量子ドットともいう。
また、本実施形態では、ｎ型ＧａＮ基板１は、ｎ＋−ＧａＮ（０００１）基板である。この場合、ｎ型ＧａＮ基板１の表面は、（０００１）面、即ち、（０００１）の面方位を有する結晶面である。つまり、ｎ型ＧａＮ基板１の表面は、Ｇａ面、即ち、表面にＧａ元素が位置するＧａ極性面となる。なお、（０００１）面又はＧａ面を、（０００１）Ｇａ面ともいう。この場合、表面に（０００１）Ｇａ面を有するｎ型ＧａＮ基板１上に設けられるｎ型ＧａＮバッファ層５［図７（Ｂ）参照］の表面及びその上方に設けられる複数のｎ型ＧａＮ埋込層７の表面は、いずれも（０００１）Ｇａ面となる。つまり、ｎ型ＧａＮ基板１、ｎ型ＧａＮバッファ層５［図７（Ｂ）参照］、複数のｎ型ＧａＮ埋込層７のそれぞれのアノード電極３側の表面は、（０００１）Ｇａ面となる。このため、ＩｎＧａＮ量子ドット６は、ｎ型ＧａＮ基板１、ｎ型ＧａＮバッファ層５［図７（Ｂ）参照］又はｎ型ＧａＮ埋込層７の（０００１）Ｇａ面上に設けられている。つまり、量子ドット６は、極性面上に設けられている。
このように、表面に（０００１）Ｇａ面を有するｎ型ＧａＮ基板１上にドリフト層２を設けると、下側ＧａＮ層１、５、７の（０００１）Ｇａ面上に、ＩｎＧａＮ量子ドット６及びＩｎＧａＮウェッティング層９を含むＩｎＧａＮ層１０が設けられることになる。また、このＩｎＧａＮ層１０は、表面に（０００１）Ｇａ面を有する上側ＧａＮ層７で埋め込まれることになる。
この場合、図２に示すように、下側ＧａＮ層１、５、７とＩｎＧａＮ層１０との界面に負の固定電荷が生じ、上側ＧａＮ層７とＩｎＧａＮ層１０との界面に正の固定電荷が生じる。これにより、電荷中性法則に従って、下側ＧａＮ層１、５、７とＩｎＧａＮ層１０との界面にホールが誘起され、上側ＧａＮ層７とＩｎＧａＮ層１０との界面に電子が誘起される。
ここでは、ＩｎＧａＮ層１０は、ＩｎＧａＮ量子ドット６及びＩｎＧａＮウェッティング層９を含む。そして、ウェッティング層９は非常に薄いため、ウェッティング層９の部分では電荷は相殺されるのに対し、量子ドット６の部分では電荷は相殺されない。ここで、量子ドット６の形状は、例えば断面三角形状であるため、量子ドット６の部分における正の固定電荷量と負の固定電荷量は、次式によって表すことができる。
正の固定電荷量＝負の固定電荷量×ｃｏｓθ
このため、量子ドット６の部分では、正の固定電荷量よりも負の固定電荷量の方が多くなる。これにより、量子ドット６の部分では、電子よりもホールの方が多くなり、ｐ型化する。そして、ドリフト層２では、上述のように、ｎ型ＧａＮ埋込層７の中で量子ドット６が垂直方向に並んでいる。このため、上述のような分極効果を利用して、ｎ型ＧａＮ埋込層７の中で量子ドット６が垂直方向に並んでいる領域をｐ型化することができる。
つまり、上述の構造を有する本実施形態のドリフト層２では、通常構造のドリフト層（ｎ−ＧａＮ単一ドリフト構造；図３中、実線Ｂ、ｂ参照）と比較して、図３中、実線Ａ、ａで示すように、ショットキーバリアと基板側の負の固定電荷によるポテンシャル持ち上げ効果によって、量子ドット６が垂直方向に並んでいる領域がｐ型化する。なお、ウェッティング層９が形成されている領域では、上述のように、電荷が相殺されるため、図３中、実線Ｃ、ｃで示すように、ポテンシャル持ち上げ効果は少ない。また、図３中、実線Ａ〜Ｃは伝導帯の下端のエネルギーＥｃを示しており、実線ａ〜ｃは価電子帯の上端のエネルギーＥｖを示している。また、図３において、横軸はアノード電極と最表面ＩｎＧａＮ量子ドットとの界面からの距離を示している。
これにより、従来のスーパージャンクション型ドリフト構造を採用した場合と同等の性能、即ち、同等のオン抵抗及び耐圧（逆方向耐圧）を有するドリフト層２を実現することができる。
また、上述のような構造を有する本実施形態のドリフト層２は、量子井戸のような閉じ込め効果を持たず、少なくとも約０．１μｍ以上の膜厚を有し、電子のみを走行させるものである。
なお、ＩｎＧａＮ量子ドットを利用した光デバイスでは、電子と正孔を注入して発光させるため、量子井戸内（膜厚＜０．１μｍ）にＩｎＧａＮドットを形成する（例えばII-Kyu Park et al., “Ultraviolet light-emitting diodes with self-assembled InGaN quantum dots”, APPLIED PHYSICS LETTERS, 90, 111116, 2007やMeng Zhang et al., “A InGaN/GaN quantum dot green (λ=524nm) laser”, APPLIED PHYSICS LETTERS, 98, 221104, 2011参照）。また、ＧａＮ等の窒化物半導体は、結晶面方位によって自発分極及びピエゾ分極によってヘテロ界面に固定電荷を発生させる。このため、極性の強い結晶面ではＩｎＧａＮドット内の電子と正孔の空間分布に距離が生じ発光効率が低下する。そこで、光デバイスの場合、Ｍ面、Ａ面のような無極性面上に量子ドットを形成する（O. Ambacher et al., “Two-dimensional electron gases induced by spontaneous and piezoelectric polarization charges in N- and Ga-face AlGaN/GaN heterostructures”, JOURNAL OF APPLIED PHYSICS, Vol.85, No.6, pp.3222-3233, 1999参照）。
ここで、図４（Ａ）は、従来のスーパージャンクション型ドリフト構造を採用した場合の電子密度分布のシミュレーション結果を示している。また、図４（Ｂ）は、本実施形態のＩｎＧａＮドット埋め込み型ドリフト構造を採用した場合の電子密度分布のシミュレーション結果を示している。
このシミュレーションでは、従来のスーパージャンクション型ドリフト構造は、例えばトレンチ形成、埋め込み成長及び研磨によって、ｎ−ＧａＮ層の表面側から深さ０．１μｍ×幅２０ｎｍの領域をｐ−ＧａＮ層にした構造としている。ここでは、ｎ−ＧａＮ層の不純物濃度は約２×１０１７ｃｍ−３であり、厚さは約０．５μｍである。また、ｐ−ＧａＮ層の不純物濃度は約３．３×１０１７ｃｍ−３である。
一方、ＩｎＧａＮドット埋め込み型ドリフト構造は、ｎ−ＧａＮバッファ層上に、ＩｎＧａＮ量子ドットをｎ−ＧａＮ埋込層で埋め込んだものを１０層積層した構造としている。ここでは、ｎ−ＧａＮバッファ層の不純物濃度は約２×１０１７ｃｍ−３であり、厚さは約０．４μｍである。また、ＩｎＧａＮ量子ドットは、底辺約２０ｎｍ×高さ約３ｎｍの断面三角形状であり（図２参照）、Ｉｎ組成は約０．２である。また、ドット密度は約１×１０１０ｃｍ−２である。また、ウェッティング層の厚さは約０．２ｎｍである。また、ｎ−ＧａＮ埋込層の不純物濃度は約２×１０１７ｃｍ−３であり、厚さは約１０ｎｍである。この場合、下側ＧａＮ／ＩｎＧａＮ界面の負の固定電荷は約１．９×１０１３ｃｍ−２、上側ＧａＮ／ＩｎＧａＮ界面の正の固定電荷は約１．８５×１０１３ｃｍ−２である。ここでは、ＩｎＧａＮ量子ドットの部分の正の固定電荷は、断面三角形状のドット形状を考慮して、負の固定電荷のｃｏｓθ倍として計算した（図２参照）。
図４（Ａ）、図４（Ｂ）に示すように、従来のスーパージャンクション型ドリフト構造を採用した場合、ＩｎＧａＮドット埋め込み型ドリフト構造を採用した場合のいずれの場合も、ほぼ同様の電子密度分布を示している。これは、ｎ−ＧａＮ層の中でＩｎＧａＮ量子ドットが垂直方向に並んでいる領域におけるポテンシャル（伝導帯ポテンシャル）の上昇、即ち、この領域のｐ型化を示しており、電子はＩｎＧａＮ量子ドットが垂直方向に並んでいる領域以外の領域を流れることを示している。
また、図５は、ｎ−ＧａＮ単一ドリフト構造、従来のスーパージャンクション型ドリフト構造、ＩｎＧａＮドット埋め込み型ドリフト構造のそれぞれを採用した場合の電流−電圧特性のシミュレーション結果を示している。なお、図５中、実線Ａはｎ−ＧａＮ単一ドリフト構造の電流−電圧特性のシミュレーション結果、実線Ｂは従来のスーパージャンクション型ドリフト構造の電流−電圧特性のシミュレーション結果、実線ＣはＩｎＧａＮドット埋め込み型ドリフト構造電流−電圧特性のシミュレーション結果を示している。
ここでは、ｎ−ＧａＮ単一ドリフト構造は、単一のｎ−ＧａＮ層からなり、ｎ−ＧａＮ層の不純物濃度は約２×１０１７ｃｍ−３であり、厚さは約０．５μｍである。なお、従来のスーパージャンクション型ドリフト構造、及び、ＩｎＧａＮドット埋め込み型ドリフト構造については、上述の図４（Ａ）、図４（Ｂ）のシミュレーションの場合と同様である。
図５に示すように、フォワード特性はいずれを採用した場合も変わらないが、ＩｎＧａＮドット埋め込みドリフト構造を採用した場合の逆方向リーク電流は、ｎ−ＧａＮ単一ドリフト構造を採用した場合よりも低く、従来のスーパージャンクション型ドリフト構造を採用した場合と同程度である。これは、ＩｎＧａＮドット埋め込みドリフト構造を採用した場合は、従来のスーパージャンクション型ドリフト構造を採用した場合と同等の効果を持つことを示している。
次に、本実施形態にかかる半導体装置（ＧａＮ系ショットキーバリアダイオード）の製造方法について、図６（Ａ）〜図６（Ｄ）、図７（Ａ）〜図７（Ｃ）を参照しながら説明する。
本半導体装置の製造方法は、ＩｎＧａＮ量子ドット６と、ＩｎＧａＮ量子ドット６を埋め込むＧａＮ埋込層７とを備える量子ドット層８を複数積層させてドリフト層２を形成する工程を含む。本実施形態では、ドリフト層２を形成する工程は、ｎ型ＧａＮ層（第１半導体層）１、５、７の極性面（ここではＧａ極性面）上に、ＩｎＧａＮ量子ドット６を形成する工程と、ＩｎＧａＮ量子ドット６を、ｎ型ＧａＮ層７（第２半導体層）で埋め込む工程とを含む。また、ドリフト層２を形成する工程の後に、ドリフト層２にショットキー接合されるアノード電極３を形成する工程を含む。
以下、具体的に説明する。
まず、図６（Ａ）に示すように、例えば、プラズマアシスト分子線エピタキシー（ＰＡＭＢＥ；Plasma-Assisted Molecular Beam Epitaxy）法によって、ｎ＋−ＧａＮ（０００１）基板１上に、ｎ−ＧａＮバッファ層５を成長させる。ここでは、成長温度は約７５０℃である。また、ｎ−ＧａＮバッファ層５は、厚さが約０．２μｍであり、不純物濃度が約２×１０１７ｃｍ−３である。
次に、図６（Ｂ）に示すように、ＩｎＧａＮドット埋め込みドリフト層２を形成する。つまり、成長温度を約５２０℃まで下げた後、ＩｎＧａＮ層１０を成長させる。これにより、自己的にＩｎＧａＮドット６が形成される。この場合、ＩｎＧａＮウェッティング層９も形成される。その後、ｎ−ＧａＮ埋込層７を成長させる。これらの工程を繰り返し行なって、所望の膜厚のＩｎＧａＮドット埋め込みドリフト層２を形成する。このように、ＩｎＧａＮドット埋め込みドリフト層２は一貫成長可能である。ここでは、ｎ−ＧａＮ層７は、厚さが約１０ｎｍであり、不純物濃度が約２×１０１７ｃｍ−３である。また、ドリフト層２の厚さは例えば約１μｍである。
次に、図６（Ｃ）に示すように、例えばプラズマＣＶＤ（Chemical Vapor Deposition；化学気相成長）法によって形成されるＳｉＮ膜（絶縁膜）１１で表面のパッシベーションを行なう。つまり、上述のようにして形成されたドリフト層２の表面にＳｉＮパッシベーション膜１１を形成する。ここでは、ＳｉＮ膜１１の厚さは例えば約４００ｎｍである。
次に、図６（Ｄ）に示すように、基板１の裏面側にカソード電極４を形成する。つまり、例えば蒸着法によって、基板裏面の全面に、例えばＴｉ／Ａｌからなるカソード電極４を形成する。ここでは、Ｔｉ／Ａｌの厚さは約３０ｎｍ／約３００ｎｍである。その後、約６００℃程度でラピットサーマルアニール（ＲＴＡ）を行なう。
次に、図７（Ａ）に示すように、ドリフト層２の表面、即ち、アノード電極３をショットキー接合させるショットキー領域１２を露出させるべく、例えばフォトリソグラフィによって、レジスト（図示せず）をパターニングする。そして、ＳｉＮパッシベーション膜１１をドライエッチングして、ＳｉＮパッシベーション膜１１に開口部を形成し、ショットキー領域１２を露出させる。ここでは、例えばＳＦ６／ＣＨＦ３ガスを用い、上部電極パワー約５００Ｗ／下部電極パワー約５０Ｗであり、ＳｉＮエッチングレートは約０．２４μｍ／ｍｉｎである。
次に、レジストを剥離した後、図７（Ｂ）、図７（Ｃ）に示すように、ドリフト層２の表面側のショットキー領域１２に、例えばスパッタ法によって、例えばＴａＮ／Ｃｕからなるアノード電極３を形成する。
このようにして、本実施形態にかかる半導体装置（ＧａＮ系ショットキーバリアダイオード）を作製することができる。つまり、従来のスーパージャンクション型ドリフト構造を有するショットキーバリアダイオードと同等の性能を持つＩｎＧａＮドット埋め込み型ドリフト構造を有するショットキーバリアダイオードを作製することができる。このようなＩｎＧａＮドット埋め込み型ドリフト構造を有するショットキーバリアダイオードは、上述のように、ドリフト層２を一貫成長可能であるため、従来のスーパージャンクション型ドリフト構造を有するショットキーバリアダイオードよりも作製が容易で、かつ、プロセス工数も削減でき、低コスト化が可能である。
したがって、本実施形態にかかる半導体装置及びその製造方法によれば、製造コスト及びプロセス工数を低減しながら、従来のスーパージャンクション型ドリフト構造を採用した場合と同等の性能、即ち、同等のオン抵抗及び耐圧（逆方向耐圧）を有するものを実現できるという利点がある。
［第２実施形態］
次に、本実施形態にかかる半導体装置及びその製造方法について、図８〜図１１（Ｃ）を参照しながら説明する。
本実施形態にかかる半導体装置は、ＧａＮ系半導体を用いた高耐圧で高速動作可能な半導体装置であって、例えばＧａＮ系縦型トランジスタ（ＧａＮ系電子デバイス；例えばＵＭＯＳＦＥＴ：U-shaped trench metal oxide semiconductor field effect transistor）である。
本ＧａＮ系縦型トランジスタは、図８に示すように、ｎ型ＧａＮ基板１と、ｎ型ＧａＮバッファ層５と、ＩｎＧａＮドット埋め込みドリフト層２と、ｐ型ＧａＮボディ層２０（ｐ型半導体層）と、ｎ型ＧａＮコンタクト層２１と、ソース電極２２と、ドレイン電極２３と、ゲート電極２４とを備える。なお、ｎ型ＧａＮバッファ層５、ＩｎＧａＮドット埋め込みドリフト層２、ｐ型ＧａＮボディ層２０及びｎ型ＧａＮコンタクト層２１を積層した構造を、半導体積層構造２５という。また、ドレイン電極２３及びソース電極２２をオーミック電極ともいう。
ここでは、ソース電極２２は、半導体積層構造２５の表面側に設けられている。つまり、ソース電極２２は、ｐ型ＧａＮボディ層２０のＩｎＧａＮドット埋め込みドリフト層２が設けられている側の反対側に設けられている。また、ドレイン電極２３は、ｎ型ＧａＮ基板１の裏面側に設けられている。つまり、ドレイン電極２３は、ｎ型ＧａＮ基板１のＩｎＧａＮドット埋め込みドリフト層２が設けられている側の反対側に設けられている。また、ゲート電極２４は、半導体積層構造２５の表面側、即ち、ソース電極２２が設けられている側に設けられている。つまり、半導体積層構造２５の表面を構成するコンタクト層２１からＩｎＧａＮドット埋め込みドリフト層２に達するゲートトレンチ２６に絶縁膜２７を介してゲート電極２４が設けられている。また、ｎ型ＧａＮ基板１は、ＩｎＧａＮドット埋め込みドリフト層２のｐ型ＧａＮボディ層２０が設けられている側の反対側に設けられている。なお、ｎ型ＧａＮバッファ層５は、必要に応じて設ければ良い。
本実施形態では、ＩｎＧａＮドット埋め込みドリフト層２は、上述の第１実施形態の場合と同様に構成される。また、上述の第１実施形態において、ＩｎＧａＮドット埋め込みドリフト層２にアノード電極３がショットキー接合されているのに対し、本実施形態では、ＩｎＧａＮドット埋め込みドリフト層２にｐ型ＧａＮボディ層２０が接している。このため、本実施形態のＩｎＧａＮドット埋め込みドリフト層２を備える構造では、通常構造のドリフト層（ｎ−ＧａＮ単一ドリフト構造；図９中、実線Ｂ、ｂ参照）を備える構造と比較して、図９中、実線Ａ、ａで示すように、ｐ型ＧａＮボディ層２０と基板側の負の固定電荷によるポテンシャル持ち上げ効果によって、量子ドット６が垂直方向に並んでいる領域がｐ型化する。なお、図９中、実線Ａ、Ｂは伝導帯の下端のエネルギーＥｃを示しており、実線ａ、ｂは価電子帯の上端のエネルギーＥｖを示している。また、図９において、横軸はソース電極とｎ−ＧａＮ層との界面からの距離を示している。
なお、その他の構成の詳細は、上述の第１実施形態の場合と同様であるため、ここでは、その説明を省略する。
次に、本実施形態にかかる半導体装置（ＧａＮ系ショットキーバリアダイオード）の製造方法について、図１０（Ａ）〜図１０（Ｄ）、図１１（Ａ）〜図１１（Ｃ）を参照しながら説明する。
本半導体装置の製造方法は、ＩｎＧａＮ量子ドット６と、ＩｎＧａＮ量子ドット６を埋め込むＧａＮ埋込層７とを備える量子ドット層８を複数積層させてドリフト層２を形成する工程を含む。本実施形態では、ドリフト層２を形成する工程は、ｎ型ＧａＮ層１、５、７（第１半導体層）の極性面（ここではＧａ極性面）上に、ＩｎＧａＮ量子ドット６を形成する工程と、ＩｎＧａＮ量子ドット６を、ｎ型ＧａＮ層７（第２半導体層）で埋め込む工程とを含む。また、ドリフト層２を形成する工程の後に、ドリフト層２に接するｐ型ＧａＮボディ層２０（ｐ型半導体層）を形成する工程を含む。
以下、具体的に説明する。
まず、図１０（Ａ）に示すように、例えば、ＰＡＭＢＥ法によって、ｎ＋−ＧａＮ（０００１）基板１上に、ｎ−ＧａＮバッファ層５、ＩｎＧａＮドット埋め込みドリフト層２、ｐ−ＧａＮボディ層２０及びｎ−ＧａＮコンタクト層２１を結晶成長させて、半導体積層構造２５を形成する。
ここでは、ドリフト層２の成長温度は約５２０℃であり、それ以外の成長温度は約７５０℃である。また、ｎ−ＧａＮバッファ層５は、厚さが約０．２μｍであり、不純物濃度が約２×１０１７ｃｍ−３である。また、ＩｎＧａＮドット埋め込みドリフト層２は、上述の第１実施形態の場合と同様の工程によって形成され、その厚さは例えば約１μｍである。また、ｐ−ＧａＮボディ層２０は、厚さが約１μｍであり、不純物濃度が約１×１０１７ｃｍ−３である。また、ｎ−ＧａＮコンタクト層２１は、厚さが約０．２μｍであり、不純物濃度が約２×１０１８ｃｍ−３である。
次に、図１０（Ｂ）に示すように、ゲートトレンチ２６を形成する。つまり、ゲートトレンチ２６を形成する領域以外の領域にレジスト２８が残るようにパターニングを行なう。そして、例えば塩素系ドライエッチングによって、ｎ−ＧａＮコンタクト層２１、ｐ−ＧａＮボディ層２０及びＩｎＧａＮドット埋め込みドリフト層２の一部を除去して、ゲートトレンチ２６を形成する。その後、レジスト２８を剥離する。
次に、図１０（Ｃ）に示すように、半導体積層構造２５の表面を覆い、ゲート絶縁膜として機能する絶縁膜２７を形成する。つまり、例えばプラズマＣＶＤ法やＡＬＤ（Atomic Layer Deposition；原子層堆積）法等によって、例えばＳｉＯ２，ＳｉＮ，ＡｌＯ等からなる絶縁膜２７をウェハ全面に堆積させる。ここでは、絶縁膜２７の厚さは、約５０ｎｍである。
次に、図１０（Ｄ）、図１１（Ａ）に示すように、半導体積層構造２５の表面側にソース電極２２を形成するとともに、基板１の裏面側にドレイン電極２３を形成する。
つまり、まず、図１０（Ｄ）に示すように、ソース電極２２を形成する領域２２Ｘ以外の領域にレジスト（図示せず）を残すようにパターニングを行なった後、所望のガスを用いたドライエッチングによって、絶縁膜２７を除去する。次に、レジストを剥離した後、図１１（Ａ）に示すように、例えば蒸着・リフトオフ法によって、半導体積層構造２５の表面側に、例えばＴｉ／Ａｌからなるソース電極２２を形成する。次に、例えば蒸着法によって、基板裏面の全面に、例えばＴｉ／Ａｌからなるドレイン電極２３を形成する。ここでは、Ｔｉ／Ａｌの厚さは約３０ｎｍ／約３００ｎｍである。その後、約６００℃程度でラピットサーマルアニール（ＲＴＡ）を行なう。
次に、図１１（Ｂ）に示すように、ゲートトレンチ２６に形成された絶縁膜２７上に、ゲート電極２４を形成する。つまり、例えばスパッタ法によって、例えばＴａＮ／Ｃｕからなるゲート電極２４を形成する。
このようにして、本実施形態にかかる半導体装置（ＧａＮ系縦型トランジスタ）を作製することができる。つまり、従来のスーパージャンクション型ドリフト構造を有する縦型トランジスタと同等の性能を持つＩｎＧａＮドット埋め込み型ドリフト構造を有する縦型トランジスタを作製することができる。このようなＩｎＧａＮドット埋め込み型ドリフト構造を有する縦型トランジスタは、上述のように、ドリフト層を一貫成長可能であるため、従来のスーパージャンクション型ドリフト構造を有する縦型トランジスタよりも作製が容易で、かつ、プロセス工数も削減でき、低コスト化が可能である。
したがって、本実施形態にかかる半導体装置及びその製造方法によれば、製造コスト及びプロセス工数を低減しながら、従来のスーパージャンクション型ドリフト構造を採用した場合と同等の性能、即ち、同等のオン抵抗及び耐圧（逆方向耐圧）を有するものを実現できるという利点がある。
［第３実施形態］
次に、本実施形態にかかる半導体装置及びその製造方法について、図１２〜図１４を参照しながら説明する。
本実施形態にかかる半導体装置は、上述の第１実施形態のＧａＮ系ショットキーバリアダイオード（ＧａＮ系電子デバイス）と、上述の第２実施形態のＧａＮ系縦型トランジスタ（ＧａＮ系電子デバイス；例えばＵＭＯＳＦＥＴ）とを、同一基板上に備えるものである。
つまり、本半導体装置は、図１２に示すように、ＧａＮ系ショットキーバリアダイオード領域３０と、ＧａＮ系縦型トランジスタ領域３１とを備える。
ここで、ＧａＮ系ショットキーバリアダイオード領域３０は、ｎ型ＧａＮ基板１と、ｎ型ＧａＮバッファ層５と、ＩｎＧａＮドット埋め込みドリフト層２と、ドリフト層２にショットキー接合されるアノード電極３と、ｎ型ＧａＮ基板１の裏面側に設けられたカソード電極４とを備える。そして、ｎ型ＧａＮ基板１は、ＩｎＧａＮドット埋め込みドリフト層２のアノード電極３が設けられている側の反対側に設けられている。また、カソード電極４は、ｎ型ＧａＮ基板１のＩｎＧａＮドット埋め込みドリフト層２が設けられている側の反対側に設けられている。なお、ｎ型ＧａＮバッファ層５は、必要に応じて設ければ良い。
また、ＧａＮ系縦型トランジスタ領域３１は、ｎ型ＧａＮ基板１と、ｎ型ＧａＮバッファ層５と、ＩｎＧａＮドット埋め込みドリフト層２と、ｐ型ＧａＮボディ層２０（ｐ型半導体層）と、ｎ型ＧａＮコンタクト層２１と、ソース電極２２と、ドレイン電極２３と、ゲート電極２４とを備える。そして、ソース電極２２は、半導体積層構造２５の表面側に設けられている。つまり、ソース電極２２は、ｐ型ＧａＮボディ層２０のＩｎＧａＮドット埋め込みドリフト層２が設けられている側の反対側に設けられている。また、ドレイン電極２３は、ｎ型ＧａＮ基板１の裏面側に設けられている。つまり、ドレイン電極２３は、ｎ型ＧａＮ基板１のＩｎＧａＮドット埋め込みドリフト層２が設けられている側の反対側に設けられている。また、ゲート電極２４は、半導体積層構造２５の表面側、即ち、ソース電極２２が設けられている側に設けられている。つまり、半導体積層構造２５の表面を構成するコンタクト層２１からＩｎＧａＮドット埋め込みドリフト層２に達するゲートトレンチ２６に絶縁膜２７を介してゲート電極２４が設けられている。また、ｎ型ＧａＮ基板１は、ＩｎＧａＮドット埋め込みドリフト層２のｐ型ＧａＮボディ層２０が設けられている側の反対側に設けられている。なお、ｎ型ＧａＮバッファ層５は、必要に応じて設ければ良い。
なお、本実施形態では、ＧａＮ系ショットキーバリアダイオード領域３０に設けられるカソード電極４と、ＧａＮ系縦型トランジスタ領域３１に設けられるドレイン電極２３とは共通電極３２となっている。この共通電極３２をドレイン・カソード電極ともいう。また、ＧａＮ系ショットキーバリアダイオード領域３０に設けられる絶縁膜１１と、ＧａＮ系縦型トランジスタ領域３１に設けられる絶縁膜２７とは共通絶縁膜３３となっている。
本実施形態では、ＩｎＧａＮドット埋め込みドリフト層２は、上述の第１実施形態の場合と同様に構成される。
また、ＧａＮ系ショットキーバリアダイオード領域３０では、上述の第１実施形態の場合と同様に、ＩｎＧａＮドット埋め込みドリフト層２にアノード電極３がショットキー接合されている。このため、ＧａＮ系ショットキーバリアダイオード領域３０のＩｎＧａＮドット埋め込みドリフト層２では、通常構造のドリフト層（ｎ−ＧａＮ単一ドリフト構造）と比較して、ショットキーバリアと基板側の負の固定電荷によるポテンシャル持ち上げ効果によって、量子ドット６が垂直方向に並んでいる領域がｐ型化する。
また、ＧａＮ系縦型トランジスタ領域３１では、上述の第２実施形態の場合と同様に、ＩｎＧａＮドット埋め込みドリフト層２にｐ型ＧａＮボディ層２０が接している。このため、ＧａＮ系縦型トランジスタ領域３１のＩｎＧａＮドット埋め込みドリフト層２を備える構造では、通常構造のドリフト層（ｎ−ＧａＮ単一ドリフト構造）を備える構造と比較して、ｐ型ＧａＮボディ層２０と基板側の負の固定電荷によるポテンシャル持ち上げ効果によって、量子ドット６が垂直方向に並んでいる領域がｐ型化する。
なお、その他の構成の詳細は、上述の第１、第２実施形態の場合と同様であるため、ここでは、その説明を省略する。
次に、本実施形態にかかる半導体装置の製造方法について、図１３（Ａ）〜図１３（Ｄ）、図１４（Ａ）〜図１４（Ｄ）を参照しながら説明する。
本半導体装置の製造方法は、ＩｎＧａＮ量子ドット６と、ＩｎＧａＮ量子ドット６を埋め込むＧａＮ埋込層７とを備える量子ドット層８を複数積層させてドリフト層２を形成する工程を含む。本実施形態では、ドリフト層２を形成する工程は、ｎ型ＧａＮ層１、５、７（第１半導体層）の極性面（ここではＧａ極性面）上に、ＩｎＧａＮ量子ドット６を形成する工程と、ＩｎＧａＮ量子ドット６を、ｎ型ＧａＮ層７（第２半導体層）で埋め込む工程とを含む。また、ドリフト層２を形成する工程の後に、ドリフト層２に接するｐ型ＧａＮボディ層２０（ｐ型半導体層）を形成する工程を含む。また、ドリフト層２を形成する工程の後に、ドリフト層２にショットキー接合されるアノード電極３を形成する工程を含む。
以下、具体的に説明する。
まず、上述の第２実施形態の場合と同様に、図１３（Ａ）に示すように、例えば、ＰＡＭＢＥ法によって、ｎ＋−ＧａＮ（０００１）基板１上に、ｎ−ＧａＮバッファ層５、ＩｎＧａＮドット埋め込みドリフト層２、ｐ−ＧａＮボディ層２０及びｎ−ＧａＮコンタクト層２１を結晶成長させて、半導体積層構造２５を形成する。
次に、図１３（Ｂ）に示すように、ＧａＮ系縦型トランジスタ領域３１にゲートトレンチ２６を形成するとともに、ＧａＮ系ショットキーバリアダイオード領域３０にショットキー領域（ショットキー面）１２を形成する。
つまり、ゲートトレンチ２６及びショットキー面１２を形成する領域以外の領域にレジスト２８が残るようにパターニングを行なう。そして、例えば塩素系ドライエッチングによって、ｎ−ＧａＮコンタクト層２１、ｐ−ＧａＮボディ層２０及びＩｎＧａＮドット埋め込みドリフト層２の一部を除去して、ゲートトレンチ２６及びショットキー面１２を形成する。その後、レジスト２８を剥離する。
次に、図１３（Ｃ）に示すように、半導体積層構造２５の表面を覆うパッシベーション膜１１及びゲート絶縁膜２７として機能する絶縁膜３３を形成する。つまり、例えばプラズマＣＶＤ法やＡＬＤ法等によって、例えばＳｉＯ２，ＳｉＮ，ＡｌＯ等からなる絶縁膜３３をウェハ全面に堆積させる。ここでは、絶縁膜３３の厚さは、約５０ｎｍである。
次に、図１３（Ｄ）、図１４（Ａ）に示すように、ＧａＮ系縦型トランジスタ領域３１の半導体積層構造２５の表面側にソース電極２２を形成し、基板１の裏面側に、ＧａＮ系縦型トランジスタ領域３１でドレイン電極２３として機能するとともに、ＧａＮ系ショットキーバリアダイオード領域３０でカソード電極４として機能するドレイン・カソード電極３２を形成する。
つまり、まず、図１３（Ｄ）に示すように、ソース電極２２を形成する領域２２Ｘ以外の領域にレジスト（図示せず）を残すようにパターニングを行なった後、所望のガスを用いたドライエッチングによって、絶縁膜３３を除去する。次に、レジストを剥離した後、図１４（Ａ）に示すように、例えば蒸着・リフトオフ法によって、ＧａＮ系縦型トランジスタ領域３１の半導体積層構造２５の表面側に、例えばＴｉ／Ａｌからなるソース電極２２を形成する。次に、例えば蒸着法によって、基板裏面の全面に、例えばＴｉ／Ａｌからなるドレイン・カソード電極３２を形成する。ここでは、Ｔｉ／Ａｌの厚さは約３０ｎｍ／約３００ｎｍである。その後、約６００℃程度でラピットサーマルアニール（ＲＴＡ）を行なう。
次に、図１４（Ｂ）〜図１４（Ｄ）に示すように、ＧａＮ系ショットキーバリアダイオード領域３０のショットキー面１２上に、アノード電極３を形成するともに、ＧａＮ系縦型トランジスタ領域３１のゲートトレンチ２６に形成された絶縁膜３３上に、ゲート電極２４を形成する。
つまり、まず、図１４（Ｂ）に示すように、ドリフト層２の表面、即ち、アノード電極３をショットキー接合させるショットキー面１２を露出させるべく、例えばフォトリソグラフィによって、レジスト（図示せず）をパターニングする。そして、絶縁膜３３をドライエッチングして、絶縁膜３３に開口部を形成し、ショットキー面１２を露出させる。次に、レジストを剥離した後、図１４（Ｃ）、図１４（Ｄ）に示すように、ＧａＮ系ショットキーバリアダイオード領域３０のショットキー面１２上に、例えばスパッタ法によって、例えばＴａＮ／Ｃｕからなるアノード電極３を形成するとともに、ＧａＮ系縦型トランジスタ領域３１のゲートトレンチ２６に形成された絶縁膜３３上にゲート電極２４を形成する。
このようにして、本実施形態にかかる半導体装置を作製することができる。つまり、従来のスーパージャンクション型ドリフト構造を有する縦型トランジスタやショットキーバリアダイオードと同等の性能を持つＩｎＧａＮドット埋め込み型ドリフト構造を有する縦型トランジスタ及びショットキーバリアダイオードを備える半導体装置を作製することができる。このようなＩｎＧａＮドット埋め込み型ドリフト構造を有する縦型トランジスタ及びショットキーバリアダイオードは、上述のように、ドリフト層２を一貫成長可能であるため、従来のスーパージャンクション型ドリフト構造を有する縦型トランジスタやショットキーバリアダイオードよりも作製が容易で、かつ、プロセス工数も削減でき、低コスト化が可能である。
特に、上述のようにして、ＩｎＧａＮドット埋め込みドリフト層２を備える縦型トランジスタ及びショットキーバリアダイオードを同一ウェハ上に作製することができ、縦型トランジスタとショットキーバリアダイオードとを集積化した半導体装置を実現することができる。また、縦型トランジスタとショットキーバリアダイオードとを集積した半導体装置を製造する際のプロセス工数を削減することができ、低コスト化が可能である。
したがって、本実施形態にかかる半導体装置及びその製造方法によれば、製造コスト及びプロセス工数を低減しながら、従来のスーパージャンクション型ドリフト構造を採用した場合と同等の性能、即ち、同等のオン抵抗及び耐圧（逆方向耐圧）を有するものを実現できるという利点がある。
［第４実施形態］
次に、本実施形態にかかる半導体装置及びその製造方法について、図１５、図１６（Ａ）〜図１６（Ｃ）を参照しながら説明する。
本実施形態にかかる半導体装置は、上述の第１実施形態のもの［図７（Ｂ）参照］に対し、ｎ型ＧａＮ基板１に代えて、ｎ型ＧａＮコンタクト層４０を備える点が異なる。
本ＧａＮ系ショットキーバリアダイオードは、図１５に示すように、ｎ型ＧａＮコンタクト層４０と、ｎ型ＧａＮバッファ層５と、ＩｎＧａＮドット埋め込みドリフト層２と、アノード電極３と、カソード電極４とを備える。
ここでは、アノード電極３は、ＩｎＧａＮドット埋め込みドリフト層２にショットキー接合されている。また、カソード電極４は、ｎ型ＧａＮコンタクト層４０の裏面側に設けられている。つまり、カソード電極４は、ｎ型ＧａＮコンタクト層４０のＩｎＧａＮドット埋め込みドリフト層２が設けられている側の反対側に設けられている。また、ｎ型ＧａＮコンタクト層４０は、ＩｎＧａＮドット埋め込みドリフト層２のアノード電極３が設けられている側の反対側に設けられている。なお、ｎ型ＧａＮバッファ層５は、必要に応じて設ければ良い。
なお、その他の構成の詳細は、上述の第１実施形態の場合と同様であるため、ここでは、その説明を省略する。
次に、本実施形態にかかる半導体装置の製造方法について、図１６（Ａ）〜図１６（Ｃ）を参照しながら説明する。
本半導体装置の製造方法は、ＩｎＧａＮ量子ドット６と、ＩｎＧａＮ量子ドット６を埋め込むＧａＮ埋込層７とを備える量子ドット層８を複数積層させてドリフト層２を形成する工程を含む。本実施形態では、ドリフト層２を形成する工程は、ｎ型ＧａＮ層１、５、７（第１半導体層）の極性面（ここではＧａ極性面）上に、ＩｎＧａＮ量子ドット６を形成する工程と、ＩｎＧａＮ量子ドット６を、ｎ型ＧａＮ層７（第２半導体層）で埋め込む工程とを含む。また、ドリフト層２を形成する工程の後に、ドリフト層２にショットキー接合されるアノード電極３を形成する工程を含む。
以下、具体的に説明する。
上述のように構成される半導体装置は、基板１を備えないため、成長用基板として種々の基板を用いることができる。例えば、ＧａＮ、サファイア、シリコンカーバイド（ＳｉＣ）、シリコン（Ｓｉ）、窒化アルミニウム（ＡｌＮ）、酸化亜鉛（ＺｎＯ）などの基板上に形成することが可能である。
なお、上述の第１実施形態のように、半導体装置を、基板１を備えるものとする場合、用いることができる基板は限られることになる。例えば、サファイア、ＡｌＮ等の基板は導電性が悪く、高抵抗であるため、これらの基板を用いることはできない。また、例えば、ＳｉＣ，Ｓｉ，ＺｎＯ等の基板は導電性基板とすることは可能であるが、その上に形成されるＧａＮ系半導体からなるバッファ層や核形成層との伝導帯不連続によって、オン抵抗が高くなってしまうため、これらの基板を用いるのは望ましくない。このため、上述の第１実施形態では、オン抵抗が高くならない導電性基板としてｎ型ＧａＮ基板１を用いている。このように、上述の第１実施形態のように、半導体装置を、基板１を備えるものとする場合、用いることができる基板は限られることになる。
以下、高抵抗なサファイア基板を成長用基板として用いて、ＩｎＧａＮドット埋め込みドリフト層を備えるＧａＮ系ショットキーバリアダイオードを作製する場合を例に挙げて説明する。
まず、図１６（Ａ）に示すように、例えば、ＰＡＭＢＥ法によって、サファイア基板４１上に、ＡｌＮ核形成層４２、ｎ＋−ＧａＮコンタクト層４０、ｎ−ＧａＮバッファ層５、ＩｎＧａＮドット埋め込みドリフト層２を結晶成長させて、半導体積層構造４３を形成する。ここでは、ドリフト層２の成長温度は約５２０℃であり、それ以外の成長温度は約７５０℃である。また、ｎ＋−ＧａＮコンタクト層４０は、厚さが約１μｍであり、不純物濃度が約２×１０１８ｃｍ−３である。また、ｎ−ＧａＮバッファ層５は、厚さが約０．２μｍであり、不純物濃度が約２×１０１７ｃｍ−３である。また、ＩｎＧａＮドット埋め込みドリフト層２は、上述の第１実施形態の場合と同様の工程によって形成され、その厚さは例えば約１μｍである。
次に、図１６（Ｂ）に示すように、例えばプラズマＣＶＤによって、半導体積層構造４３の表面にＳｉＮパッシベーション膜１１を形成した後、例えばレーザーを使って、ｎ＋−ＧａＮコンタクト層４０、ｎ−ＧａＮバッファ層５及びＩｎＧａＮドット埋め込みドリフト層２を備えるＧａＮ系半導体積層構造４４を剥離する。つまり、例えばレーザリフトオフ法によって、上述のようにして形成された半導体積層構造４３からＡｌＮ核形成層４２を除去し、サファイア基板４１を剥離して、表面にＳｉＮパッシベーション膜１１を備えるＧａＮ系半導体積層構造４４を形成する。なお、ＧａＮ系半導体積層構造４４を、ＧａＮエピタキシャル結晶層ともいう。
なお、基板除去方法は、これに限られるものではなく、例えば光電気化学エッチング（ＰＥＣ）などを用いることもできる。また、成長用基板としてＳｉ基板を用いる場合には、例えばウェットエッチング等を用いることも可能である。
次に、図１６（Ｃ）に示すように、剥離したＧａＮ系半導体積層構造４４の裏面側、即ち、ｎ＋−ＧａＮコンタクト層４０の裏面側に、上述の第１実施形態の場合と同様に、例えば蒸着法によって、例えばＴｉ／Ａｌからなるカソード電極４を形成する。
次に、上述の第１実施形態の場合と同様に、ＳｉＮパッシベーション膜１１に開口部を形成し、ショットキー領域１２を露出させた後、例えばスパッタ法によって、例えばＴａＮ／Ｃｕからなるアノード電極３を形成する。
このようにして、本実施形態にかかる半導体装置（ＧａＮ系ショットキーバリアダイオード）を作製することができる。つまり、従来のスーパージャンクション型ドリフト構造を有するショットキーバリアダイオードと同等の性能を持つＩｎＧａＮドット埋め込み型ドリフト構造を有するショットキーバリアダイオードを作製することができる。このようなＩｎＧａＮドット埋め込み型ドリフト構造を有するショットキーバリアダイオードは、上述のように、ドリフト層２を一貫成長可能であるため、従来のスーパージャンクション型ドリフト構造を有するショットキーバリアダイオードよりも作製が容易で、かつ、プロセス工数も削減でき、低コスト化が可能である。
特に、上述のように、基板４１及び核形成層４２を除去し、ｎ＋−ＧａＮコンタクト層４０にカソード電極４を電気的に接続することで、成長用基板として、高抵抗なサファイア基板４１などの種々の基板を用いても、上述の第１実施形態と同様のショットキーバリアダイオードを作製することが可能である。
したがって、本実施形態にかかる半導体装置及びその製造方法によれば、製造コスト及びプロセス工数を低減しながら、従来のスーパージャンクション型ドリフト構造を採用した場合と同等の性能、即ち、同等のオン抵抗及び耐圧（逆方向耐圧）を有するものを実現できるという利点がある。
なお、上述の実施形態では、上述の第１実施形態の変形例として説明しているが、これに限られるものではなく、上述の第２、第３実施形態の変形例として構成することもできる。つまり、本実施形態のものを、上述の第２、第３実施形態のものに適用することもできる。
［第５実施形態］
次に、本実施形態にかかる半導体装置及びその製造方法について、図１７、図１８（Ａ）〜図１８（Ｃ）を参照しながら説明する。
本実施形態にかかる半導体装置は、上述の第４実施形態のもの（図１５参照）に対し、図１７に示すように、基板４１及び核形成層４２が残されており、ビアホール４５及びビア配線４６を備える点が異なる。なお、本実施形態では、基板（成長用基板）４１としてＳｉ基板を用いる場合を例に挙げて説明する。
本ＧａＮ系ショットキーバリアダイオードは、Ｓｉ基板４１と、ＡｌＮ核形成層４２と、ｎ型ＧａＮコンタクト層４０と、ｎ型ＧａＮバッファ層５と、ＩｎＧａＮドット埋め込みドリフト層２と、アノード電極３と、カソード電極４と、ビアホール４５と、ビア配線４６とを備える。
ここでは、アノード電極３は、ＩｎＧａＮドット埋め込みドリフト層２にショットキー接合されている。また、カソード電極４は、ｎ型ＧａＮコンタクト層４０の裏面側に設けられている。つまり、カソード電極４は、ｎ型ＧａＮコンタクト層４０のＩｎＧａＮドット埋め込みドリフト層２が設けられている側の反対側に設けられる。また、ｎ型ＧａＮコンタクト層４０は、ＩｎＧａＮドット埋め込みドリフト層２のアノード電極３が設けられている側の反対側に設けられている。また、Ｓｉ基板４１は、ｎ型ＧａＮコンタクト層４０のＩｎＧａＮドット埋め込みドリフト層２が設けられている側の反対側に設けられている。また、ビアホール４５は、Ｓｉ基板４１及びＡｌＮ核形成層４２に設けられている。つまり、Ｓｉ基板４１及びＡｌＮ核形成層４２を貫通するようにビアホール４５が設けられている。そして、ビアホール４５にカソード電極４及びこのカソード電極４に電気的に接続されたビア配線４６が設けられている。また、なお、ｎ型ＧａＮバッファ層５は、必要に応じて設ければ良い。
上述の第４実施形態のように、完全に基板４１を除去してしまうと、チップ強度が著しく低下するおそれがあるのに対し、本実施形態のように構成することで、チップ強度を高めることができる。
なお、その他の構成の詳細は、上述の第４実施形態の場合と同様であるため、ここでは、その説明を省略する。
次に、本実施形態にかかる半導体装置の製造方法について、図１８（Ａ）〜図１８（Ｃ）を参照しながら説明する。
本半導体装置の製造方法は、ＩｎＧａＮ量子ドット６と、ＩｎＧａＮ量子ドット６を埋め込むＧａＮ埋込層７とを備える量子ドット層８を複数積層させてドリフト層２を形成する工程を含む。本実施形態では、ドリフト層２を形成する工程は、ｎ型ＧａＮ層１、５、７（第１半導体層）の極性面（ここではＧａ極性面）上に、ＩｎＧａＮ量子ドット６を形成する工程と、ＩｎＧａＮ量子ドット６を、ｎ型ＧａＮ層７（第２半導体層）で埋め込む工程とを含む。また、ドリフト層２を形成する工程の後に、ドリフト層２にショットキー接合されるアノード電極３を形成する工程を含む。
以下、具体的に説明する。
まず、図１８（Ａ）に示すように、例えば、有機金属気相成長（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）法によって、Ｓｉ基板４１上に、ＡｌＮ核形成層４２、ｎ＋−ＧａＮコンタクト層４０、ｎ−ＧａＮバッファ層５、ＩｎＧａＮドット埋め込みドリフト層２を結晶成長させて、半導体積層構造４３を形成する。ここでは、ＡｌＮ核形成層４２、ｎ＋−ＧａＮコンタクト層４０及びｎ−ＧａＮバッファ層５を、成長温度約１０５０℃で結晶成長させた後、成長温度を約６７０℃まで下げて、ＩｎＧａＮドット埋め込みドリフト層２を結晶成長させる。また、ｎ＋−ＧａＮコンタクト層４０は、厚さが約１μｍであり、不純物濃度が約２×１０１８ｃｍ−３である。また、ｎ−ＧａＮバッファ層５は、厚さが約０．２μｍであり、不純物濃度が約２×１０１７ｃｍ−３である。また、ＩｎＧａＮドット埋め込みドリフト層２は、上述の第１実施形態の場合と同様の工程によって形成され、その厚さは例えば約１μｍである。
次に、図１８（Ｂ）に示すように、例えばドライエッチングによって、Ｓｉ基板４１の裏面からｎ＋−ＧａＮコンタクト層４０まで達するビアホール４５を形成する。つまり、Ｓｉ基板４１及びＡｌＮ核形成層４２を貫通するビアホール４５を形成する。
次に、図１８（Ｃ）に示すように、ビアホール４５を形成した領域に露出したｎ＋−ＧａＮコンタクト層４０の裏面側に、例えば蒸着法によって、例えばＴｉ／Ａｌからなるカソード電極４を形成する。
次に、ビアホール４５の中に形成されたカソード電極４に電気的に接続されるビア配線４６を形成する。つまり、例えばＴｉ／Ｃｕスパッタ及びＣｕ埋め込みめっきによって、カソード電極４の裏面側にビア配線４６を形成する。
次に、例えばプラズマＣＶＤ法によって、半導体積層構造４３の表面にＳｉＮパッシベーション膜１１を形成する。そして、ＳｉＮパッシベーション膜１１に開口部を形成してショットキー領域１２を露出させた後、例えばスパッタ法によって、例えばＴａＮ／Ｃｕからなるアノード電極３を形成する。
このようにして、本実施形態にかかる半導体装置（ＧａＮ系ショットキーバリアダイオード）を作製することができる。つまり、従来のスーパージャンクション型ドリフト構造を有するショットキーバリアダイオードと同等の性能を持つＩｎＧａＮドット埋め込み型ドリフト構造を有するショットキーバリアダイオードを作製することができる。このようなＩｎＧａＮドット埋め込み型ドリフト構造を有するショットキーバリアダイオードは、上述のように、ドリフト層２を一貫成長可能であるため、従来のスーパージャンクション型ドリフト構造を有するショットキーバリアダイオードよりも作製が容易で、かつ、プロセス工数も削減でき、低コスト化が可能である。
特に、上述のように、基板４１及び核形成層４２を取り除いて形成されたビアホール４５に、ｎ＋−ＧａＮコンタクト層４０に電気的に接続されるカソード電極４を形成し、カソード電極４にビア配線４６を電気的に接続している。これにより、基板４１としてＳｉ基板などの種々の基板を用い、チップ強度を確保しながら、上述の第１実施形態と同様のショットキーバリアダイオードを作製することが可能である。
したがって、本実施形態にかかる半導体装置及びその製造方法によれば、製造コスト及びプロセス工数を低減しながら、従来のスーパージャンクション型ドリフト構造を採用した場合と同等の性能、即ち、同等のオン抵抗及び耐圧（逆方向耐圧）を有するものを実現できるという利点がある。
なお、上述の実施形態では、上述の第４実施形態の変形例として説明しており、上述の第４実施形態は第１実施形態の変形例として説明しているが、これに限られるものではなく、上述の第２、第３実施形態の変形例として構成することもできる。つまり、本実施形態のものを、上述の第２、第３実施形態のものに適用することもできる。
また、上述の実施形態では、基板４１としてＳｉ基板を用いる場合を例に挙げて説明しているが、これに限られるものではなく、上述の第４実施形態の場合と同様に、ＧａＮ，ＳｉＣ，ＡｌＮ，ＺｎＯ、サファイアなどの基板であって、ビアホール加工を行なうことができる基板を用いることは可能である。
［第６実施形態］
次に、本実施形態にかかる半導体装置及びその製造方法、電源装置について、図１９（Ａ）、図１９（Ｂ）、図２０（Ａ）、図２０（Ｂ）を参照しながら説明する。
本実施形態にかかる半導体装置は、上述の各実施形態及びこれらの変形例のいずれかの半導体装置（ショットキーバリアダイオード又は縦型トランジスタ）を半導体チップとして備える半導体パッケージである。
なお、ショットキーバリアダイオードを含む半導体チップは、層間絶縁膜、配線及び電極パッドを含む配線層を備え、個別のショットキーバリアダイオードのアノード電極に配線を介して電極パッドが電気的に接続されている。また、縦型トランジスタを含む半導体チップは、層間絶縁膜、配線及び電極パッドを含む配線層を備え、個別の縦型トランジスタのソース電極及びゲート電極のそれぞれに配線を介してソースパッド及びゲートパッドが電気的に接続されている。
以下、ディスクリートパッケージを例に挙げて説明する。
まず、ショットキーバリアダイオードを含む半導体チップを備えるディスクリートパッケージは、図１９（Ａ）に示すように、上述の各実施形態及びこれらの変形例のいずれかのショットキーバリアダイオードを含む半導体チップ５５を搭載するステージ５０と、アノードリード５１と、カソードリード５２と、ボンディングワイヤ５３（ここではＡｌワイヤ）と、封止樹脂５４とを備える。なお、封止樹脂５４を、モールド樹脂ともいう。
そして、ステージ５０上に搭載された半導体チップ５５のアノードパッド５６は、アノードリード５１に、Ａｌワイヤ５３によって接続されている。また、半導体チップ５５の裏面全面に設けられたカソード電極４は、ダイアタッチ剤５７（ここでは、はんだ）によってステージ５０に固定されており、このステージ５０を介してカソードリード５２と電気的に接続されている。そして、これらが樹脂封止されている。なお、ダイアタッチ剤５７を実装材料ともいう。また、ステージ５０をパッケージ電極台ともいう。
このようなディスクリートパッケージは、以下のようにして作製することができる。
まず、上述の各実施形態及びこれらの変形例のいずれかのショットキーバリアダイオードを含む半導体チップ５５を、例えばダイアタッチ剤５７（ここでは、はんだ）を用いてリードフレームのステージ５０上に固定する。これにより、半導体チップ５５の裏面全面に設けられたカソード電極４が、ダイアタッチ剤５７及びステージ５０を介して、カソードリード５２に電気的に接続される。
次に、例えばＡｌワイヤ５３などを用いたボンディングによって、半導体チップ５５のアノードパッド５６をアノードリード５１に接続する。
その後、例えばトランスファーモールド法によって樹脂封止を行なった後、リードフレームを切り離す。
このようにして、上述のディスクリートパッケージを作製することができる。
なお、ここでは、半導体チップ５５のパッド５６を、ワイヤボンディングのためのボンディングパッドとして用いたディスクリートパッケージを例に挙げて説明しているが、これに限られるものではなく、他の半導体パッケージであっても良い。例えば、半導体チップのパッドを、例えばフリップチップボンディングなどのワイヤレスボンディングのためのボンディングパッドとして用いた半導体パッケージであっても良い。また、ウエハレベルパッケージであっても良い。また、ディスクリートパッケージ以外の半導体パッケージであっても良い。
次に、縦型トランジスタを含む半導体チップを備えるディスクリートパッケージは、図１９（Ｂ）に示すように、上述の各実施形態及びこれらの変形例のいずれかの縦型トランジスタを含む半導体チップ６６を搭載するステージ６０と、ゲートリード６１と、ソースリード６２と、ドレインリード６３と、ボンディングワイヤ６４（ここではＡｌワイヤ）と、封止樹脂６５とを備える。なお、封止樹脂６５を、モールド樹脂ともいう。
そして、ステージ６０上に搭載された半導体チップ６６の表面側に設けられたゲートパッド６７及びソースパッド６８は、それぞれ、ゲートリード６１及びソースリード６２に、Ａｌワイヤ６４によって接続されている。また、半導体チップ６６の裏面全面に設けられたドレイン電極２３は、ダイアタッチ剤６９（ここでは、はんだ）によってステージ６０に固定されており、このステージ６０を介してドレインリード６３に電気的に接続されている。そして、これらが樹脂封止されている。
このようなディスクリートパッケージは、以下のようにして作製することができる。
まず、上述の各実施形態及びこれらの変形例のいずれかの縦型トランジスタを含む半導体チップ６６を、例えばダイアタッチ剤６９（ここでは、はんだ）を用いてリードフレームのステージ６０上に固定する。これにより、半導体チップ６６の裏面全面に設けられたドレイン電極２３が、ダイアタッチ剤６９及びステージ６０を介して、ドレインリード６３に電気的に接続される。
次に、例えばＡｌワイヤ６４などを用いたボンディングによって、半導体チップ６６のゲートパッド６７をゲートリード６１に接続し、ソースパッド６８をソースリード６２に接続する。
その後、例えばトランスファーモールド法によって樹脂封止を行なった後、リードフレームを切り離す。
このようにして、上述のディスクリートパッケージを作製することができる。
なお、ここでは、半導体チップ６６の各パッド６７，６８を、ワイヤボンディングのためのボンディングパッドとして用いたディスクリートパッケージを例に挙げて説明しているが、これに限られるものではなく、他の半導体パッケージであっても良い。例えば、半導体チップの各パッドを、例えばフリップチップボンディングなどのワイヤレスボンディングのためのボンディングパッドとして用いた半導体パッケージであっても良い。また、ウエハレベルパッケージであっても良い。また、ディスクリートパッケージ以外の半導体パッケージであっても良い。
次に、上述のショットキーバリアダイオード又は縦型トランジスタを含む半導体パッケージを備える電源装置について、図２０（Ａ）、図２０（Ｂ）を参照しながら説明する。
以下、図２０（Ａ）に示すようなサーバ又はサーバシステムに用いられる電源装置７０に備えられるＰＦＣ（power factor correction）回路７１に、上述の半導体パッケージに含まれるショットキーバリアダイオード及び上述の半導体パッケージに含まれる縦型トランジスタを用いる場合を例に挙げて説明する。
本ＰＦＣ回路７１は、図２０（Ｂ）に示すように、ダイオードブリッジ８０と、チョークコイル８１と、第１コンデンサ８２と、上述の半導体パッケージに含まれる縦型トランジスタ（スイッチ素子）８３と、上述の半導体パッケージに含まれるショットキーバリアダイオード（ＳＢＤ）８４と、第２コンデンサ８５とを備える。
ここでは、本ＰＦＣ回路７１は、回路基板上に、ダイオードブリッジ８０、チョークコイル８１、第１コンデンサ８２、上述の半導体パッケージに含まれる縦型トランジスタ８３、上述の半導体パッケージに含まれるショットキーバリアダイオード８４、及び、第２コンデンサ８５が実装されて構成されている。
本実施形態では、上述の半導体パッケージのドレインリード６３、ソースリード６２及びゲートリード６１が、それぞれ、回路基板のドレインリード挿入部、ソースリード挿入部及びゲートリード挿入部に挿入され、例えばはんだなどによって固定されている。このようにして、回路基板に形成されたＰＦＣ回路７１に、上述の半導体パッケージに含まれる縦型トランジスタ８３が接続されている。
また、本実施形態では、上述の半導体パッケージのアノードリード５１及びカソードリード５２が、それぞれ、回路基板のアノードリード挿入部及びカソードリード挿入部に挿入され、例えばはんだなどによって固定されている。このようにして、回路基板に形成されたＰＦＣ回路７１に、上述の半導体パッケージに含まれるショットキーバリアダイオード８４が接続されている。
そして、本ＰＦＣ回路７１では、縦型トランジスタ８３のドレイン電極２３に、チョークコイル８１の一方の端子及びショットキーバリアダイオード８４のアノード電極３が接続されている。また、チョークコイル８１の他方の端子には第１コンデンサ８２の一方の端子が接続され、ショットキーバリアダイオード８４のカソード電極４には第２コンデンサ８５の一方の端子が接続されている。そして、第１コンデンサ８２の他方の端子、縦型トランジスタ８３のソース電極２２及び第２コンデンサ８５の他方の端子が接地されている。また、第１コンデンサ８２の両端子には、ダイオードブリッジ８０の一対に端子が接続されており、ダイオードブリッジ８０の他の一対の端子は、交流（ＡＣ）電圧が入力される入力端子に接続されている。また、第２コンデンサ８５の両端子は、直流（ＤＣ）電圧が出力される出力端子に接続されている。また、縦型トランジスタ８３のゲート電極２４には、図示しないゲートドライバが接続されている。そして、本ＰＦＣ回路７１では、ゲートドライバによって縦型トランジスタ８３を駆動することで、入力端子から入力されたＡＣ電圧を、ＤＣ電圧に変換して、出力端子から出力するようになっている。
したがって、本実施形態にかかる電源装置によれば、信頼性の向上させることができるという利点がある。つまり、製造コスト及びプロセス工数を低減しながら、従来のスーパージャンクション型ドリフト構造を持つものと同等の性能、即ち、同等のオン抵抗及び耐圧（逆方向耐圧）を有する、上述の各実施形態及びこれらの変形例のいずれかのショットキーバリアダイオード又は縦型トランジスタを含む半導体チップ５６を備えるため、製造コスト及びプロセス工数を低減しながら、信頼性の高い電源装置を構築することができるという利点がある。
なお、ここでは、上述の半導体装置（ショットキーバリアダイオード若しくは縦型トランジスタ又はショットキーバリアダイオード若しくは縦型トランジスタを含む半導体パッケージ）を、サーバ又はサーバシステムに用いられる電源装置７０に備えられるＰＦＣ回路７１に用いる場合を例に挙げて説明しているが、これに限られるものではない。例えば、上述の半導体装置（ショットキーバリアダイオード若しくは縦型トランジスタ又はショットキーバリアダイオード若しくは縦型トランジスタを含む半導体パッケージ）を、サーバ又はサーバシステム以外のコンピュータなどの電子機器（電子装置）に用いても良い。また、上述の半導体装置（半導体パッケージ）を、電源装置に備えられる他の回路（例えばＤＣ−ＤＣコンバータなど）に用いても良い。
［その他］
なお、本発明は、上述した各実施形態及び変形例に記載した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形することが可能である。
例えば、上述の各実施形態及び変形例では、ドリフト層２を、ＩｎＧａＮ量子ドット６と、ＩｎＧａＮ量子ドット６を埋め込むｎ型ＧａＮ埋込層７とを備える量子ドット層８を複数積層させた構造を有するものとしているが、これに限られるものではない。
例えば、ＧａＮ埋込層に代えて、ＧａＮと格子定数が同じＩｎＡｌＮやＩｎＡｌＧａＮを埋込層に用いても良く、この場合も上述の各実施形態及び変形例の場合と同様の効果が得られる。また、例えば図２１〜図２５に示すように、ＧａＮ埋込層に代えて、ＡｌＧａＮ埋込層７Ａに用い、ＩｎＧａＮ量子ドットに代えて、ＧａＮ量子ドット６Ａを用いても良く、この場合も上述の各実施形態及び変形例の場合と同様の効果が得られる。この場合、ドリフト層２は、ＧａＮ量子ドット６Ａ及びＧａＮウェッティング層９Ａを含むＧａＮ層１０Ａと、ＡｌＧａＮ埋込層７Ａとを備える量子ドット層８Ａを複数積層させたものとなる。また、ＧａＮバッファ層に代えて、ＡｌＧａＮバッファ層５Ａを用いることになる。
要するに、ドリフト層２は、ＩｎｘＧａ１−ｘＮ（０≦ｘ≦１）を含む量子ドットと、量子ドットを埋め込み、ｎ型Ｉｎｘ（ＧａｙＡｌ１−ｙ）１−ｘＮ（０≦ｘ≦１、０≦ｙ≦１）を含む埋込層とを備える量子ドット層を複数積層させた構造を有するものとすれば良い。
この場合、半導体装置の製造方法は、ＩｎｘＧａ１−ｘＮ（０≦ｘ≦１）を含む量子ドットと、量子ドットを埋め込み、ｎ型Ｉｎｘ（ＧａｙＡｌ１−ｙ）１−ｘＮ（０≦ｘ≦１、０≦ｙ≦１）を含む埋込層とを備える量子ドット層を複数積層させてドリフト層を形成する工程を含むものとすれば良い。
なお、量子ドットの格子定数が埋込層の格子定数よりも大きくなるように、量子ドット及び埋込層の材料が選択される。つまり、量子ドットは、埋込層の格子定数よりも大きい格子定数を有する。逆に言うと、埋込層は、量子ドットの格子定数よりも小さい格子定数を有する。
また、上述の各実施形態では、Ｇａ極性面上に量子ドットを設けることで、ショットキーバリア又はｐ型半導体層と基板側の負の固定電荷によるポテンシャル持ち上げ効果によって、量子ドットの部分、さらには量子ドットが垂直方向に並んでいる領域をｐ型化しているが、これに限られるものではなく、極性面上に量子ドットを設ければ良い。この場合、極性の強い結晶面上に量子ドットを設けるのが好ましい。
例えば、図２６（Ａ）に示すように、Ｎ極性面上に量子ドット６を設けることで、ショットキーバリア又はｐ型半導体層と基板側の負の固定電荷によるポテンシャル持ち上げ効果によって、量子ドット６の部分、さらには量子ドット６が垂直方向に並んでいる領域をｐ型化するようにしても良い。
ここで、Ｎ極性面上に量子ドット６が設けられている半導体装置とするには、ｎ型ＧａＮ基板として、ｎ＋−ＧａＮ（０００−１）基板１Ａを用いれば良い。この場合、ｎ型ＧａＮ基板１Ａの表面は、（０００−１）面、即ち、（０００−１）の面方位を有する結晶面である。つまり、ｎ型ＧａＮ基板１Ａの表面は、Ｎ面、即ち、表面にＮ元素が位置するＮ極性面となる。この場合、表面にＮ極性面を有するｎ型ＧａＮ基板１Ａ上に設けられるｉ−ＧａＮ層９０の表面及びその上方に設けられる複数のｎ型ＧａＮ埋込層７の表面は、いずれもＮ極性面となる。このため、ＩｎＧａＮ量子ドット６は、ｉ−ＧａＮ層９０又はｎ型ＧａＮ埋込層７のＮ極性面上に設けられることになる。この場合も、量子ドット６は、極性面上に設けられていることになる。
このようなＮ極性面上に量子ドット６が設けられている半導体装置は、例えば、次のようにして作製することができる。
つまり、まず、図２６（Ａ）に示すように、ｎ＋−ＧａＮ（０００−１）基板１Ａ上に、ｉ−ＧａＮ層９０、ＩｎＧａＮドット埋め込みドリフト層２、ｎ−ＧａＮバッファ層５、ｎ＋−ＧａＮコンタクト層４０を結晶成長させる。次に、図２６（Ｂ）に示すように、ｎ＋−ＧａＮ（０００−１）基板１Ａ及びｉ−ＧａＮ層９０を除去した後、露出したＩｎＧａＮドット埋め込みドリフト層２の表面を覆うようにＳｉＮパッシベーション膜１１を形成する。そして、ＳｉＮパッシベーション膜１１に開口部を形成し、ショットキー領域１２を露出させた後、例えばスパッタ法によって、例えばＴａＮ／Ｃｕからなるアノード電極３を形成する。また、ｎ＋−ＧａＮコンタクト層４０の表面上に、例えば蒸着法によって、例えばＴｉ／Ａｌからなるカソード電極４を形成する。このようにして、Ｎ極性面上に量子ドット６が設けられている半導体装置を作製することができる。ここでは、半導体装置は、ｎ型ＧａＮコンタクト層４０と、ｎ型ＧａＮバッファ層５と、ＩｎＧａＮドット埋め込みドリフト層２と、アノード電極３と、カソード電極４とを備えるものとなる。
この場合、上述の半導体装置の製造方法において、ドリフト層を形成する工程を、ｎ型Ｉｎｘ（ＧａｙＡｌ１−ｙ）１−ｘＮ（０≦ｘ≦１、０≦ｙ≦１）を含む第１半導体層の極性面上に、ＩｎｘＧａ１−ｘＮ（０≦ｘ≦１）を含む量子ドットを形成する工程と、量子ドットを、ｎ型Ｉｎｘ（ＧａｙＡｌ１−ｙ）１−ｘＮ（０≦ｘ≦１、０≦ｙ≦１）を含む第２半導体層で埋め込む工程とを含むものとすれば良い。
また、上述の各実施形態及び変形例では、極性面上に量子ドットを設けることで、ショットキーバリア又はｐ型半導体層と基板側の負の固定電荷によるポテンシャル持ち上げ効果によって、量子ドットの部分、さらには量子ドットが垂直方向に並んでいる領域をｐ型化しているが、これに限られるものではない。例えば、Ｍ面、即ち（１−１００）面、Ａ面のような無極性面上に量子ドットを設け、量子ドットにｐ型不純物をドーピングすることで、量子ドットの部分、さらには量子ドットが垂直方向に並んでいる領域をｐ型化するようにしても良い。つまり、無極性面上に量子ドットを設ける場合、上述の各実施形態及び変形例のような固定電荷は生じないため、量子ドットにｐ型不純物をドーピングすることで、量子ドットの部分、さらには量子ドットが垂直方向に並んでいる領域をｐ型化するようにしても良い。このように、極性面上に量子ドットを設けることで、量子ドットの部分、さらには量子ドットが垂直方向に並んでいる領域をｐ型化するのに代えて、量子ドットにｐ型不純物をドーピングすることで、量子ドットの部分、さらには量子ドットが垂直方向に並んでいる領域をｐ型化するようにしても良い。
この場合、上述の半導体装置の製造方法において、ドリフト層を形成する工程を、ｎ型Ｉｎｘ（ＧａｙＡｌ１−ｙ）１−ｘＮ（０≦ｘ≦１、０≦ｙ≦１）を含む第１半導体層上に、ＩｎｘＧａ１−ｘＮ（０≦ｘ≦１）及びｐ型不純物を含む量子ドットを形成する工程と、量子ドットを、ｎ型Ｉｎｘ（ＧａｙＡｌ１−ｙ）１−ｘＮ（０≦ｘ≦１、０≦ｙ≦１）を含む第２半導体層で埋め込む工程とを含むものとすれば良い。
また、上述の各実施形態及び変形例では、ドリフト層の厚さを約０．１μｍ以上、具体的には約１μｍとしているが、これに限られるものではなく、例えばドリフト層はより厚くしても良い。
但し、ドリフト層を厚くすると、ショットキーバリア又はｐ型半導体層と基板側の負の固定電荷によるポテンシャル持ち上げ効果がドリフト層の厚さ方向の中間領域に及ばず、この中間領域でポテンシャルが下がってしまい、ｐ型化しない。この場合、量子ドットに例えばＭｇ等のｐ型不純物をドーピングすることによって、ドリフト層を厚くした場合であっても、ドリフト層の全領域において確実にｐ型化が可能となる。つまり、量子ドット（ここではＩｎＧａＮ量子ドット）にｐ型不純物をドーピングしていないドリフト層では、図２７中、実線Ｂ、ｂで示すように、ドリフト層の厚さ方向の中間領域でポテンシャルが下がってしまい、ｐ型化しない。これに対し、量子ドット（ここではＩｎＧａＮ量子ドット）にｐ型不純物をドーピングしたドリフト層では、図２７中、実線Ａ、ａで示すように、ドリフト層の全領域にわたって量子ドット６が垂直方向に並んでいる領域がｐ型化する。なお、図２７中、実線Ａ，Ｂは伝導帯の下端のエネルギーＥｃを示しており、実線ａ，ｂは価電子帯の上端のエネルギーＥｖを示している。また、図２７において、横軸はアノード電極と最表面ＩｎＧａＮ量子ドットとの界面からの距離を示している。
このように、上述の各実施形態及び変形例のように、極性面上に量子ドットを設けることで、量子ドットの部分、さらには量子ドットが垂直方向に並んでいる領域をｐ型化するのに加え、さらに量子ドットにｐ型不純物をドーピングすることで、よりｐ型化の効果を高めることができる。なお、ドリフト層の厚さを厚くしない場合、例えば上述の各実施形態及び変形例のような厚さにする場合であっても、極性面上に量子ドットを設け、さらに、量子ドットにｐ型不純物をドーピングすることで、量子ドットの部分、さらには量子ドットが垂直方向に並んでいる領域をｐ型化するようにしても良い。この場合、上述の半導体装置の製造方法において、ドリフト層を形成する工程を、ｎ型Ｉｎｘ（ＧａｙＡｌ１−ｙ）１−ｘＮ（０≦ｘ≦１、０≦ｙ≦１）を含む第１半導体層の極性面上に、ＩｎｘＧａ１−ｘＮ（０≦ｘ≦１）及びｐ型不純物を含む量子ドットを形成する工程と、量子ドットを、ｎ型Ｉｎｘ（ＧａｙＡｌ１−ｙ）１−ｘＮ（０≦ｘ≦１、０≦ｙ≦１）を含む第２半導体層で埋め込む工程とを含むものとすれば良い。
１ ｎ型ＧａＮ基板［ｎ＋−ＧａＮ（０００１）基板］
１Ａ ｎ型ＧａＮ基板［ｎ＋−ＧａＮ（０００−１）基板］
２ ドリフト層
３ アノード電極
４ カソード電極
５ ｎ型ＧａＮバッファ層
５Ａ ｎ型ＡｌＧａＮバッファ層
６ ＩｎＧａＮ量子ドット
６Ａ ＧａＮ量子ドット
７ ｎ型ＧａＮ埋込層
７Ａ ｎ型ＡｌＧａＮ埋込層
８，８Ａ 量子ドット層
９ ＩｎＧａＮウェッティング層
９Ａ ＧａＮウェッティング層
１０ ＩｎＧａＮ層
１０Ａ ＧａＮ層
１１ ＳｉＮ膜（ＳｉＮパッシベーション膜；絶縁膜）
１２ ショットキー領域
２０ ｐ型ＧａＮボディ層（ｐ型半導体層）
２１ ｎ型ＧａＮコンタクト層
２２ ソース電極
２２Ｘ ソース電極形成領域
２３ ドレイン電極
２４ ゲート電極
２５ 半導体積層構造
２６ ゲートトレンチ
２７ 絶縁膜（ゲート絶縁膜）
２８ レジスト
３０ ＧａＮ系ショットキーバリアダイオード領域
３１ ＧａＮ系縦型トランジスタ領域
３２ 共通電極
３３ 共通絶縁膜
４０ ｎ型ＧａＮコンタクト層
４１ サファイア基板
４２ ＡｌＮ核形成層
４３ 半導体積層構造
４４ ＧａＮ系半導体積層構造
４５ ビアホール
４６ ビア配線
５０ ステージ
５１ アノードリード
５２ カソードリード
５３ ボンディングワイヤ
５４ 封止樹脂
５５ 半導体チップ
５６ アノードパッド
５７ ダイアタッチ剤
６０ ステージ
６１ ゲートリード
６２ ソースリード
６３ ドレインリード
６４ ボンディングワイヤ
６５ 封止樹脂
６６ 半導体チップ
６７ ゲートパッド
６８ ソースパッド
６９ ダイアタッチ剤
７０ 電源装置
７１ ＰＦＣ回路
８０ ダイオードブリッジ
８１ チョークコイル
８２ 第１コンデンサ
８３ 縦型トランジスタ（スイッチ素子）
８４ ショットキーバリアダイオード（ＳＢＤ）
８５ 第２コンデンサ
９０ ｉ−ＧａＮ層

Claims (20)

  1. ＩｎｘＧａ１−ｘＮ（０≦ｘ≦１）を含む量子ドットと、前記量子ドットを埋め込み、ｎ型Ｉｎｘ（ＧａｙＡｌ１−ｙ）１−ｘＮ（０≦ｘ≦１、０≦ｙ≦１）を含む埋込層とを備える量子ドット層を複数積層させた構造を有するドリフト層を備えることを特徴とする半導体装置。
  2. 前記量子ドットは、極性面上に設けられていることを特徴とする、請求項１に記載の半導体装置。
  3. 前記量子ドットにｐ型不純物がドーピングされていることを特徴とする、請求項１又は２に記載の半導体装置。
  4. 前記ドリフト層にショットキー接合されるアノード電極を備えることを特徴とする、請求項１〜３のいずれか１項に記載の半導体装置。
  5. 前記ドリフト層に接するｐ型半導体層を備えることを特徴とする、請求項１〜３のいずれか１項に記載の半導体装置。
  6. 前記ドリフト層にショットキー接合されたアノード電極と、
    前記ドリフト層に接するｐ型半導体層とを備えることを特徴とする、請求項１〜３のいずれか１項に記載の半導体装置。
  7. 前記ドリフト層の前記アノード電極が設けられている側の反対側に設けられた基板と、
    前記基板の前記ドリフト層が設けられている側の反対側に設けられたカソード電極とを備えることを特徴とする、請求項４又は６に記載の半導体装置。
  8. 前記ドリフト層の前記アノード電極が設けられている側の反対側に設けられたコンタクト層と、
    前記コンタクト層の前記ドリフト層が設けられている側の反対側に設けられたカソード電極とを備えることを特徴とする、請求項４又は６に記載の半導体装置。
  9. 前記ドリフト層の前記アノード電極が設けられている側の反対側に設けられたコンタクト層と、
    前記コンタクト層の前記ドリフト層が設けられている側の反対側に設けられた基板と、
    前記基板に設けられたビアホールと、
    前記ビアホールに設けられたカソード電極と、
    前記ビアホールに設けられ、前記カソード電極に電気的に接続されたビア配線とを備えることを特徴とする、請求項４又は６に記載の半導体装置。
  10. 前記ｐ型半導体層の前記ドリフト層が設けられている側の反対側に設けられたソース電極と、
    前記ドリフト層の前記ｐ型半導体層が設けられている側の反対側に設けられた基板と、
    前記基板の前記ドリフト層が設けられている側の反対側に設けられたドレイン電極とを備えることを特徴とする、請求項５又は６に記載の半導体装置。
  11. 前記ｐ型半導体層の前記ドリフト層が設けられている側の反対側に設けられたソース電極と、
    前記ドリフト層の前記ｐ型半導体層が設けられている側の反対側に設けられたコンタクト層と、
    前記コンタクト層の前記ドリフト層が設けられている側の反対側に設けられたドレイン電極とを備えることを特徴とする、請求項５又は６に記載の半導体装置。
  12. 前記ｐ型半導体層の前記ドリフト層が設けられている側の反対側に設けられたソース電極と、
    前記ドリフト層の前記ｐ型半導体層が設けられている側の反対側に設けられたコンタクト層と、
    前記コンタクト層の前記ドリフト層が設けられている側の反対側に設けられた基板と、
    前記基板に設けられたビアホールと、
    前記ビアホールに設けられたドレイン電極と、
    前記ビアホールに設けられ、前記ドレイン電極に電気的に接続されたビア配線とを備えることを特徴とする、請求項５又は６に記載の半導体装置。
  13. 前記量子ドットは、ＩｎｘＧａ１−ｘＮ（０＜ｘ≦１）を含むことを特徴とする、請求項１〜１２のいずれか１項に記載の半導体装置。
  14. 前記量子ドットは、ＧａＮを含み、
    前記埋込層は、ＡｌＧａＮを含むことを特徴とする、請求項１〜１２のいずれか１項に記載の半導体装置。
  15. 請求項１〜１４のいずれか１項に記載の半導体装置を備えることを特徴とする電源装置。
  16. ＩｎｘＧａ１−ｘＮ（０≦ｘ≦１）を含む量子ドットと、前記量子ドットを埋め込み、ｎ型Ｉｎｘ（ＧａｙＡｌ１−ｙ）１−ｘＮ（０≦ｘ≦１、０≦ｙ≦１）を含む埋込層とを備える量子ドット層を複数積層させてドリフト層を形成する工程を含むことを特徴とする半導体装置の製造方法。
  17. 前記ドリフト層を形成する工程は、
    ｎ型Ｉｎｘ（ＧａｙＡｌ１−ｙ）１−ｘＮ（０≦ｘ≦１、０≦ｙ≦１）を含む第１半導体層の極性面上に、ＩｎｘＧａ１−ｘＮ（０≦ｘ≦１）を含む量子ドットを形成する工程と、
    前記量子ドットを、ｎ型Ｉｎｘ（ＧａｙＡｌ１−ｙ）１−ｘＮ（０≦ｘ≦１、０≦ｙ≦１）を含む第２半導体層で埋め込む工程とを含むことを特徴とする、請求項１６に記載の半導体装置の製造方法。
  18. 前記ドリフト層を形成する工程は、
    ｎ型Ｉｎｘ（ＧａｙＡｌ１−ｙ）１−ｘＮ（０≦ｘ≦１、０≦ｙ≦１）を含む第１半導体層上に、ＩｎｘＧａ１−ｘＮ（０≦ｘ≦１）及びｐ型不純物を含む量子ドットを形成する工程と、
    前記量子ドットを、ｎ型Ｉｎｘ（ＧａｙＡｌ１−ｙ）１−ｘＮ（０≦ｘ≦１、０≦ｙ≦１）を含む第２半導体層で埋め込む工程とを含むことを特徴とする、請求項１６又は１７に記載の半導体装置の製造方法。
  19. 前記ドリフト層を形成する工程の後に、前記ドリフト層にショットキー接合されるアノード電極を形成する工程を含むことを特徴とする、請求項１６〜１８のいずれか１項に記載の半導体装置の製造方法。
  20. 前記ドリフト層を形成する工程の後に、前記ドリフト層に接するｐ型半導体層を形成する工程を含むことを特徴とする、請求項１６〜１８のいずれか１項に記載の半導体装置の製造方法。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9240449B2 (en) * 2014-05-26 2016-01-19 Yu-chen Chang Zero-dimensional electron devices and methods of fabricating the same
WO2016028967A1 (en) 2014-08-20 2016-02-25 Navitas Semiconductor, Inc. Power transistor with distributed gate
CN104464868B (zh) * 2014-12-22 2017-01-25 厦门大学 GaN肖特基结型核电池及其制备方法
US10770545B2 (en) 2016-08-30 2020-09-08 Intel Corporation Quantum dot devices
US11133190B2 (en) * 2017-05-05 2021-09-28 Lawrence Livermore National Security, Llc Metal-based passivation-assisted plasma etching of III-v semiconductors
JP2020013059A (ja) * 2018-07-20 2020-01-23 株式会社東芝 装置の製造方法
JP6967024B2 (ja) * 2019-02-04 2021-11-17 株式会社東芝 半導体装置及びその製造方法
CN112713199B (zh) * 2019-10-25 2022-10-11 株洲中车时代电气股份有限公司 碳化硅肖特基二极管及其制备方法
CN112750896B (zh) * 2019-10-31 2022-08-16 株洲中车时代电气股份有限公司 碳化硅肖特基二极管及其制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11354843A (ja) * 1998-06-04 1999-12-24 Mitsubishi Cable Ind Ltd Ｉｉｉ族窒化物系量子ドット構造の製造方法およびその用途
JP2011523206A (ja) * 2008-06-04 2011-08-04 シャープ株式会社 窒化物半導体デバイス

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10308560A (ja) * 1997-05-08 1998-11-17 Toshiba Corp 半導体発光素子および発光装置
US6239033B1 (en) 1998-05-28 2001-05-29 Sony Corporation Manufacturing method of semiconductor device
JP4264992B2 (ja) * 1997-05-28 2009-05-20 ソニー株式会社 半導体装置の製造方法
JP3866836B2 (ja) * 1997-08-14 2007-01-10 富士通株式会社 非線形光学装置
JP2002009083A (ja) 2000-06-26 2002-01-11 Toyota Central Res & Dev Lab Inc 繰り返しｐｎ接合の形成方法及びそれを用いた半導体装置
JP2004063957A (ja) * 2002-07-31 2004-02-26 Hitachi Ltd 半導体量子ドットを有する半導体部材の製造方法、半導体レーザ及びそれを用いた光モジュール
WO2004055900A1 (ja) * 2002-12-16 2004-07-01 Japan Science And Technology Agency 不均一な量子ドットを有する半導体積層構造、それを用いた発光ダイオード、半導体レーザダイオード及び半導体光増幅器並びにそれらの製造方法
TWI228320B (en) * 2003-09-09 2005-02-21 Ind Tech Res Inst An avalanche photo-detector(APD) with high saturation power, high gain-bandwidth product
JP4639107B2 (ja) * 2005-03-31 2011-02-23 富士通株式会社 半導体レーザ及びその製造方法
JP2007012858A (ja) 2005-06-30 2007-01-18 Toshiba Corp 半導体素子及びその製造方法
JP2007123731A (ja) * 2005-10-31 2007-05-17 Toshiba Corp 半導体発光素子および半導体発光装置
JP4861112B2 (ja) * 2006-09-27 2012-01-25 富士通株式会社 光半導体装置及びその製造方法
JP4750728B2 (ja) * 2007-02-09 2011-08-17 富士通株式会社 半導体装置の製造方法
JP4762202B2 (ja) * 2007-06-28 2011-08-31 株式会社東芝 半導体量子ドット素子、その製造方法、光スイッチ、半導体レーザ、および光検出器
GB2451884A (en) 2007-08-16 2009-02-18 Sharp Kk A Semiconductor Device and a Method of Manufacture Thereof
JP5026905B2 (ja) * 2007-10-02 2012-09-19 富士通株式会社 半導体発光素子及びその製造方法
KR101005803B1 (ko) * 2008-08-11 2011-01-05 한국표준과학연구원 양자점나노선 어레이 태양광 소자 및 그 제조 방법
CN101997029B (zh) * 2009-08-26 2012-07-25 中国科学院半导体研究所 高迁移率量子点场效应晶体管及其制作方法
US9112085B2 (en) * 2009-11-30 2015-08-18 The Royal Institution For The Advancement Of Learning/Mcgill University High efficiency broadband semiconductor nanowire devices
KR101103330B1 (ko) * 2010-06-25 2012-01-11 한국표준과학연구원 ＩｎＰ의 강제도핑에 의한 고농도 Ｐ 도핑 양자점 태양전지 및 제조방법
JP2014512667A (ja) * 2011-02-10 2014-05-22 ザ・ロイヤル・インスティテューション・フォア・ザ・アドバンスメント・オブ・ラーニング／マクギル・ユニヴァーシティ 高効率広帯域半導体ナノワイヤ素子および異種金属触媒無しの製造方法
JP2013239690A (ja) * 2012-04-16 2013-11-28 Sharp Corp 超格子構造、前記超格子構造を備えた半導体装置および半導体発光装置、ならびに前記超格子構造の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11354843A (ja) * 1998-06-04 1999-12-24 Mitsubishi Cable Ind Ltd Ｉｉｉ族窒化物系量子ドット構造の製造方法およびその用途
JP2011523206A (ja) * 2008-06-04 2011-08-04 シャープ株式会社 窒化物半導体デバイス

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