CN112713199B - 碳化硅肖特基二极管及其制备方法 - Google Patents
碳化硅肖特基二极管及其制备方法 Download PDFInfo
- Publication number
- CN112713199B CN112713199B CN201911025571.XA CN201911025571A CN112713199B CN 112713199 B CN112713199 B CN 112713199B CN 201911025571 A CN201911025571 A CN 201911025571A CN 112713199 B CN112713199 B CN 112713199B
- Authority
- CN
- China
- Prior art keywords
- layer
- type
- region
- schottky diode
- silicon carbide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 title claims abstract description 112
- 229910010271 silicon carbide Inorganic materials 0.000 title claims abstract description 112
- 238000002360 preparation method Methods 0.000 title claims description 7
- 230000004888 barrier function Effects 0.000 claims abstract description 90
- 230000007704 transition Effects 0.000 claims abstract description 67
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 238000000034 method Methods 0.000 claims abstract description 27
- 238000004519 manufacturing process Methods 0.000 claims abstract description 10
- 239000010410 layer Substances 0.000 claims description 191
- 150000002500 ions Chemical class 0.000 claims description 34
- 230000000903 blocking effect Effects 0.000 claims description 18
- 230000008569 process Effects 0.000 claims description 11
- 238000005468 ion implantation Methods 0.000 claims description 7
- 239000011241 protective layer Substances 0.000 claims description 7
- 239000002019 doping agent Substances 0.000 claims description 4
- 230000001681 protective effect Effects 0.000 claims description 4
- 238000002513 implantation Methods 0.000 description 11
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 7
- 238000000137 annealing Methods 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 239000010936 titanium Substances 0.000 description 7
- 238000000407 epitaxy Methods 0.000 description 6
- 239000004642 Polyimide Substances 0.000 description 5
- 229920001721 polyimide Polymers 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 4
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000004151 rapid thermal annealing Methods 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 229910052786 argon Inorganic materials 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/872—Schottky diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0646—PN junctions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/6606—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本公开提供一种碳化硅肖特基二极管及其制备方法。该二极管包括：第一导电类型碳化硅衬底、位于所述衬底上方的第一导电类型漂移层、位于所述漂移层上方的第二导电类型阻挡层和位于所述阻挡层上方的第一导电类型过渡层，所述过渡层包括用于设置所述肖特基二极管的结势垒区和位于所述结势垒区两侧的结终端保护区。本公开通过在SiC JBS漂移层上形成导电类型相反的碳化硅阻挡层，在不增加正向导通电阻的前提下，解决了SiC JBS反向漏电过大的问题，特别是反向偏压低电压时，肖特基反向漏电随电压增长而快速增大的问题。
Description
技术领域
本公开涉及半导体器件技术领域，具体涉及一种碳化硅肖特基二极管及其制备方法。
背景技术
肖特基势垒二极管(Schottky Barrier Diode，简称SBD)不是利用P型半导体与N型半导体接触形成PN结原理制作的，而是利用金属与半导体接触形成的金属-半导体结原理制作的，是一种热载流子二极管，具有正向压降低、反向恢复时间短等优点。碳化硅材料(SiC)，具有禁带宽度大、击穿电场高、饱和电子漂移速率高、热导率高、化学性质稳定等特点。碳化硅肖特基势垒二极管(简称SiC SBD)，结合了SiC和SBD的优点，具有高关断电压、响应速度快、低开关损耗等特点，成为目前技术成熟度最好的SiC功率器件，得到应用的广泛认可。但由于碳化硅材料的表面缺陷、肖特基接触的金属穿刺等问题，导致现有的SiCSBD反向漏电过大，达到几十微安数量级。
而碳化硅结势垒肖特基二极管(SiC Junction Barrier Schottky,简称SiC JBS)利用PN结的空间电荷区扩展保护肖特基结，使得降低SiC表面肖特基接触漏电降低，但是当二极管阴极电压较低时(如＜200V)，SiC JBS的PN结的空间电荷区尚未完全连通，无法有效保护肖特基结，使得阴极电压较低时的肖特基反向漏电随电压增大而快速增大。
发明内容
本申请提供了一种碳化硅肖特基二极管及其制备方法，以解决SiC JBS反向漏电过大的问题，特别是反向偏压低电压时，肖特基反向漏电随电压增长而快速增大的问题。
本公开的第一方面，提供一种碳化硅肖特基二极管，包括：
第一导电类型碳化硅衬底；
位于所述衬底上方的第一导电类型漂移层；
位于所述漂移层上方的第二导电类型阻挡层；
位于所述阻挡层上方的第一导电类型过渡层，所述过渡层包括用于设置肖特基二极管的结势垒区和位于所述结势垒区两侧的结终端保护区。
根据本公开的实施例，优选地，所述阻挡层的厚度小于或等于碳化硅电子平均自由程的1/2。
根据本公开的实施例，优选地，所述阻挡层的掺杂浓度大于所述漂移层的掺杂浓度至少一个数量级。
根据本公开的实施例，优选地，在所述结势垒区内，通过在所述过渡层内设置多个彼此间隔的第二导电类型的第一掺杂区而形成肖特基二极管。
根据本公开的实施例，优选地，在所述结终端保护区内，所述过渡层内包括多个彼此间隔的第二导电类型的第二掺杂区。
根据本公开的实施例，优选地，每个所述第一掺杂区的上表面与所述过渡层的上表面相平齐，且每个所述第一掺杂区的厚度小于所述过渡层的厚度。
根据本公开的实施例，优选地，每个所述第一掺杂区的下表面与所述阻挡层的上表面之间的距离为空间电荷区宽度的0.5倍至2.0倍。
根据本公开的实施例，优选地，所述第一导电类型为N型时，所述第二导电类型为P型，或者
所述第一导电类型为P型时，所述第二导电类型为N型。
根据本公开的实施例，优选地，所述二极管还包括：
位于所述衬底下方的阴极；
位于所述过渡层上方并覆盖所述结势垒区的阳极；以及
位于所述过渡层上方并覆盖所述结终端保护区的保护层。
本公开的第二方面，提供一种碳化硅肖特基二极管的制备方法，包括以下步骤：
提供第一导电类型衬底；
在所述衬底上方形成第一导电类型漂移层；
在所述漂移层上方形成第二导电类型阻挡层；
在所述阻挡层上方形成第一导电类型过渡层，其中，所述过渡层包括用于设置所述肖特基二极管的结势垒区和位于所述结势垒区两侧的结终端保护区。
根据本公开的实施例，优选地，执行所述在所述漂移层上方形成第二导电类型阻挡层的步骤，包括：
采用外延生长的方式，并在外延生长的过程中引入第二导电类型的掺杂剂，在所述漂移层上方形成第二导电类型阻挡层。
根据本公开的实施例，优选地，执行所述在所述漂移层上方形成第二导电类型阻挡层的步骤，包括：
采用离子注入的方式，将第二导电类型的高能离子注入到所述漂移层表面，在所述漂移层上方形成第二导电类型阻挡层。
根据本公开的实施例，优选地，在执行在所述阻挡层上方形成第一导电类型过渡层的步骤之后，还包括：
在所述结势垒区内，对所述过渡层注入第一浓度的第二导电类型高能离子，以形成多个彼此间隔的第一掺杂区，从而形成肖特基二极管；
在所述结终端保护区内，对所述过渡层注入第二浓度的第二导电类型高能离子，以形成多个彼此间隔的第二掺杂区。
根据本公开的实施例，优选地，所述制备方法还包括：
在所述衬底下方形成阴极；
在所述过渡层上方形成覆盖所述结势垒区的阳极；
在所述过渡层上方形成覆盖所述结终端保护区的保护层。
采用上述技术方案，至少能够达到如下技术效果：
本公开通过在SiC JBS漂移层上形成导电类型相反的碳化硅阻挡层，使得当SiCJBS反向偏压时，结势垒区内的第一掺杂区与所述阻挡层能连接，在反向偏压较低时能够有效抑制肖特基反向漏电快速增加，而随着电压增加到一定程度，所述第一掺杂区空间电荷区互相连通，通过PN结进一步保护SiC肖特基结反向漏电，从而提升SiC JBS器件性能；当SiC JBS正向偏压时，电子能够通过遂穿效应穿过所述阻挡层，不增加导通电阻。本公开解决了SiC JBS反向漏电过大的问题，特别是反向偏压低电压时，肖特基反向漏电随电压增长而快速增大的问题。
附图说明
附图是用来提供对本公开的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本公开，但并不构成对本公开的限制。在附图中：
图1a是本公开一示例性实施例示出的一种碳化硅肖特基二极管的剖面结构示意图；
图1b是本公开一示例性实施例示出的另一种碳化硅肖特基二极管的剖面结构示意图；
图1c是本公开一示例性实施例示出的另一种碳化硅肖特基二极管的剖面结构示意图；
图2是本公开一示例性实施例示出的一种碳化硅肖特基二极管的制备方法流程示意图；
图3-图9是本公开一示例性实施例示出的一种碳化硅肖特基二极管的制备方法的相关步骤形成的剖面结构示意图。
具体实施方式
以下将结合附图及实施例来详细说明本公开的实施方式，借此对本公开如何应用技术手段来解决技术问题，并达到相应技术效果的实现过程能充分理解并据以实施。本公开实施例以及实施例中的各个特征，在不相冲突前提下可以相互结合，所形成的技术方案均在本公开的保护范围之内。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应理解，尽管可使用术语“第一”、“第二”、“第三”等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
应理解，空间关系术语例如“在...上方”、位于...上方”、“在...下方”、“位于...下方”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下方”的元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下方”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本公开的理想实施例(和中间结构)的示意图的横截面图来描述本公开的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本公开的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本公开的范围。
为了彻底理解本公开，将在下列的描述中提出详细的结构以及步骤，以便阐释本公开提出的技术方案。本公开的较佳实施例详细描述如下，然而除了这些详细描述外，本公开还可以具有其他实施方式。
实施例一
如图1a所示，为解决SiC JBS反向漏电过大的问题，特别是反向偏压低电压时，肖特基反向漏电随电压增长而快速增大的问题，本公开的一些实施例中提供一种碳化硅肖特基二极管100，其包括：SiC衬底101、漂移层102、阻挡层103、过渡层104、阴极107、阳极108和保护层109。
示例性地，SiC衬底101为第一导电类型的SiC衬底，SiC衬底101的厚度350um至500um。
漂移层102为第一导电类型的漂移层，位于SiC衬底101上方，根据SiC JBS耐压能力不同，外延形成的漂移层102厚度为5um至150um。
阻挡层103为第二导电类型的阻挡层，位于漂移层102上方，阻挡层103的厚度小于或等于碳化硅电子平均自由程的1/2，阻挡层103的掺杂浓度比漂移层102的掺杂浓度大一个数量级及以上。
过渡层104为第一导电类型的过渡层，过渡层104包括用于设置肖特基二极管100的结势垒区105和位于结势垒区105两侧的结终端保护区106。
结势垒区105内，通过在所述过渡层104内设置多个彼此间隔的第一掺杂区1041，而形成肖特基二极管。第一掺杂区1041为第二导电类型的掺杂区，从过渡层104的上表面延伸进入过渡层104内。结势垒区105内，第一掺杂区1041的宽度和未掺杂区1043的宽度的比例为1:2至2:1，第一掺杂区1041的宽度为1um至4um，未掺杂区1043的宽度为1um至4um。其中，第一掺杂区1041的下表面与阻挡层103上表面的距离为L1，L1的大小为空间电荷区宽度的0.5倍至2.0倍，以等于零偏压时空间电荷区宽度为宜。
结终端保护区106内包括多个彼此间隔的第二掺杂区1042，第二掺杂区1042为第二导电类型的掺杂区，从过渡层104的上表面延伸进入过渡层104内。第二掺杂区1042的掺杂浓度与第一掺杂区1041的掺杂浓度可以相同也可以不同，且第二掺杂区1042的深度在此不作限定。第二掺杂区1042的下表面与阻挡层103上表面的距离为L2，例如如图1a所示，L2可以等于L1；例如如图1b所示，L2可以大于L1；如图1c所示，L2(L2为0的情况)可以小于L1。
在本实施例中，第一导电类型和第二导电类型的导电类型相反。例如，第一导电类型为N型时，第二导电类型为P型；第一导电类型为P型时，第二导电类型为N型。具体地，根据实际需要制备的器件类型进行合理选择即可。
阴极107为金属镍(Ni)，位于SiC衬底101下方，与SiC衬底101欧姆接触。
阳极108为金属钛(Ti)，位于过渡层104上方，并覆盖结势垒区105，与SiC过渡层104肖特基接触。
保护层109为聚酰亚胺胶，位于过渡层104上方，并覆盖结终端保护区106。
在本实施例中，在SiC JBS漂移层102上形成导电类型相反的阻挡层103，使得SiCJBS反向偏压时，结势垒区105内的第一掺杂区1041与阻挡层103导通，在反向偏压较低时能够有效抑制肖特基反向漏电快速增加，而随着电压增加到一定程度，第一掺杂区1041的空间电荷区互相连通，通过PN结进一步保护SiC肖特基结反向漏电，从而提升SiC JBS器件性能；当SiC JBS正向偏压时，电子能够通过遂穿效应穿过阻挡层103，不增加导通电阻。本实施例解决了SiC JBS反向漏电过大的问题，特别是反向偏压低电压时，肖特基反向漏电随电压增长而快速增大的问题。
实施例二
本公开还提供一种碳化硅肖特基二极管的制备方法，为制得实施例一中的碳化硅肖特基二极管。
图2是本公开实施例示出的一种碳化硅肖特基二极管的制备方法流程示意图。图3-图9是本公开实施例示出的一种碳化硅肖特基二极管的制备方法的相关步骤形成的剖面结构示意图。下面，参照图2和图3-图9来描述本公开实施例提出的碳化硅肖特基二极管的制备方法一个示例性方法的详细步骤。
如图2所示，本实施例的碳化硅肖特基二极管制备方法，包括如下步骤：
步骤S101：提供第一导电类型SiC衬底101。
其中，SiC衬底101晶圆厚度为350um至500um。
步骤S102：如图3，在SiC衬底101上方形成第一导电类型漂移层102。
具体地，漂移层102的形成采用化学气相沉积(CVD)外延方式，漂移层102为均匀掺杂的SiC层，根据SiC JBS耐压能力不同，外延形成的漂移层102厚度为5um至150um，外延工艺过程中，腔体温度为1400℃至1800℃。
步骤S103：如图4，在漂移层102上方形成第二导电类型SiC阻挡层103。
阻挡层103的形成可采用两种方式：
第一种为CVD外延生长方式，在外延生长的过程中引入第二导电类型的掺杂剂，形成第二导电类型的阻挡层103，阻挡层103的厚度小于或等于碳化硅电子平均自由程的1/2，阻挡层103的掺杂浓度比漂移层102掺杂浓度大一个数量级以上。外延工艺过程中，腔体温度为1500℃至1800℃之间，温度控制精度±5℃。
第二种为离子注入的方式，在漂移层102表面注入第二导电类型的高能离子，调整离子注入的剂量和能量等参数，使第二导电类型的高能离子的注入深度不超过SiC电子平均自由程的1/2，以形成阻挡层103，阻挡层103的掺杂浓度比漂移层102掺杂浓度大一个数量级以上。
步骤S104：如图5，在阻挡层103上方形成第一导电类型的过渡层104，其中，过渡层104包括用于设置肖特基二极管的结势垒区105和位于结势垒区105两侧的结终端保护区106。
具体地，过渡层104的形成同样采用CVD外延方式，过渡层104为均匀掺杂的SiC层，掺杂浓度与漂移层102的掺杂浓度相同；外延工艺过程中，腔体温度为1400℃至1800℃。
步骤S105：如图6，在结势垒区105内，对过渡层104注入第一浓度的第二导电类型高能离子，以形成多个彼此间隔的第一掺杂区1041，从而形成肖特基二极管。
具体地，在结势垒区105上方形成彼此间隔的第一掩膜版，通过离子注入方式，对过渡层104注入第一浓度的第二导电类型高能离子，注入深度为0.2um至0.8um，以形成多个彼此间隔的第一掺杂区1041。
结势垒区105内，第一掺杂区1041的宽度和未掺杂区1043的宽度的比例为1:2至2:1，第一掺杂区1041的宽度为1um至4um，未掺杂区1043的宽度为1um至4um。且第一掺杂区1041的下表面与阻挡层103上表面的距离为空间电荷区宽度的0.5倍至2.0倍，以等于零偏压时空间电荷区宽度为宜。
步骤S106：如图6，在结终端保护区106内，对过渡层104注入第二浓度的第二导电类型高能离子，以形成多个彼此间隔的第二掺杂区1042。
具体地，去除第一掩膜版，在结终端保护区106上方形成彼此间隔的第二掩膜版，通过离子注入方式，对过渡层104注入第二浓度的第二导电类型高能离子，以形成多个彼此间隔的第二掺杂区1042。
其中，第二浓度与第一浓度可以相同也可以不同，并且，第二掺杂区1042内的第二导电类型高能离子的注入深度可以以符合本公开目的的任意注入深度注入。
步骤S107：去除第二掩膜版，如图7，在SiC衬底101下方形成阴极107。
具体地，通过溅射金属镍(Ni)，并在1000℃高温氩气保护下进行快速热退火，以在SiC衬底101与阴极107之间形成SiC/Ni欧姆接触，接触电阻率小于1E-5Ω/cm2。由于欧姆接触退火温度高于肖特基接触退火温度，因而先进行阴极107的制程，先进行欧姆接触退火，这样欧姆接触才不会在后续的阳极制程时的肖特基退火中受到破坏。
步骤S108：如图8，在过渡层104上方形成覆盖所述结势垒区105的阳极108。
具体地，通过溅射金属钛(Ti)，并在500℃温度下进行快速热退火，在过渡层104与阳极108之间形成SiC/Ti肖特基接触。
步骤S109：如图9，在SiC过渡层104上方形成覆盖所述结终端保护区106的保护层109。
具体地，通过匀胶、光刻、显影等方式在SiC过渡层104表面上形成覆盖结终端保护区106的聚酰亚胺胶，聚酰亚胺胶在350℃条件下进行固化4小时以上，形成保护层109。
在本实施例中，第一导电类型和第二导电类型相反。例如，第一导电类型为N型时，第二导电类型为P型；第一导电类型为P型时，第二导电类型为N型。具体地，根据实际需要制备的器件类型进行合理选择，在此不作限定。
在本实施例中，通过在SiC JBS漂移层102上形成导电类型相反的阻挡层103的方法，使得SiC JBS反向偏压时结势垒区105内的第一掺杂区1041与阻挡层103导通，在反向偏压较低时能够有效抑制肖特基反向漏电快速增加，而随着电压增加到一定程度，第一掺杂区1041空间电荷区互相连通，通过PN结进一步保护SiC肖特基结反向漏电，从而提升SiCJBS器件性能；当SiC JBS正向偏压时，电子能够通过遂穿效应穿过阻挡层103，不增加导通电阻。本实施例解决了SiCJBS反向漏电过大的问题，特别是反向偏压低电压时，肖特基反向漏电随电压增长而快速增大的问题。
实施例三
在实施例二的基础上，本实施例提供一种的N型碳化硅肖特基二极管制备方法，如图2所示，本实施例的N型碳化硅肖特基二极管制备方法，包括如下步骤：
步骤S101：提供N型SiC衬底101。
其中，SiC衬底101晶圆厚度为350um至500um。
步骤S102：如图3，在N型SiC衬底101上方形成N型漂移层102。
具体地，N型漂移层102的形成采用CVD外延方式，N型漂移层102为均匀掺杂的SiC层，根据SiC JBS耐压能力不同，外延形成的N型漂移层102厚度为5um至150um，N型漂移层102中N型离子的掺杂浓度为1E14cm-3至1E17cm-3；外延工艺过程中，腔体温度为1400℃至1800℃。
步骤S103：如图4，在N型漂移层102上方形成P型阻挡层103。
P型阻挡层103的形成可采用两种方式：
第一种为CVD外延生长方式，在外延生长的过程中引入P型掺杂剂，形成P型阻挡层103，P型阻挡层103的厚度较薄，不超过SiC电子平均自由程的1/2，厚度在
至
之间；P型阻挡层103中的P型离子的掺杂浓度比N型漂移层102中N型离子的掺杂浓度高一个数量级以上，例如，N型漂移层102中N型离子的掺杂浓度为1E17cm-3，则P型阻挡层103的P型离子的掺杂浓度为1E18cm-3及以上。外延工艺过程中，腔体温度为1500℃至1800℃，温度控制精度±5℃。
第二种为离子注入的方式，在N型漂移层102表面注入P型的高能离子，调整P型离子注入的剂量和能量等参数，使P型高能离子的注入深度不超过SiC电子平均自由程的1/2，注入深度为
至
其中P型离子的掺杂浓度比N型漂移层102中N型离子的掺杂浓度高一个数量级以上，例如，N型漂移层102中N型离子的掺杂浓度为1E17cm-3，则P型阻挡层103的P型离子的掺杂浓度为1E18cm-3及以上。
步骤S104：如图5，在P型阻挡层103上方形成N型过渡层104，其中，N型过渡层104包括用于设置肖特基二极管的结势垒区105和位于结势垒区105两侧的结终端保护区106。
具体地，N型过渡层104的形成同样采用CVD外延方式，N型过渡层104为均匀掺杂的SiC层，N型过渡层104中N型离子的掺杂浓度与N型漂移层102中N型离子的的掺杂浓度相同，为1E14cm-3至1E17cm-3；外延工艺过程中，腔体温度为1400℃至1800℃。
步骤S105：如图6，在结势垒区105内，对N型过渡层104注入第一浓度的P型高能离子，形成多个彼此间隔的第一P型掺杂区1041，从而形成肖特基二极管。
具体地，在结势垒区105上方形成彼此间隔的第一掩膜版，通过离子注入方式，对N型过渡层104表面注入浓度为1E18cm-3以上(第一浓度)的P型高能离子，注入深度为0.2um至0.8um，以形成多个彼此间隔的第一P型掺杂区1041。
结势垒区105内，第一P型掺杂区1041的宽度和N型的未掺杂区1043的宽度的比例为1:2至2:1，第一P型掺杂区1041的宽度为1um至4um，未掺杂区1043的宽度为1um至4um。且第一P型掺杂区1041的下表面与P型阻挡层103上表面的距离为空间电荷区宽度的0.5倍至2.0倍，为
至
以等于零偏压时空间电荷区宽度为宜。
步骤S106：如图6，在结终端保护区106内，对N型过渡层104注入第二浓度的P型高能离子，以形成多个彼此间隔的第二P型掺杂区1042。
具体地，去除第一掩膜版，在结终端保护区106上方形成彼此间隔的第二掩膜版，通过离子注入方式，对N型过渡层104注入第二浓度的P型高能离子，以形成多个彼此间隔的第二P型掺杂区1042。
其中，第二浓度与第一浓度可以相同也可以不同，并且，第二P型掺杂区1042内的P型高能离子的注入深度可以以符合本公开目的的任意注入深度注入。
步骤S107：去除第二掩膜版，如图7，在N型SiC衬底101下方形成阴极107。
具体地，通过溅射金属Ni，并在1000℃高温氩气保护下进行快速热退火，以在N型SiC衬底101与阴极107之间形成SiC/Ni欧姆接触，接触电阻率小于1E-5Ω/cm2。由于欧姆接触退火温度高于肖特基接触退火温度，因而先进行阴极107的制程，先进行欧姆接触退火，这样欧姆接触才不会在后续的阳极制程时的肖特基退火中受到破坏
步骤S108：如图8，在N型过渡层104上方形成覆盖结势垒区105的阳极108。
具体地，通过溅射金属Ti，并在500℃温度下进行快速热退火，形成N型SiC过渡层104与阳极108之间形成SiC/Ti肖特基接触。
步骤S109：如图9，在N型过渡层104上方形成覆盖结终端保护区106的保护层109。
具体地，通过匀胶、光刻、显影等方式在N型过渡层104表面上形成覆盖结终端保护区106的聚酰亚胺胶，聚酰亚胺胶在350℃条件下进行固化4小时以上，形成保护层109。
在本实施例中，通过在N型SiC JBS漂移层102上形成P型阻挡层103的方法，使得SiC JBS反向偏压时，结势垒区105内的第一P型掺杂区1041与P型阻挡层103能连接，在反向偏压较低时能够有效抑制肖特基反向漏电快速增加，而随着电压增加到一定程度，第一P型掺杂区1041空间电荷区互相连通，通过PN结进一步保护SiC肖特基结反向漏电，从而提升SiC JBS器件性能；当SiC JBS正向偏压时，电子能够通过遂穿效应穿过P型阻挡层103，不增加导通电阻。本实施例解决了SiC JBS反向漏电过大的问题，特别是反向偏压低电压时，肖特基反向漏电随电压增长而快速增大的问题。
以上所述仅为本公开的优选实施例而已，并不用于限制本公开，对于本领域的技术人员来说，本公开可以有各种更改和变化。凡在本公开的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。
虽然本公开所公开的实施方式如上，但所述的内容只是为了便于理解本公开而采用的实施方式，并非用以限定本公开。任何本公开所属技术领域内的技术人员，在不脱离本公开所公开的精神和范围的前提下，可以在实施的形式上及细节上作任何的修改与变化，但本公开的保护范围，仍须以所附的权利要求书所界定的范围为准。
Claims (12)
1.一种碳化硅肖特基二极管，其特征在于，包括：
第一导电类型碳化硅衬底；
位于所述衬底上方的第一导电类型漂移层；
位于所述漂移层上方的第二导电类型阻挡层；
位于所述阻挡层上方的第一导电类型过渡层，所述过渡层包括用于设置肖特基二极管的结势垒区和位于所述结势垒区两侧的结终端保护区；
其中，在所述结势垒区内，通过在所述过渡层内设置多个彼此间隔的第二导电类型的第一掺杂区而形成肖特基二极管；
每个所述第一掺杂区的上表面与所述过渡层的上表面相平齐，且每个所述第一掺杂区的厚度小于所述过渡层的厚度。
2.根据权利要求1所述的碳化硅肖特基二极管，其特征在于，所述阻挡层的厚度小于或等于碳化硅电子平均自由程的1/2。
3.根据权利要求1所述的碳化硅肖特基二极管，其特征在于，所述阻挡层的掺杂浓度大于所述漂移层的掺杂浓度至少一个数量级。
4.根据权利要求1所述的碳化硅肖特基二极管，其特征在于，在所述结终端保护区内，所述过渡层内包括多个彼此间隔的第二导电类型的第二掺杂区。
5.根据权利要求1所述的碳化硅肖特基二极管，其特征在于，每个所述第一掺杂区的下表面与所述阻挡层的上表面之间的距离为空间电荷区宽度的0.5倍至2.0倍。
6.根据权利要求1所述的碳化硅肖特基二极管，其特征在于，
所述第一导电类型为N型时，所述第二导电类型为P型；或者所述第一导电类型为P型时，所述第二导电类型为N型。
7.根据权利要求1所述的碳化硅肖特基二极管，其特征在于，还包括：
位于所述衬底下方的阴极；
位于所述过渡层上方并覆盖所述结势垒区的阳极；以及
位于所述过渡层上方并覆盖所述结终端保护区的保护层。
8.一种碳化硅肖特基二极管的制备方法，其特征在于，包括以下步骤：
提供第一导电类型衬底；
在所述衬底上方形成第一导电类型漂移层；
在所述漂移层上方形成第二导电类型阻挡层；
在所述阻挡层上方形成第一导电类型过渡层，其中，所述过渡层包括用于设置所述肖特基二极管的结势垒区和位于所述结势垒区两侧的结终端保护区；
在所述结势垒区内，对所述过渡层注入第一浓度的第二导电类型高能离子，以形成多个彼此间隔的第一掺杂区，从而形成肖特基二极管；其中，每个所述第一掺杂区的厚度小于所述过渡层的厚度。
9.根据权利要求8所述的碳化硅肖特基二极管的制备方法，其特征在于，执行所述在所述漂移层上方形成第二导电类型阻挡层的步骤，包括：
采用外延生长的方式，并在外延生长的过程中引入第二导电类型的掺杂剂，以在所述漂移层上方形成第二导电类型阻挡层。
10.根据权利要求8所述的碳化硅肖特基二极管的制备方法，其特征在于，执行所述在所述漂移层上方形成第二导电类型阻挡层的步骤，包括：
采用离子注入的方式，将第二导电类型的高能离子注入到所述漂移层表面，以在所述漂移层上方形成第二导电类型阻挡层。
11.根据权利要求8所述的碳化硅肖特基二极管的制备方法，其特征在于，在执行所述在所述阻挡层上方形成第一导电类型过渡层的步骤之后，还包括：
在所述结终端保护区内，对所述过渡层注入第二浓度的第二导电类型高能离子，以形成多个彼此间隔的第二掺杂区。
12.根据权利要求8所述的碳化硅肖特基二极管的制备方法，其特征在于，还包括：
在所述衬底下方形成阴极；
在所述过渡层上方形成覆盖所述结势垒区的阳极；
在所述过渡层上方形成覆盖所述结终端保护区的保护层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201911025571.XA CN112713199B (zh) | 2019-10-25 | 2019-10-25 | 碳化硅肖特基二极管及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201911025571.XA CN112713199B (zh) | 2019-10-25 | 2019-10-25 | 碳化硅肖特基二极管及其制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN112713199A CN112713199A (zh) | 2021-04-27 |
| CN112713199B true CN112713199B (zh) | 2022-10-11 |
Family
ID=75540871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201911025571.XA Active CN112713199B (zh) | 2019-10-25 | 2019-10-25 | 碳化硅肖特基二极管及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN112713199B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114300529A (zh) * | 2021-12-31 | 2022-04-08 | 清纯半导体(上海)有限公司 | 一种半导体结构及其制备方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9368650B1 (en) * | 2015-07-16 | 2016-06-14 | Hestia Power Inc. | SiC junction barrier controlled schottky rectifier |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6690035B1 (en) * | 2000-03-03 | 2004-02-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device having an active region of alternating layers |
| US8901699B2 (en) * | 2005-05-11 | 2014-12-02 | Cree, Inc. | Silicon carbide junction barrier Schottky diodes with suppressed minority carrier injection |
| US20070228505A1 (en) * | 2006-04-04 | 2007-10-04 | Mazzola Michael S | Junction barrier schottky rectifiers having epitaxially grown p+-n junctions and methods of making |
| US8384181B2 (en) * | 2007-02-09 | 2013-02-26 | Cree, Inc. | Schottky diode structure with silicon mesa and junction barrier Schottky wells |
| US8232558B2 (en) * | 2008-05-21 | 2012-07-31 | Cree, Inc. | Junction barrier Schottky diodes with current surge capability |
| WO2013054431A1 (ja) * | 2011-10-14 | 2013-04-18 | 富士通株式会社 | 半導体装置及びその製造方法、電源装置 |
| CN103000698B (zh) * | 2012-11-23 | 2015-12-09 | 中国科学院微电子研究所 | 一种SiC结势垒肖特基二极管及其制作方法 |
| US11289593B2 (en) * | 2015-07-31 | 2022-03-29 | Infineon Technologies Austria Ag | Breakdown resistant HEMT substrate and device |
| CN105226104B (zh) * | 2015-11-03 | 2018-11-30 | 株洲南车时代电气股份有限公司 | 一种碳化硅肖特基二极管及其制备方法 |
| CN109473482A (zh) * | 2017-09-08 | 2019-03-15 | 创能动力科技有限公司 | 肖特基器件及其制造方法 |
| CN109686797A (zh) * | 2017-10-19 | 2019-04-26 | 株洲中车时代电气股份有限公司 | 一种碳化硅肖特基二极管及其制造方法 |
| CN109755109B (zh) * | 2017-11-08 | 2021-05-25 | 株洲中车时代半导体有限公司 | 一种SiC JBS器件阳极电极的制造方法 |
| CN107910379A (zh) * | 2017-11-22 | 2018-04-13 | 北京燕东微电子有限公司 | 一种SiC结势垒肖特基二极管及其制作方法 |
| CN108807501B (zh) * | 2018-06-05 | 2021-05-25 | 南京晟芯半导体有限公司 | 一种低导通压降的绝缘栅双极晶体管及其制备方法 |
| CN109461768A (zh) * | 2018-10-31 | 2019-03-12 | 秦皇岛京河科学技术研究院有限公司 | 一种SiC结势垒肖特基二极管及其制造方法 |
| CN109742136A (zh) * | 2018-12-30 | 2019-05-10 | 芜湖启迪半导体有限公司 | 一种肖特基二极管结构及其制造方法 |
-
2019
- 2019-10-25 CN CN201911025571.XA patent/CN112713199B/zh active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9368650B1 (en) * | 2015-07-16 | 2016-06-14 | Hestia Power Inc. | SiC junction barrier controlled schottky rectifier |
Also Published As
| Publication number | Publication date |
|---|---|
| CN112713199A (zh) | 2021-04-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8901699B2 (en) | Silicon carbide junction barrier Schottky diodes with suppressed minority carrier injection | |
| US8653534B2 (en) | Junction Barrier Schottky diodes with current surge capability | |
| US7781786B2 (en) | Semiconductor device having a heterojunction diode and manufacturing method thereof | |
| US9466674B2 (en) | Semiconductor devices with non-implanted barrier regions and methods of fabricating same | |
| US20130140584A1 (en) | Semiconductor device | |
| WO1995031009A1 (en) | Voltage breakdown resistant monocrystalline silicon carbide semiconductor devices, and methods of fabricating same | |
| JP2000516767A (ja) | 電圧吸収エッジを有するｐｎ接合を含むＳｉＣ半導体装置 | |
| US8936964B2 (en) | Silicon carbide schottky-barrier diode device and method for manufacturing the same | |
| KR101416361B1 (ko) | 쇼트키 배리어 다이오드 및 그 제조 방법 | |
| CN112713199B (zh) | 碳化硅肖特基二极管及其制备方法 | |
| CN212365972U (zh) | 融合pn肖特基二极管 | |
| CN111326567A (zh) | 超级结的制造方法及其超级结肖特基二极管 | |
| CN108336129B (zh) | 超级结肖特基二极管与其制作方法 | |
| CN216597601U (zh) | 合并式PiN肖特基器件和电子器件 | |
| JP3635956B2 (ja) | 炭化けい素ショットキーバリアダイオードの製造方法 | |
| CN115483104A (zh) | 一种变容二极管的制作方法 | |
| CN112750896B (zh) | 碳化硅肖特基二极管及其制备方法 | |
| CN217405436U (zh) | 结势垒肖特基器件和结势垒肖特基装置 | |
| CN117727804A (zh) | 一种碳化硅二极管器件及其制备方法 | |
| CN114005739A (zh) | 一种碳化硅jbs器件及其制造方法 | |
| CN113990955A (zh) | 具有减小的电压降的碳化硅二极管以及其制造方法 | |
| CN113299732A (zh) | 半导体器件、芯片、设备和制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |