JP2000516767A - 電圧吸収エッジを有するｐｎ接合を含むＳｉＣ半導体装置 - Google Patents

電圧吸収エッジを有するｐｎ接合を含むＳｉＣ半導体装置

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Abstract

(57)【要約】 ｐｎ接合を含み、このｐｎ接合のｐ導体層３とｎ導体層２の両方がドープした炭化珪素層を構成し、このｐｎ接合の高濃度にドープした導体層のエッジは、総電荷または有効表面電荷密度がこの主ｐｎ接合での初期値からこの接合の最外エッジでのゼロまたはほぼゼロまで、この接合の中心部から最外エッジの方へ半径方向に従って階段状にまたは均一に減少する電荷プロフィールを示す半導体素子およびその製造方法。

Description

【発明の詳細な説明】 電圧吸収エッジを有するｐｎ接合を含むＳｉＣ半導体装置 技術分野 この発明は、基板材料が炭化珪素である半導体素子で、少なくとも一つのｐｎ 接合を含み、このｐｎ接合がこの素子の対称軸から離れる方向に電荷量を減少し 、好ましくは、このｐｎ接合の高濃度にドープした側に位置してエッジ終端を含 ませるようにして、この接合のエッジでの強い電界による電圧破壊の危険を軽減 する素子に関する。 背景技術 基板材料としての炭化珪素に基づく半導体素子は、より高出力でより高温およ び高放射線条件下で使用できるようにするための開発がされている。このような 環境下で、従来の半導体は満足に作動できない。パワーＭＯＳＦＥＴ型のＳｉＣ 半導体およびＳｉＣに基づくダイオード整流器が高電圧および例えば、６５０〜 ８００℃までの温度間隔で作動でき、低損失および高作動サイクル数のようなス イッチング特性が良いにも拘らず、体積が相当するシリコン素子の１／２０と小 さくできるとの評価が与えられている。これらの可能な改善は、炭化珪素がシリ コンに対して持つ、例えば、高い破壊電界（シリコンより１０倍まで高い）、高 い熱伝導度（シリコンより３倍以上高い）および高いエネルギー禁止帯幅（Ｓｉ Ｃの結晶構造の一つである６Ｈ−ＳｉＣに対して２．９ｅＶ高い）のを有する有 利な材料特性があるからである。 ＳｉＣ半導体技術は比較的若く、多くの面で未熟であるので、ＳｉＣ半導体装 置を実験的に実現し、多数の製造が現実になるまでには、解決すべき多くの重大 な製造問題がある。これは、特に、素子を高出力および高電圧用途に使おうとし た場合に直面する問題である。 高電圧ダイオードまたは電圧吸収ｐｎ接合を含むその他の形式の半導体素子を 製造するときに克服すべき難点の一つは、接合のエッジに適切な接合終端を作る ことである。接合の周辺での電界は、通常、接合の大部分での電界に比べて強く なる。この接合周辺での電界の強度は、表面電荷が存在すると更に増大するかも 知れない。 ｐｎ接合のエッジでの高電界は、電圧ドリフトとして知られる阻止電圧の不安 定性をもたらすことは勿論、接合のエッジでの電圧破壊またはフラッシオーバの 危険が大きいことを意味する。 上記欠点を避けるためには、接合が表面に達するところで、電界集中を減らす ことが非常に重要になる。この素子の表面を不活性化する努力と組合わせて、例 えば、ｐｎ接合の表面への現出を操作することによって、表面での電界を平らに するための対策をとるようにする。一例として、シリコンパワー素子からエッジ の表面をｐｎ接合に対してある角度にラッピング（研削、サンドブラスト、エッ チング）し、それによって電界を平らにならすことが知られている。もう一つの 既知の技術は、接合の高濃度にドープした側の電荷量を次第に減らして、高濃度 にドープした層の電荷量が接合の最外エッジの方へ減るようにすること（所謂、 接合終端延長、ＪＴＥ）である。この方法は、シリコン技術で知られ、Ｓｉ素子 のＪＴＥを実現するために使われるが、この方法を炭化珪素に基づく素子に適用 することは、材料が非常に硬く、適切なＳｉＣドーパントの拡散率が極端に低い ために、非常に困難である。一例として、ＳｉＣのための拡散によるドーピング は、２２７０°以下で拡散係数が無視できる程に僅かであるので、不可能である 。また、Ｓｉ素子を製造するときに共通の技術である、ドーピング元素のイオン 注入は、ＳｉＣ用にはマスターするのが困難で、まだ完全に開発されていない。 すなわちＳｉＣで半導体素子を開発際に解決しなければならない、相当するシリ コン素子の開発の初期に一般的であった問題の多くが、ＳｉＣのｐｎ接合に対し てまだ未解決となっている。 ６Ｈ−ＳｉＣからエピタキシャル成長で作ったｐｎおよびショットキー接合を 備える高圧ダイオードが実験的に作られている（例えば、Ｍ．バートナガーおよ びＢ．Ｊ．バリガ，ＩＥＥＥ会報、電子装置、１９９３，３ ４０巻３号ｐｐ６ ４５〜６５５、またはＪ．Ａ．パウエル，Ｌ．Ｇ．メタスおよびＣ．Ｓ．サルポ 、アプライド・フィジックス・レターズ、６４巻１１号、１９９４，３、ｐｐ１ ３８６〜１３８８参照）。この様に、ＳｉＣ装置に関係する問題の幾つかは解決 さ れているが、接合のエッジでの電界集中に関する問題の信頼できる解決策はまだ 存在しない。 ＳｉＣ素子の接合のエッジに半隔離層を付けることによって、ｐｎ接合のエッ ジでの電界が減少するかも知れない。そのような解決策は、明細書ＰＣＴ／ＳＥ ９４／００４８２に記載されている。 Ｓｉから成るｐｎ接合での接合終端延長の原理に相当する半導体素子を作る方 法または装置は、ＳｉＣが接合の基板材料を構成する素子に対しては公知となっ ていない。ＪＴＥを備えるｐｎ接合を含むＳｉＣ素子に到達するための解決策は 、未公開の米国特許出願０８／５２０６８９に開示されているが、この開示内容 を参考までに本説明に援用する。この開示の解決策は、表面ドーピングおよび表 面電界を制御するために、エッチング技術、エピタキシャル再成長またはイオン 注入を利用してＪＴＥの電荷をＪＴＥのエッジの方へ階段状に減らしている。本 発明は、ｐｎ接合が平面構造を有するＳｉＣ素子のＪＴＥ構造を備えるｐｎ接合 に電圧吸収エッジを描くことを目的とする。 ＳｉＣという用語は、以下の本文で、６Ｈ、４Ｈ、２Ｈ、３Ｃ、および１５Ｒ として知られるこの材料の主結晶ポリタイプの何れかを指すために使用する。 発明の説明 この発明の一つの側面は、ｐｎ接合を含み、このｐｎ接合のｐ導体層とｎ導体 層の両方によりドープした炭化珪素層が構成され、このｐｎ接合の高濃度にドー プした導体層のエッジは、総電荷または有効表面電荷密度が主ｐｎ接合区域の周 辺での初期値から接合延長部の最外エッジでのゼロまたはほぼゼロまで、この主 接合の中心部から上記最外エッジの方へ半径方向に階段状にまたは一様に減少す る電荷プロフィールを示す、平面構造の半導体素子が提供される。 この発明の他の側面は、更に、上記の減少する電荷プロフィールを有する上記 ＳｉＣ半導体素子を生産するための方法を含む。 上記の特徴を有するＳｉＣ半導体素子を作ることによって、電界が延長したエ ッジ終端に沿って平らになるので、ｐｎ接合に高逆電圧を掛けたときの電界の集 中を除去する。横方向の低電界が達成する。よって、主接合の大部分の内部の何 処かで生じる破壊前の主接合のエッジでの電圧破壊の危険性を軽減する。この発 明に従って説明するように、従来技術のシリコン装置の接合終端延長部（ＪＴＥ ）に類似する構造の、ＳｉＣ材料のｐｎ接合のエッジを作ることによって、この 接合に掛る逆電圧が破壊が起る前にかなり増し（３倍以上）、それによって４． ５ｋＶ以上の逆電圧に耐えるＪＴＥを備えるＳｉＣｐｎ接合を作ることを可能に する。 その上、信頼性および長期安定性が改善される。これは、接合の周辺でＳｉＣ 材料の電界が減少することによる。Ｓｉ技術から知られる不活性化策を使う限り 、最大表面電界を少なくとも１桁だけ減少しなければならない。対策をとること が接合の不活性化および隔離に与えるストレスを解放する。 このＳｉＣ半導体素子は、この発明によれば、接合の総電荷および／または有 効シート電荷密度が外エッジの方へ減少することが共通な、以下に説明する複数 の代替方法のいずれか一つによって製造される。 必要な特性を有するＪＴＥに到達する一つの方法は、リソグラフィーおよびマ スキング技術による不連続工程で、主ｐｎ接合のエッジを囲む表面のイオン注入 を使い、ここで互いを囲み且つ形成した主ｐｎ接合区域を囲む領域を、イオン注 入によって総電荷および／または有効シート電荷密度がそのように作ったＪＴＥ （図１）のエッジの方向に減少するようにすることであろう。もし、これを不連 続の工程で行い、各領域をその必要な電荷内容まで完全に注入すれば、マスクの 整列に問題が生ずるだろう。ＪＴＥには達するだろうが、この手順の工程間のマ スクの整列不良が、図２による例に示すように、ピークのある電界分布を生じる 。図２は、各々上記方法によって開発した平面ＳｉＣｐｎ接合のＪＴＥに対して ２μｍの電界ピークが幅１００μｍの領域に重なることが図示されている。同様 な電界ピークが、マスク整列不良のために領域間の隙間が注入されない場合に現 れるだろう。 ＪＴＥの表面の不活性化層との界面で側方電界が低いことは、ＪＴＥが適正に 機能するために必要不可欠である。不必要な電界ピークは、この素子の短期およ び長期安定性に有害かも知れない。それで、この発明の一つの目的は、ＪＴＥの 注入した領域間の電界ピークを最小に減らした、ＳｉＣのｐｎ接合を有する素子 を作ることである。 この発明による素子を実現する第１の方法１°は、第１導体形式のドープした 層を含む平面構造の炭化珪素ウェーハを準備することから始まる。このウェーハ の平板表面上に、第２導体形式のドープした層を、例えば、イオン注入によって 作る。これらの二つの層がｐｎ接合の、ここでは主接合と呼ぶ、所定の作動範囲 を構成する。ウェーハの表面でその第１導体形式部分に主接合を囲んで、第２導 体形式のイオン注入による多数のドープした領域を形成する。最初に、予定の注 入領域を含むこの素子の全装置面積に、所定の量を注入する。この工程後、予定 の最外ＪＴＥ領域をマスクし、そこでこの装置の残りのマスクしない面積にイオ ン注入して、エッジから第２のＪＴＥ領域がその適正な量を受けるようにする。 次に、このマスキングおよび注入プロセスを、最後に第２導体形式のｐｎ接合層 を構成する領域をその最終量が注入されるまで、必要な工程数続ける。この方法 によって、主ｐｎ接合およびＪＴＥ領域は、それぞれの領域の最終量が注入の連 続する工程中に加えられた量によって達成する手順のために、それらそれぞれの 量を受ける。その結果、各ＪＴＥ領域は、総電荷および／または有効シート電荷 密度が、表面電解に所望の効果を得るために必要な割合で、この接合のエッジの 方向に減少する。勿論、ＪＴＥを作る注入工程中、主接合を常にマスクすること も同様に可能である。これが好ましいかも知れない。 説明した方法は、方法２°で、逆方向に実施することもできる。予定のＪＴＥ 領域に対応する区域を覆う、マスクの内側部分を、順次、除去して、注入マスク の開口を延ばすことによって、注入するごとに露出する面積を階段状に増加し、 すなわち全ての注入工程時に最内領域を露出させるが、一方、最外領域は１度の 注入工程だけ露出させる。それで、注入した総電荷は、この例でも終端のエッジ の方へ減少する。 必要なコストとプロセスの複雑さのために、もし、多数の処理工程を使うと、 ＪＴＥを実現するためにこれまで開示した方法は、電荷量および／または有効シ ート電荷密度が異なる、不連続領域の数が制限される。ドーパントの拡散がなけ れば、開示した方法は、電荷分布の非均質性を欠点として持ち、その結果、電界 分布にピークが生ずる。とにかく、上記方法は、ＳｉＣ用のｐｎ接合のＪＴＥを 達成する仕方を示す。ピークの高さを更に減らさなければ、不連続領域の数を増 さなければならない。しかし、電界減少および電界均一性への領域数の影響は、 領域数が増加すると飽和する。説明した方法１°および２°は、注入工程間のマ スクの線形化として自己整合方法の一例である。この例は各ＪＴＥ領域の最終総 電荷および／または有効シート電荷密度を工程毎に作り、上記方法を使えば、こ れらのＪＴＥ領域をＪＴＥ領域当り単一工程の注入手順で一つずつ注入する場合 のように、あまり重要ではなくなる。 この発明の第３の側面３°によれば、総電荷および／または有効シート電荷密 度がエッジの方へ準均質に減少する領域を作るための方法が提供される。これは 、この装置の単一工程または多工程のイオン注入によって達成し、ここで予定す るＪＴＥ領域をマスクで覆い、総電荷が減少する不連続領域を、適切な方法で注 入すべきＪＴＥ区域を形成するパターンでこのマスクを孔、線または曲線状に開 口することによって作る。次に、これを、ＪＴＥのエッジでの状態に比べてＪＴ Ｅの最内部で開口の面積を大きく、または開口の密度を遥かに高くすることによ って達成してもよい。これら二つの限界の間で、このマスクパターンは、注入中 に露出する面積が均等に減少するようになっている。この様にして、有効ドーピ ング並びにその結果の体積および表面電界の滑らかな変化を達成する。これらの 小さい注入領域の境界での電界ピークは、もう低い値である。 この発明によるＳｉＣ素子によって到達する利点は、４．５ｋＶ以上の阻止電 圧に耐える、信頼性のあるＪＴＥの実現で、この素子が、低表面電界および表面 電荷に対して高い免疫性があることと特徴がある。 上に説明し、請求項で定義するＪＴＥは、電荷密度２・１０12ｃｍ-2までの両 極性の表面電荷を扱うことができる。正の表面電荷の更に高い密度さえ（ｎ形表 面層に対して）許容できるが、ＪＴＥ領域の電荷密度の再設計を要するだろう。 そこで基本的にＪＴＥ領域のドーピングレベルを増さねばならないだろうが、そ れが、最高濃度にドープしたＪＴＥ領域の有効シート電荷密度である、固有シー ト電荷密度Ｑ０を増加させ、ここで上記電荷密度Ｑ０は、この接合を設計した電 圧に依って選定しなければならない。 図面の簡単な説明 図１は、ＳｉＣ材料のウェーハ上の平面半導体装置のｐｎ接合を通る断面を概 略的に示し、ここで四領域が減少する電荷量を有し、且つｐドープドアノードを 囲んで上記接合の接合終端延長部（ＪＴＥ）を形成する。 図２は、自己整合マスキング手順を使わずに作った、図１の四領域ＪＴＥに対 するこのＪＴＥの全体にわたる側方の電界集中を示す。 図３は、四領域ＪＴＥを作るために自己整合方法１°または２°の一つを使っ た、図２と同じ電界を示す。 図４ａ〜図４ｄは、方法２°を使って、この発明の特徴によるＪＴＥを作る、 マスキングおよび注入工程の例を示す。 図５ａは、図１のＪＴＥのそれぞれの領域の総電荷量間の関係を示し、一方、 図５ｂおよび図５ｃは、それぞれ、二領域ＪＴＥおよび一領域ＪＴＥに対する同 じ関係を示す。 図６ａは、この終端のエッジの方へ半径方向に数えて、この接合のＪＴＥ単位 面積当りの注入領域の面積の割合が減少させるようにマスクを設計した、マスキ ングおよび注入手順（方法３°）を使って作ったＪＴＥの例の放射状断面を示す 。 図６ｂは、図６ａによる装置で到達したＪＴＥの全体にわたる横方向の電界集 中を示す。 実施例の説明 図面を参照してこの発明を多くの実施例で説明する。 図１は、この発明によるＪＴＥを有するＳｉＣ半導体装置の例を示す。この半 導体は、ＳｉＣに作ったダイオードで例示する。図１の素子は、このダイオード のカソードをなす、高濃度にドープした（ｎ+）、ｎ導体の層１から成るＳｉＣ の基板上に作る。このｎ+導体層１の上部に、第１の低濃度にドープした（ｎ-） 、ｎ導体の、層２を設ける。これら二つのｎ導体層１、２がＳｉＣ半導体材料の 第１導体形式のウェーハを構成する。この低濃度にドープしたｎ導体層２の上部 に、第２の高濃度にドープした、（ｐ+）ｐ導体層３が作るアノードをこのウェ ーハの表面に向けて配置し、それによってこのウェーハ表面の平面を確立する。 接点６および７が、それぞれ、このダイオードのカソードおよびアノードに接触 する。この第１層（ｎ導体）と第２層（ｐ導体）がｐｎ接合を構成し、この第１ のｎ導体の層２と第２のｐ導体の層３の間の界面を、ここで主接合と呼ぶ、この ｐｎ接 合の作動範囲を形成し、それは、今まで説明した限りでは、接合終端延長部（Ｊ ＴＥ）を何も含まない。図１に、横方向に主接合の延長部を形成する、四領域Ｊ ＴＥを備え、各領域４ａ〜４ｄが第２導体層３を囲み、この第２導体層３と同じ 導体形式である、ｐｎ接合を示す。最外領域４ｄは、その端がこの接合の外側で 終り、それでＪＴＥの最外エッジ５を形成する。それぞれの領域４ａ〜４ｄの電 荷量および／または有効シート電荷密度は、ＪＴＥエッジ５の方へ階段状に減少 する。 図１の半導体ｐｎ接合は、一例として、高濃度にドープした（ｎ+）、ｎ導体 層１と上記層の上部にある低濃度にドープした第１の、ｎ導体の層２から成るＳ ｉＣの基板上に形成する。これら二つのｎ導体層１、２が第１導体形式、この例 によれば、ｎ導体の平面ウェーハを構成し、その上にこの発明による一つ以上の ｐｎ接合を作ることができる。第２段階で、ｐ導体の高濃度にドープした第２層 ３をイオン注入技術によってこのウェーハ上に作る。ここで、例えば、アルミニ ウム、硼素またはガリウムを注入剤として使用しうる。次の段階で、層３の延長 部をマスキングおよびイオン注入によって形成する。図４ｄは、ＪＴＥを作る第 １工程を示し、ここで予定するＪＴＥを含むこの接合の全範囲に、最外領域の電 荷量および／または有効シート電荷密度、この例では、領域４ｄの上記電荷を確 立するために必要な量まで提案の形式のイオンを注入する。この注入工程中、ウ ェーハの表面の終端エッジ５の外側をマスク１０によってマスクする。次の段階 で、マスク１０を延ばしてＪＴＥの最外領域４ｄも覆い、そこでアノードおよび 全ての被覆のないＪＴＥ領域を含む、露出した範囲の注入を、最外ＪＴＥ領域に 隣接する領域、この場合領域４ｃが上記領域の電荷量および／または有効シート 電荷密度に達するために必要な量で実施する。この工程を図４ｃに示す。注入手 順をこの様にして全てのＪＴＥ領域４ａ〜４ｄを注入するまで繰返し、この手順 の工程を図４ａ〜図４ｄに示す。 図１のＪＴＥは、別の方法で作ることができ、それは、このＪＴＥを作る領域 の自己整合注入を概説したものと逆の手順で行う。この場合、マスク１０がアノ ードの外側の範囲を覆い、そこを第１工程として注入することができる。第２工 程として、第１ＪＴＥ領域４ａを作るべき範囲からマスクを除き、そこで必要な 注入剤の注入を再び実施する。この様にして、この装置の表面の範囲を階段状に 増し、アノードから外側方に、電荷密度が階段状に減る領域４ａ〜４ｄを作るよ うに露出して注入する。マスク１０は、徐々にエッチングで取去ってもよいし、 その代りに、各プロセス工程毎にマスクを除去し、この装置に再マスクしてもよ い。このプロセスを図４ａ〜図４ｄによって連続的に示す。 上に説明した両方法では、アノード３をマスクし、ＪＴＥ領域の処理中に注入 しないのが好ましい。 好適実施例では、各ＪＴＥ領域４ａ〜４ｄの有効シート電荷密度を次の関係に よって表す。 Ｑ１：Ｑ２：Ｑ３：Ｑ４＝１００：７５：５０：２５〜３０ 但し、Ｑ１は、このＪＴＥの最内領域の有効シート電荷密度を示し、Ｑ２は、最 内領域の次の領域の有効シート電荷密度を示す、以下同様とする。値１００は、 四領域実施例のＪＴＥで最高のドーピング領域の電荷密度を示す。この値１００ は、この電荷密度を有する領域が全設計電圧で完全に消耗するようなドーピング にも対応する。この電荷密度は、固有電荷密度Ｑ０と称し、Ｃ／ｃｍ2で表す。 二領域ＪＴＥに対しては、この関係をＱ１：Ｑ２＝１００：５０で表し、一方 、一領域ＪＴＥの有効シート電荷密度は、固有シート電荷密度Ｑ０の５０〜６０ ％である。 ＪＴＥ異なる領域のシート電荷密度に対して挙げた値は、好適値である。一般 的に、四領域ＪＴＥに対して、電荷密度は、Ｑ１：Ｑ２：Ｑ３：Ｑ４＝１００： （６０〜８５）：（４０〜６０）：（１５〜４０）の関係の間隔に従って変るか も知れない。 他の代替領域数に対しては次の通り： 三領域：Ｑ１：Ｑ２：Ｑ３＝１００：（５０〜８５）：（２５〜６０） 二領域：Ｑ１：Ｑ２＝１００：（４０〜６０） 一領域：Ｑ１＝（４０〜７０） この発明によるＪＴＥを有する半導体のもう一つの実施例を図６ａに示す。Ｓ ｉＣ半導体のｐｎ接合を通り、上記接合のＪＴＥの輪郭を示す放射状断面を図示 する。このｐｎ接合の構造は、図１に関して上に議論したのと同じ形式である。 しかし、この場合は、ＪＴＥが異なる構造を有する。低濃度にドープしたｎ導体 層２の上部に、第２の、高濃度にドープした、（ｐ+）ｐ導体層３によって作っ たアノードを、このウェーハの表面に向けて配置し、それによってこのウェーハ の平らな表面を作る。第１のｎ導体層２と第２の、ｐ導体の、層３がｐｎ接合を 構成し、ここでこの第１のｎ導体の層２と第２のｐ導体の層３との間の界面がこ のｐｎ接合の作動範囲を形成する。このｐｎ接合を囲むのが、このｐｎ接合の層 ３と同じ導体形式である多数のスポット１１を含むＪＴＥである。これらのスポ ット１１がもたらす、ｃｍ2当りの電荷で表す有効表面電荷密度は、ｐｎ接合か らＪＴＥのエッジ５まで外方に減少する。これは、異なる方法で達成することが できる。これらのスポットの面積は、エッジの方へ次第に小さくなっていてもよ く、またはもう一つの例のように、スポット間の距離がエッジ５の方へ次第に大 きくなってもよく、スポット間の距離がエッジ５の方へ次第に大きくなってもよ く、これらスポットの電荷量を変えることができ、またはこれらの異なる対策の 組合せを適用することもできる。延ばした終端に沿って所望の平坦な電界分布を 生ずる有効表面電荷プロフィールを近似する目的でとられた全ての対策が包含さ れる。図６ｂは、このＪＴＥプロフィール全体にわたる電界分布の例を示す。 図６ａに示す実施例のＪＴＥの加工は、先に開示した方法１°および２°に類 似する方法で達成する。例として、高濃度にドープした（ｎ+）、ｎ導体の層１ と、上記層の上部にある低濃度にドープした第１のｎ導体の層２から成るＳｉＣ の基板上に半導体を加工する。これら二つのｎ導体層１、２が第１導体形式、こ の例によればｎ導体の平面ウェーハを構成し、その上にこの発明による一つ以上 のｐｎ接合を作ることができる。第２段階で、ｐ導体の高濃度にドープした第２ 層３をイオン注入技術によってこのウェーハ上に作り、ここで、例えば、アルミ ニウム、硼素またはガリウムを注入剤として使うことができる。次の段階で、孔 １２によってスポット１１の面積および位置を決める設計のマスク１３をこのウ ェーハ上に配置し、このマスク１３がこれらのスポット間の予定するＪＴＥの面 積を覆うようにする。次に、このウェーハに提案する形式のイオンを、放射線に 曝されるスポットの電荷量を確立するために必要な量まで注入する。この注入工 程中、終端エッジ５の外側のウェーハの表面をマスクする。この注入は、１工程 で行うのが好ましいが、勿論、数工程の注入も可能である。意図する領域に注入 後にアンニーリング工程を施すと、注入したスポット間の電荷の分布を更に良く さえする。例えば、小さく起る拡散の利益を利用するために、注入剤として硼素 を使うことは、このプロセスを更に改善するための方法である。 この方法によって、比較的滑らかに変る表面電荷プロフィールを得ることがで き、そこで図６ｂに示すように、表面で電界の分布が平らな電荷プロフィルを達 成する。 種々の工程でこの発明の目的を達成するために行う注入は、ＳｉＣ結晶構造へ の損傷を避けるためである。
【手続補正書】特許法第１８４条の８第１項 【提出日】平成１０年７月１０日（１９９８．７．１０） 【補正内容】 請求の範囲 １． 低濃度にドープした第１導体形式の層およびこの第１層の一部にある、 高濃度にドープした第２導体形式の層を含み、上記層がｐｎ接合を含み、この第 ２導体形式の層のエッジがエッジ終端部分を備える、平面構造の炭化珪素素子に 於いて、このエッジ終端部分が第２導体形式の領域を現し、このエッジ終端部分 が、このエッジ終端部分の外部境界の方へ階段状にまたは連続的に、減少する総 電荷および／または減少する有効シート電荷密度を現し、ここで最外領域のドー ピングが、全設計電圧でそれを完全に消耗するようになっていることを特徴とす る素子。 ２． 請求項１による半導体素子に於いて、上記半導体が一つ以上のＪＴＥ領 域（４ａ〜４ｄ）を含み、これらの領域が互いに接触することを特徴とする半導 体素子。 ３． 請求項１による半導体素子に於いて、上記半導体が上記ＪＴＥ領域に上 記第２導体形式の別々の領域（１１）を含み、そこで上記領域の面積がこのＪＴ Ｅのエッジ（５）の方へ次第に小さくなっていることを特徴とする半導体素子。 ４． 請求項３による半導体素子に於いて、上記半導体が上記ＪＴＥ領域に上 記第２導体形式の別々の領域（１１）を含み、そこで上記領域間の距離がこのＪ ＴＥのエッジ（５）の方へ次第に長くなっていることを特徴とする半導体素子。 ５． 請求項３による半導体素子に於いて、上記半導体が上記ＪＴＥ領域に上 記第２導体形式の別々の領域（１１）を含み、そこで上記領域の総電荷および／ または有効シート電荷密度がこのＪＴＥのエッジ（５）の方へ減少することを特 徴とする半導体素子。 ６． 請求項３による半導体素子に於いて、上記半導体が一つ以上のＪＴＥ領 域（４ａ〜４ｄ）を含み、上記領域の有効シート電荷密度関係が − 一領域の実施例に対し、Ｑ１＝（４０〜７０） − 二領域の実施例に対し、Ｑ１：Ｑ２＝１００：（４０〜６０） − 三領域の実施例に対し、Ｑ１：Ｑ２：Ｑ３＝１００：（５０〜８５）：（２ ５〜６０） − 四領域の実施例に対し、Ｑ１：Ｑ２：Ｑ３：Ｑ４＝１００：（６０〜８５） ：（４０〜６０）：（１５〜４０） であり、但し、値１００がこの固有シート電荷密度Ｑ０に相当することを特徴と する半導体素子。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロットナー，クルト スウェーデン国 エス―164 43 キスタ, ランゲランドスガタン 12 (72)発明者 サバジ，スーザン スウェーデン国 エス―176 74 ヤルフ ァルラ，バルモベーゲン ９

Claims (1)

  1. 【特許請求の範囲】 １． ｐｎ接合を含み、このｐｎ接合の第１導体形式（ｎ）の層および第２導 体形式（ｐ）の層の両方が炭化珪素（ＳｉＣ）のドープした層を構成し、上記層 の少なくとも一つがエッジ終端（ＪＴＥ）を備える半導体素子に於いて、このエ ッジ終端（ＪＴＥ）がこの終端の外部境界の方へ階段状にまたは連続的に減少す る総電荷を包含することを特徴とする半導体素子。 ２． ｐｎ接合を含み、このｐｎ接合の第１導体形式（ｎ）の層および第２導 体形式（ｐ）の層が炭化珪素（ＳｉＣ）のドープした層を構成する、平面構造の 半導体素子に於いて、高濃度にドープした上記層のエッジがエッジ終端（ＪＴＥ ）を備え、そこでこのエッジ終端が、この終端の外部境界の方へ階段状にまたは 連続的に、減少する総電荷および／または減少する上記高濃度にドープした層と 同じ導体形式の有効シート電荷密度を現すことを特徴とする半導体素子。 ３． 請求項２による半導体素子に於いて、上記半導体が、第１導体形式のウ ェーハ（１，２）を含み、その表面に低濃度にドープした層（２）およびこのウ ェーハの限られた面積に注入した、第２導体形式の高濃度にドープした層（３） を有し、上記低濃度にドープした層（２）および上記高濃度にドープした層（３ ）が上記ｐｎ接合を形成し、上記ｐｎ接合が第２導体形式の領域（４ａ〜４ｄ， １１）を有する上記終端延長部（ＪＴＥ）によって横方向に囲まれ、上記領域の 総電荷または上記領域の面積は、この接合終端延長部（ＪＴＥ）の電荷量が上記 終端（ＪＴＥ）のエッジ（５）の方へ減少するような値または面積であることを 特徴とする半導体素子。 ４． 請求項３による半導体素子に於いて、上記半導体が一つ以上のＪＴＥ領 域（４ａ〜４ｄ）を含み、これらの領域が互いに接触することを特徴とする半導 体素子。 ５． 請求項３による半導体素子に於いて、上記半導体が上記ＪＴＥ領域に上 記第２導体形式の別々の領域（１１）を含み、そこで上記領域の面積がこのＪＴ Ｅのエッジ（５）の方へ次第に小さくなっていることを特徴とする半導体素子。 ６． 請求項３による半導体素子に於いて、上記半導体が上記ＪＴＥ領域に上 記第２導体形式の別々の領域（１１）を含み、そこで上記領域間の距離がこのＪ ＴＥのエッジ（５）の方へ次第に長くなっていることを特徴とする半導体素子。 ７． 請求項３による半導体素子に於いて、上記半導体が上記ＪＴＥ領域に上 記第２導体形式の別々の領域（１１）を含み、そこで上記領域の総電荷および／ または有効シート電荷密度がこのＪＴＥのエッジ（５）の方へ減少することを特 徴とする半導体素子。 ８． 請求項３による半導体素子に於いて、上記半導体が一つ以上のＪＴＥ領 域（４ａ〜４ｄ）を含み、上記領域の有効シート電荷密度関係が − 一領域の実施例に対し、Ｑ１＝（４０〜７０） − 二領域の実施例に対し、Ｑ１：Ｑ２＝１００：（４０〜６０） − 三領域の実施例に対し、Ｑ１：Ｑ２：Ｑ３＝１００：（５０〜８５）：（２ ５〜６０） − 四領域の実施例に対し、Ｑ１：Ｑ２：Ｑ３：Ｑ４＝１００：（６０〜８５） ：（４０〜６０）：（１５〜４０） であり、但し、値１００がこの固有シート電荷密度Ｑ０に相当することを特徴と する半導体素子。 ９． 平面構造のｐｎ接合を含み、このｐｎ接合を形成する低濃度にドープし た第１導体形式の層（２）および高濃度にドープした第２導体形式の層（３）の 両方が炭化珪素（ＳｉＣ）のドープした層を構成し、この高濃度にドープした層 のエッジがエッジ終端（ＪＴＥ）を備えるべき半導体素子の製造方法に於いて、 珪素炭素ウェーハ（１，２）上に、ウェーハ表面にある第１導体形式の低濃度に ドープした層（２）を含み、ウェーハ表面から没入する第２導体形式のアノード （３）層を有し、上記低濃度にドープした層（２）および上記アノード（３）が 平面構造のｐｎ接合を形成している半導体素子を、製造する方法が、注入すべき でない予定の第１領域（４ａ）に隣接するウェーハの区域をマスキングし、ウェ ーハの露出した区域に注入剤を注入し、それによって第２導体形式の第１接合終 端延長部（ＪＴＥ）領域（４ａ）を作ることによって、このアノード（３）を囲 むＪＴＥを作る工程を含むことを特徴とする方法。 １０． 請求項９による方法に於いて、上記第１領域（４ａ）に隣接する区域 のマスクを除去し、そこで露出した区域に上記注入剤を注入して第２ＪＴＥ領域 （４ｂ）を作ることを特徴とする方法。 １１． 請求項９による方法に於いて、上記第１領域（４ａ）に隣接する連続 区域のマスクを工程毎に除去し、そこで各マスク除去工程後に露出した区域に注 入して、総電荷量が減少する連続ＪＴＥ領域（４ａ〜４ｄ）を作ることを特徴と する方法。 １２． 請求項９、請求項１０または請求項１１による方法に於いて、ｐ導体 形式のＪＴＥ領域（４ａ〜４ｄ）を作るために使用する注入剤がアルミニウム、 硼素またはガリウムであり、一方、ｎ導体形式のＪＴＥ領域（４ａ〜４ｄ）を作 るために使用する注入剤が窒素であることを特徴とする方法。 １３． 平面構造のｐｎ接合を含み、このｐｎ接合を形成する低濃度にドープ した第１導体形式の層（２）および高濃度にドープした第２導体形式の層（３） の両方が炭化珪素（ＳｉＣ）のドープした層を構成し、この高濃度にドープした 層のエッジがエッジ終端（ＪＴＥ）を備えるべき半導体素子の製造方法に於いて 、珪素炭素ウェーハ（１，２）上に、ウェーハ表面にある第１導体形式の低濃度 にドープした層（２）を含み、表面から没入する第２導体形式のアノード（３） 層を有し、上記低濃度にドープした層（２）および上記アノード（３）が平面構 造のｐｎ接合を形成する半導体を製造する方法が、このアノード（３）の外側の ウェーハの区域を孔（１２）パターンのあるマスク（１３）でマスキングし、こ のマスク（１３）の孔（１２）が露出したウェーハの区域に注入剤を注入し、そ れによってこのウェーハの表面に第２導体形式のスポット（１１）を形成して、 電荷量がアノード（３）から半径方向に減少する接合終端延長部（ＪＴＥ）を作 ることによって、このアノード（３）を囲むＪＴＥを作る工程を含むことを特徴 とする方法。 １４． 請求項１３による方法に於いて、上記注入を、孔（１２）の面積がア ノード（３）から半径方向に外方に減少する設計のマスク（１３）で実行するこ とを特徴とする方法。 １５． 請求項１３による方法に於いて、上記注入を孔（１２）のある設計の マスク（１３）で実行し、ここで上記孔（１２）の間の距離がアノード（３）か ら半径方向に外方に増加することを特徴とする方法。 １６． 請求項１３による方法に於いて、上記注入を孔（１２）のある設計の マスク（１３）で実行し、ここでこの注入の量をこの終端のエッジ（５）の方に 減少することを特徴とする方法。
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Cited By (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007096245A (ja) * 2005-09-05 2007-04-12 Fujitsu Ltd 半導体装置及びその半導体装置の製造方法
JP2008252143A (ja) * 2008-07-17 2008-10-16 Mitsubishi Electric Corp 半導体装置
JP4889645B2 (ja) * 2005-09-08 2012-03-07 三菱電機株式会社 半導体装置の製造方法
WO2012049872A1 (ja) * 2010-10-15 2012-04-19 三菱電機株式会社 半導体装置およびその製造方法
JP2012178454A (ja) * 2011-02-25 2012-09-13 Fujitsu Ltd 化合物半導体装置及びその製造方法
JP2012190983A (ja) * 2011-03-10 2012-10-04 Toshiba Corp 半導体装置
JP2012195519A (ja) * 2011-03-18 2012-10-11 Kyoto Univ 半導体素子及び半導体素子の製造方法
JP2012527117A (ja) * 2009-05-12 2012-11-01 クリー インコーポレイテッド シリコンカーバイドデバイス用の拡散接合終端構造及びこれを組み込むシリコンカーバイドデバイスの製造方法
US8362586B2 (en) 2010-03-10 2013-01-29 Kabushiki Kaisha Toshiba Semiconductor device
JP2013089907A (ja) * 2011-10-21 2013-05-13 Showa Denko Kk 炭化珪素半導体装置
CN103460392A (zh) * 2011-04-04 2013-12-18 三菱电机株式会社 半导体装置及其制造方法
JP2014038937A (ja) * 2012-08-16 2014-02-27 Mitsubishi Electric Corp 半導体装置
WO2014045480A1 (ja) * 2012-09-21 2014-03-27 三菱電機株式会社 半導体装置及び半導体装置の製造方法
US8803277B2 (en) 2011-02-10 2014-08-12 Cree, Inc. Junction termination structures including guard ring extensions and methods of fabricating electronic devices incorporating same
WO2014136344A1 (ja) * 2013-03-05 2014-09-12 株式会社日立パワーデバイス 半導体装置
JP2016025300A (ja) * 2014-07-24 2016-02-08 株式会社日立製作所 高耐圧半導体装置
JPWO2014054319A1 (ja) * 2012-10-02 2016-08-25 三菱電機株式会社 半導体装置およびその製造方法
JPWO2014057700A1 (ja) * 2012-10-11 2016-09-05 三菱電機株式会社 半導体装置およびその製造方法
US9536942B2 (en) 2012-03-15 2017-01-03 Mitsubishi Electric Corporation Semiconductor device having a plurality of electric field relaxation layers and method for manufacturing same
US9640609B2 (en) 2008-02-26 2017-05-02 Cree, Inc. Double guard ring edge termination for silicon carbide devices
US10903374B2 (en) 2017-03-15 2021-01-26 Sumitomo Electric Industries, Ltd. Schottky semiconductor device with junction termination extensions

Families Citing this family (74)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6096663A (en) * 1998-07-20 2000-08-01 Philips Electronics North America Corporation Method of forming a laterally-varying charge profile in silicon carbide substrate
US6972436B2 (en) 1998-08-28 2005-12-06 Cree, Inc. High voltage, high temperature capacitor and interconnection structures
US6246076B1 (en) 1998-08-28 2001-06-12 Cree, Inc. Layered dielectric on silicon carbide semiconductor structures
US6642558B1 (en) * 2000-03-20 2003-11-04 Koninklijke Philips Electronics N.V. Method and apparatus of terminating a high voltage solid state device
US6767843B2 (en) 2000-10-03 2004-07-27 Cree, Inc. Method of N2O growth of an oxide layer on a silicon carbide layer
US6956238B2 (en) 2000-10-03 2005-10-18 Cree, Inc. Silicon carbide power metal-oxide semiconductor field effect transistors having a shorting channel and methods of fabricating silicon carbide metal-oxide semiconductor field effect transistors having a shorting channel
US7067176B2 (en) 2000-10-03 2006-06-27 Cree, Inc. Method of fabricating an oxide layer on a silicon carbide layer utilizing an anneal in a hydrogen environment
US6573128B1 (en) 2000-11-28 2003-06-03 Cree, Inc. Epitaxial edge termination for silicon carbide Schottky devices and methods of fabricating silicon carbide devices incorporating same
SE0004377D0 (sv) 2000-11-29 2000-11-29 Abb Research Ltd A semiconductor device and a method for production thereof
US6528373B2 (en) 2001-02-12 2003-03-04 Cree, Inc. Layered dielectric on silicon carbide semiconductor structures
US7022378B2 (en) 2002-08-30 2006-04-04 Cree, Inc. Nitrogen passivation of interface states in SiO2/SiC structures
US9515135B2 (en) * 2003-01-15 2016-12-06 Cree, Inc. Edge termination structures for silicon carbide devices
US7026650B2 (en) * 2003-01-15 2006-04-11 Cree, Inc. Multiple floating guard ring edge termination for silicon carbide devices
US20050259368A1 (en) * 2003-11-12 2005-11-24 Ted Letavic Method and apparatus of terminating a high voltage solid state device
US20060006394A1 (en) * 2004-05-28 2006-01-12 Caracal, Inc. Silicon carbide Schottky diodes and fabrication method
US7118970B2 (en) 2004-06-22 2006-10-10 Cree, Inc. Methods of fabricating silicon carbide devices with hybrid well regions
US7812441B2 (en) 2004-10-21 2010-10-12 Siliconix Technology C.V. Schottky diode with improved surge capability
US7394158B2 (en) * 2004-10-21 2008-07-01 Siliconix Technology C.V. Solderable top metal for SiC device
JP4186919B2 (ja) * 2004-12-07 2008-11-26 三菱電機株式会社 半導体装置
US7834376B2 (en) 2005-03-04 2010-11-16 Siliconix Technology C. V. Power semiconductor switch
US9419092B2 (en) * 2005-03-04 2016-08-16 Vishay-Siliconix Termination for SiC trench devices
US8901699B2 (en) 2005-05-11 2014-12-02 Cree, Inc. Silicon carbide junction barrier Schottky diodes with suppressed minority carrier injection
US7528040B2 (en) 2005-05-24 2009-05-05 Cree, Inc. Methods of fabricating silicon carbide devices having smooth channels
US7727904B2 (en) 2005-09-16 2010-06-01 Cree, Inc. Methods of forming SiC MOSFETs with high inversion layer mobility
US8368165B2 (en) 2005-10-20 2013-02-05 Siliconix Technology C. V. Silicon carbide Schottky diode
WO2008016619A1 (en) * 2006-07-31 2008-02-07 Vishay-Siliconix Molybdenum barrier metal for sic schottky diode and process of manufacture
US8432012B2 (en) 2006-08-01 2013-04-30 Cree, Inc. Semiconductor devices including schottky diodes having overlapping doped regions and methods of fabricating same
US7728402B2 (en) 2006-08-01 2010-06-01 Cree, Inc. Semiconductor devices including schottky diodes with controlled breakdown
CN101501859B (zh) 2006-08-17 2011-05-25 克里公司 高功率绝缘栅双极晶体管
US8835987B2 (en) 2007-02-27 2014-09-16 Cree, Inc. Insulated gate bipolar transistors including current suppressing layers
US8232558B2 (en) 2008-05-21 2012-07-31 Cree, Inc. Junction barrier Schottky diodes with current surge capability
US8097919B2 (en) 2008-08-11 2012-01-17 Cree, Inc. Mesa termination structures for power semiconductor devices including mesa step buffers
US7759186B2 (en) * 2008-09-03 2010-07-20 The United States Of America As Represented By The Secretary Of The Navy Method for fabricating junction termination extension with formation of photosensitive dopant mask to control doping profile and lateral width for high-voltage electronic devices
US8106487B2 (en) 2008-12-23 2012-01-31 Pratt & Whitney Rocketdyne, Inc. Semiconductor device having an inorganic coating layer applied over a junction termination extension
US8288220B2 (en) 2009-03-27 2012-10-16 Cree, Inc. Methods of forming semiconductor devices including epitaxial layers and related structures
JP5452062B2 (ja) * 2009-04-08 2014-03-26 三菱電機株式会社 炭化珪素半導体装置の製造方法
US8294507B2 (en) 2009-05-08 2012-10-23 Cree, Inc. Wide bandgap bipolar turn-off thyristor having non-negative temperature coefficient and related control circuits
JP5223773B2 (ja) * 2009-05-14 2013-06-26 三菱電機株式会社 炭化珪素半導体装置の製造方法
US8629509B2 (en) 2009-06-02 2014-01-14 Cree, Inc. High voltage insulated gate bipolar transistors with minority carrier diverter
US8193848B2 (en) 2009-06-02 2012-06-05 Cree, Inc. Power switching devices having controllable surge current capabilities
US8541787B2 (en) 2009-07-15 2013-09-24 Cree, Inc. High breakdown voltage wide band-gap MOS-gated bipolar junction transistors with avalanche capability
US8354690B2 (en) 2009-08-31 2013-01-15 Cree, Inc. Solid-state pinch off thyristor circuits
JP5601849B2 (ja) 2010-02-09 2014-10-08 三菱電機株式会社 炭化珪素半導体装置の製造方法
US9117739B2 (en) 2010-03-08 2015-08-25 Cree, Inc. Semiconductor devices with heterojunction barrier regions and methods of fabricating same
US8415671B2 (en) 2010-04-16 2013-04-09 Cree, Inc. Wide band-gap MOSFETs having a heterojunction under gate trenches thereof and related methods of forming such devices
US9318623B2 (en) 2011-04-05 2016-04-19 Cree, Inc. Recessed termination structures and methods of fabricating electronic devices including recessed termination structures
US9142662B2 (en) 2011-05-06 2015-09-22 Cree, Inc. Field effect transistor devices with low source resistance
US9029945B2 (en) 2011-05-06 2015-05-12 Cree, Inc. Field effect transistor devices with low source resistance
US9984894B2 (en) 2011-08-03 2018-05-29 Cree, Inc. Forming SiC MOSFETs with high channel mobility by treating the oxide interface with cesium ions
US8680587B2 (en) 2011-09-11 2014-03-25 Cree, Inc. Schottky diode
CN103918079B (zh) 2011-09-11 2017-10-31 科锐 包括具有改进布局的晶体管的高电流密度功率模块
US9640617B2 (en) 2011-09-11 2017-05-02 Cree, Inc. High performance power module
US9373617B2 (en) 2011-09-11 2016-06-21 Cree, Inc. High current, low switching loss SiC power module
US8618582B2 (en) 2011-09-11 2013-12-31 Cree, Inc. Edge termination structure employing recesses for edge termination elements
US8664665B2 (en) 2011-09-11 2014-03-04 Cree, Inc. Schottky diode employing recesses for elements of junction barrier array
CN102437201B (zh) * 2011-11-25 2014-08-13 中国科学院微电子研究所 SiC结势垒肖特基二极管及其制作方法
JP5939624B2 (ja) 2012-03-30 2016-06-22 国立研究開発法人産業技術総合研究所 縦型高耐圧半導体装置の製造方法および縦型高耐圧半導体装置
JP5818099B2 (ja) 2012-04-27 2015-11-18 国立研究開発法人産業技術総合研究所 半導体装置
BR112014028253A2 (pt) * 2012-05-17 2017-06-27 Gen Electric dispositivo semicondutor
JP6384944B2 (ja) 2012-05-31 2018-09-05 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP6206862B2 (ja) 2012-05-31 2017-10-04 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
DE112013006871T5 (de) * 2013-03-27 2015-12-10 Toyota Jidosha Kabushiki Kaisha Vertikale Halbleitervorrichtung
WO2014184839A1 (ja) * 2013-05-13 2014-11-20 株式会社日立製作所 炭化珪素半導体装置
EP2997596B1 (en) 2013-05-14 2021-03-17 Cree, Inc. High performance power module
US10347489B2 (en) 2013-07-02 2019-07-09 General Electric Company Semiconductor devices and methods of manufacture
US9064738B2 (en) * 2013-07-19 2015-06-23 Cree, Inc. Methods of forming junction termination extension edge terminations for high power semiconductor devices and related semiconductor devices
EP3046149B1 (en) * 2013-09-09 2019-08-21 Hitachi, Ltd. Semiconductor device, method for manufacturing same, power conversion apparatus, three-phase motor system, automobile, and rail vehicle
EP2875872B1 (de) * 2013-11-25 2018-03-28 AKK GmbH Schablone für ätztechnische Oberflächenstrukturierungen
JP6150908B2 (ja) 2014-01-29 2017-06-21 三菱電機株式会社 電力用半導体装置
US9515136B2 (en) 2014-06-18 2016-12-06 Stmicroelectronics S.R.L. Edge termination structure for a power integrated device and corresponding manufacturing process
US9461108B2 (en) 2014-08-13 2016-10-04 Fairchild Semiconductor Corporation SiC power device having a high voltage termination
US20160126308A1 (en) * 2014-10-31 2016-05-05 Global Power Technologies Group, Inc. Super-junction edge termination for power devices
JP6407354B2 (ja) * 2017-05-22 2018-10-17 三菱電機株式会社 電力用半導体装置
CN108447896B (zh) * 2018-04-08 2021-02-05 深圳市太赫兹科技创新研究院 碳化硅功率器件终端结构的制造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59110164A (ja) * 1982-12-03 1984-06-26 エヌ・ベ−・フイリップス・フル−イランペンファブリケン 半導体装置
JPS6159868A (ja) * 1984-08-21 1986-03-27 エス・ジー・エス‐アテス・コンポネンチ・エレツトロニシ・ソシエタ・ペル・アチオニ プレーナ接合を有する半導体装置の製造方法
JPS61248555A (ja) * 1985-04-26 1986-11-05 フィリップス　エレクトロニクス　ネムローゼ　フェンノートシャップ ガ−ドリング構造を有するプレ−ナ形の半導体デバイスおよびその製造方法
JPH0394469A (ja) * 1989-05-30 1991-04-19 General Electric Co <Ge> 高降伏電圧半導体デバイスとその製造方法
JPH05326552A (ja) * 1992-03-19 1993-12-10 Oki Electric Ind Co Ltd 半導体素子およびその製造方法
WO1996003774A1 (de) * 1994-07-27 1996-02-08 Siemens Aktiengesellschaft Halbleiterbauelement mit hochsperrendem randabschluss

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS553826B2 (ja) * 1972-12-18 1980-01-26
DE3219888A1 (de) * 1982-05-27 1983-12-01 Deutsche Itt Industries Gmbh, 7800 Freiburg Planares halbleiterbauelement und verfahren zur herstellung
NL8401983A (nl) * 1984-06-22 1986-01-16 Philips Nv Halfgeleiderinrichting met verhoogde doorslagspanning.
DE3581348D1 (de) * 1984-09-28 1991-02-21 Siemens Ag Verfahren zum herstellen eines pn-uebergangs mit hoher durchbruchsspannung.
US4648174A (en) * 1985-02-05 1987-03-10 General Electric Company Method of making high breakdown voltage semiconductor device
US4947218A (en) * 1987-11-03 1990-08-07 North Carolina State University P-N junction diodes in silicon carbide
US5233215A (en) * 1992-06-08 1993-08-03 North Carolina State University At Raleigh Silicon carbide power MOSFET with floating field ring and floating field plate
JP3192809B2 (ja) * 1993-03-12 2001-07-30 株式会社東芝 高耐圧炭化珪素ショットキ−・ダイオ−ド
WO1995032524A1 (en) * 1994-05-24 1995-11-30 Abb Research Ltd. Semiconductor device in silicon carbide with passivated surface
US5967795A (en) * 1995-08-30 1999-10-19 Asea Brown Boveri Ab SiC semiconductor device comprising a pn junction with a voltage absorbing edge

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59110164A (ja) * 1982-12-03 1984-06-26 エヌ・ベ−・フイリップス・フル−イランペンファブリケン 半導体装置
JPS6159868A (ja) * 1984-08-21 1986-03-27 エス・ジー・エス‐アテス・コンポネンチ・エレツトロニシ・ソシエタ・ペル・アチオニ プレーナ接合を有する半導体装置の製造方法
JPS61248555A (ja) * 1985-04-26 1986-11-05 フィリップス　エレクトロニクス　ネムローゼ　フェンノートシャップ ガ−ドリング構造を有するプレ−ナ形の半導体デバイスおよびその製造方法
JPH0394469A (ja) * 1989-05-30 1991-04-19 General Electric Co <Ge> 高降伏電圧半導体デバイスとその製造方法
JPH05326552A (ja) * 1992-03-19 1993-12-10 Oki Electric Ind Co Ltd 半導体素子およびその製造方法
WO1996003774A1 (de) * 1994-07-27 1996-02-08 Siemens Aktiengesellschaft Halbleiterbauelement mit hochsperrendem randabschluss

Cited By (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007096245A (ja) * 2005-09-05 2007-04-12 Fujitsu Ltd 半導体装置及びその半導体装置の製造方法
JP4889645B2 (ja) * 2005-09-08 2012-03-07 三菱電機株式会社 半導体装置の製造方法
US9640609B2 (en) 2008-02-26 2017-05-02 Cree, Inc. Double guard ring edge termination for silicon carbide devices
JP2008252143A (ja) * 2008-07-17 2008-10-16 Mitsubishi Electric Corp 半導体装置
US9570560B2 (en) 2009-05-12 2017-02-14 Cree, Inc. Diffused junction termination structures for silicon carbide devices
JP2012527117A (ja) * 2009-05-12 2012-11-01 クリー インコーポレイテッド シリコンカーバイドデバイス用の拡散接合終端構造及びこれを組み込むシリコンカーバイドデバイスの製造方法
US8637386B2 (en) 2009-05-12 2014-01-28 Cree, Inc. Diffused junction termination structures for silicon carbide devices and methods of fabricating silicon carbide devices incorporating same
US8362586B2 (en) 2010-03-10 2013-01-29 Kabushiki Kaisha Toshiba Semiconductor device
US8716717B2 (en) 2010-10-15 2014-05-06 Mitsubishi Electric Corporation Semiconductor device and method for manufacturing the same
WO2012049872A1 (ja) * 2010-10-15 2012-04-19 三菱電機株式会社 半導体装置およびその製造方法
DE112011103469B4 (de) 2010-10-15 2023-01-19 Mitsubishi Electric Corporation Halbleitervorrichtung
JP5554415B2 (ja) * 2010-10-15 2014-07-23 三菱電機株式会社 半導体装置およびその製造方法
US8803277B2 (en) 2011-02-10 2014-08-12 Cree, Inc. Junction termination structures including guard ring extensions and methods of fabricating electronic devices incorporating same
US9385182B2 (en) 2011-02-10 2016-07-05 Cree, Inc. Junction termination structures including guard ring extensions and methods of fabricating electronic devices incorporating same
JP2012178454A (ja) * 2011-02-25 2012-09-13 Fujitsu Ltd 化合物半導体装置及びその製造方法
JP2012190983A (ja) * 2011-03-10 2012-10-04 Toshiba Corp 半導体装置
JP2012195519A (ja) * 2011-03-18 2012-10-11 Kyoto Univ 半導体素子及び半導体素子の製造方法
CN103460392A (zh) * 2011-04-04 2013-12-18 三菱电机株式会社 半导体装置及其制造方法
US8866158B2 (en) 2011-04-04 2014-10-21 Mitsubishi Electric Corporation Semiconductor device and method for manufacturing same
JP2013089907A (ja) * 2011-10-21 2013-05-13 Showa Denko Kk 炭化珪素半導体装置
US9536942B2 (en) 2012-03-15 2017-01-03 Mitsubishi Electric Corporation Semiconductor device having a plurality of electric field relaxation layers and method for manufacturing same
JP2014038937A (ja) * 2012-08-16 2014-02-27 Mitsubishi Electric Corp 半導体装置
WO2014045480A1 (ja) * 2012-09-21 2014-03-27 三菱電機株式会社 半導体装置及び半導体装置の製造方法
JPWO2014054319A1 (ja) * 2012-10-02 2016-08-25 三菱電機株式会社 半導体装置およびその製造方法
US9508792B2 (en) 2012-10-11 2016-11-29 Mitsubishi Electric Corporation Semiconductor device including an electric field buffer layer and method for manufacturing same
JPWO2014057700A1 (ja) * 2012-10-11 2016-09-05 三菱電機株式会社 半導体装置およびその製造方法
US9478605B2 (en) 2013-03-05 2016-10-25 Hitachi Power Semiconductor Device, Ltd. Semiconductor device with similar impurity concentration JTE regions
JP2014170866A (ja) * 2013-03-05 2014-09-18 Hitachi Power Semiconductor Device Ltd 半導体装置
US9755014B2 (en) 2013-03-05 2017-09-05 Hitachi Power Semiconductor Device, Ltd. Semiconductor device with substantially equal impurity concentration JTE regions in a vicinity of a junction depth
WO2014136344A1 (ja) * 2013-03-05 2014-09-12 株式会社日立パワーデバイス 半導体装置
JP2016025300A (ja) * 2014-07-24 2016-02-08 株式会社日立製作所 高耐圧半導体装置
US10903374B2 (en) 2017-03-15 2021-01-26 Sumitomo Electric Industries, Ltd. Schottky semiconductor device with junction termination extensions

Also Published As

Publication number Publication date
JP5527958B2 (ja) 2014-06-25
JP2013062545A (ja) 2013-04-04
US6002159A (en) 1999-12-14
EP0912999A2 (en) 1999-05-06
JP2009044177A (ja) 2009-02-26
DE69739522D1 (de) 2009-09-17
WO1998002924A2 (en) 1998-01-22
US6040237A (en) 2000-03-21
EP0912999B1 (en) 2009-08-05
WO1998002924A3 (en) 1998-03-05

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