JP2013062545A - 電圧吸収エッジを有するｐｎ接合を含むＳｉＣ半導体コンポーネント - Google Patents

電圧吸収エッジを有するｐｎ接合を含むＳｉＣ半導体コンポーネント Download PDF

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Abstract

【課題】ＰＮ接合の半導体素子の接合終端延長部の区域に段階的にエッジに向かって有効電荷密度が減少するように電荷を注入してエッジの強電界による電圧破壊を防止する。
【解決手段】ｐｎ接合を含み、このｐｎ接合のｐ導体層３とｎ導体層２の両方がドープした炭化珪素層を構成し、このｐｎ接合の高濃度にドープした導体層のエッジは、総電荷または有効表面電荷密度がこの主ｐｎ接合での初期値からこの接合の最外エッジでのゼロまたはほぼゼロまで、この接合の中心部から最外エッジの方へ半径方向に従って階段状に減少するようにマスク１０の幅を最外エッジに向けて段階的に減少するようにさせながら電荷注入を繰返して行う。
【選択図】図１

Description

この発明は、基板材料が炭化珪素である半導体素子で、少なくとも一つのｐｎ接合を含み、このｐｎ接合がこの素子の対称軸から離れる方向に電荷量を減少し、好ましくは、このｐｎ接合の高濃度にドープした側に位置してエッジ終端を含ませるようにして、この接合のエッジでの強い電界による電圧破壊の危険を軽減する素子に関する。
基板材料としての炭化珪素に基づく半導体素子は、より高出力でより高温および高放射線条件下で使用できるようにするための開発がされている。このような環境下で、従来の半導体は満足に作動できない。パワーＭＯＳＦＥＴ型のＳｉＣ半導体およびＳｉＣに基づくダイオード整流器が高電圧および例えば、６５０〜８００℃までの温度間隔で作動でき、低損失および高作動サイクル数のようなスイッチング特性が良いにも拘らず、体積が相当するシリコン素子の１／２０と小さくできるとの評価が与えられている。これらの可能な改善は、炭化珪素がシリコンに対して持つ、例えば、高い破壊電界（シリコンより１０倍まで高い）、高い熱伝導度（シリコンより３倍以上高い）および高いエネルギー禁止帯幅（ＳｉＣの結晶構造の一つである６Ｈ−ＳｉＣに対して２．９ｅＶ高い）のを有する有利な材料特性があるからである。
ＳｉＣ半導体技術は比較的若く、多くの面で未熟であるので、ＳｉＣ半導体装置を実験的に実現し、多数の製造が現実になるまでには、解決すべき多くの重大な製造問題がある。これは、特に、素子を高出力および高電圧用途に使おうとした場合に直面する問題である。
高電圧ダイオードまたは電圧吸収ｐｎ接合を含むその他の形式の半導体素子を製造するときに克服すべき難点の一つは、接合のエッジに適切な接合終端を作ることである。接合の周辺での電界は、通常、接合の大部分での電界に比べて強くなる。この接合周辺での電界の強度は、表面電荷が存在すると更に増大するかも知れない。
ｐｎ接合のエッジでの高電界は、電圧ドリフトとして知られる阻止電圧の不安定性をもたらすことは勿論、接合のエッジでの電圧破壊またはフラッシオーバの危険が大きいことを意味する。
上記欠点を避けるためには、接合が表面に達するところで、電界集中を減らすことが非常に重要になる。この素子の表面を不活性化する努力と組合わせて、例えば、ｐｎ接合の表面への現出を操作することによって、表面での電界を平らにするための対策をとるようにする。一例として、シリコンパワー素子からエッジの表面をｐｎ接合に対してある角度にラッピング（研削、サンドブラスト、エッチング）し、それによって電界を平らにならすことが知られている。もう一つの既知の技術は、接合の高濃度にドープした側の電荷量を次第に減らして、高濃度にドープした層の電荷量が接合の最外エッジの方へ減るようにすること（所謂、接合終端延長、ＪＴＥ）である。この方法は、シリコン技術で知られ、Ｓｉ素子のＪＴＥを実現するために使われるが、この方法を炭化珪素に基づく素子に適用することは、材料が非常に硬く、適切なＳｉＣドーパントの拡散率が極端に低いために、非常に困難である。一例として、ＳｉＣのための拡散によるドーピングは、２２７０°Ｋ以下で拡散係数が無視できる程に僅かであるので、不可能である。また、Ｓｉ素子を製造するときに共通の技術である、ドーピング元素のイオン注入は、ＳｉＣ用にはマスターするのが困難で、まだ完全に開発されていない。すなわちＳｉＣで半導体素子を開発際に解決しなければならない、相当するシリコン素子の開発の初期に一般的であった問題の多くが、ＳｉＣのｐｎ接合に対してまだ未解決となっている。
６Ｈ−ＳｉＣからエピタキシャル成長で作ったｐｎおよびショットキー接合を備える高圧ダイオードが実験的に作られている（例えば、非特許文献１の頁６４５〜６５５、または非特許文献２の頁１３８６〜１３８８参照）。この様に、ＳｉＣ装置に関係する問題の幾つかは解決されているが、接合のエッジでの電界集中に関する問題の信頼できる解決策はまだ存在しない。
ＳｉＣ素子の接合のエッジに半隔離層を付けることによって、ｐｎ接合のエッジでの電界が減少するかも知れない。そのような解決策は、ＰＣＴ／ＳＥ９４／００４８２
に記載されている。
ＩＥＥＥ会報、電子装置、１９９３，３、 ４０巻３号 ＩＥＥＥ会報、電子装置、１９９４，３、 ６４巻１１号
Ｓｉから成るｐｎ接合での接合終端延長の原理に相当する半導体素子を作る方法または装置は、ＳｉＣが接合の基板材料を構成する素子に対しては公知となっていない。ＪＴＥを備えるｐｎ接合を含むＳｉＣ素子に到達するための解決策は、未公開の米国特許出願０８／５２０６８９に開示されているが、この開示内容を参考までに本説明に援用する。この開示の解決策は、表面ドーピングおよび表面電界を制御するために、エッチング技術、エピタキシャル再成長またはイオン注入を利用してＪＴＥの電荷をＪＴＥのエッジの方へ階段状に減らしている。本発明は、ｐｎ接合が平面構造を有するＳｉＣ素子のＪＴＥ構造を備えるｐｎ接合に電圧吸収エッジを描くことを目的とする。
ＳｉＣという用語は、以下の本文で、６Ｈ、４Ｈ、２Ｈ、３Ｃ、および１５Ｒとして知られるこの材料の主結晶ポリタイプの何れかを指すために使用する。
この発明の一つの側面は、ｐｎ接合を含み、このｐｎ接合のｐ導体層とｎ導体層の両方によりドープした炭化珪素層が構成され、このｐｎ接合の高濃度にドープした導体層のエッジは、総電荷または有効表面電荷密度が主ｐｎ接合区域の周辺での初期値から接合延長部の最外エッジでのゼロまたはほぼゼロまで、この主接合の中心部から上記最外エッジの方へ半径方向に階段状にまたは一様に減少する電荷プロフィールを示す、平面構造の半導体素子が提供される。
この発明の他の側面は、更に、上記の減少する電荷プロフィールを有する上記ＳｉＣ半導体素子を生産するための方法を含む。
上記の特徴を有するＳｉＣ半導体素子を作ることによって、電界が延長したエッジ終端に沿って平らになるので、ｐｎ接合に高逆電圧を掛けたときの電界の集中を除去する。横方向の低電界が達成する。よって、主接合の大部分の内部の何処かで生じる破壊前の主接合のエッジでの電圧破壊の危険性を軽減する。この発明に従って説明するように、従来技術のシリコン装置の接合終端延長部（ＪＴＥ）に類似する構造の、ＳｉＣ材料のｐｎ接合のエッジを作ることによって、この接合に掛る逆電圧が破壊が起る前にかなり増し（３倍以上）、それによって４．５ｋＶ以上の逆電圧に耐えるＪＴＥを備えるＳｉＣｐｎ接合を作ることを可能にする。
その上、信頼性および長期安定性が改善される。これは、接合の周辺でＳｉＣ材料の電界が減少することによる。Ｓｉ技術から知られる不活性化策を使う限り、最大表面電界を少なくとも１桁だけ減少しなければならない。対策をとることが接合の不活性化および隔離に与えるストレスを解放する。
このＳｉＣ半導体素子は、この発明によれば、接合の総電荷および／または有効シート電荷密度が外エッジの方へ減少することが共通な、以下に説明する複数の代替方法のいずれか一つによって製造される。
必要な特性を有するＪＴＥに到達する一つの方法は、リソグラフィーおよびマスキング技術による不連続工程で、主ｐｎ接合のエッジを囲む表面のイオン注入を使い、ここで互いを囲み且つ形成した主ｐｎ接合区域を囲む領域を、イオン注入によって総電荷および／または有効シート電荷密度がそのように作ったＪＴＥ（図１）のエッジの方向に減少するようにすることであろう。もし、これを不連続の工程で行い、各領域をその必要な電荷内容まで完全に注入すれば、マスクの整列に問題が生ずるだろう。ＪＴＥには達するだろうが、この手順の工程間のマスクの整列不良が、図２による例に示すように、ピークのある電界分布を生じる。図２は、各々上記方法によって開発した平面ＳｉＣｐｎ接合のＪＴＥに対して２μｍの電界ピークが幅１００μｍの領域に重なることが図示されている。同様な電界ピークが、マスク整列不良のために領域間の隙間が注入されない場合に現れるだろう。
ＪＴＥの表面の不活性化層との界面で側方電界が低いことは、ＪＴＥが適正に機能するために必要不可欠である。不必要な電界ピークは、この素子の短期および長期安定性に有害かも知れない。それで、この発明の一つの目的は、ＪＴＥの注入した領域間の電界ピークを最小に減らした、ＳｉＣのｐｎ接合を有する素子を作ることである。
この発明による素子を実現する第１の方法１°は、第１導体形式のドープした層を含む平面構造の炭化珪素ウェーハを準備することから始まる。このウェーハの平板表面上に、第２導体形式のドープした層を、例えば、イオン注入によって作る。これらの二つの層がｐｎ接合の、ここでは主接合と呼ぶ、所定の作動範囲を構成する。ウェーハの表面でその第１導体形式部分に主接合を囲んで、第２導体形式のイオン注入による多数のドープした領域を形成する。最初に、予定の注入領域を含むこの素子の全装置面積に、所定の量を注入する。この工程後、予定の最外ＪＴＥ領域をマスクし、そこでこの装置の残りのマスクしない面積にイオン注入して、エッジから第２のＪＴＥ領域がその適正な量を受けるようにする。次に、このマスキングおよび注入プロセスを、最後に第２導体形式のｐｎ接合層を構成する領域をその最終量が注入されるまで、必要な工程数続ける。この方法によって、主ｐｎ接合およびＪＴＥ領域は、それぞれの領域の最終量が注入の連続する工程中に加えられた量によって達成する手順のために、それらそれぞれの量を受ける。その結果、各ＪＴＥ領域は、総電荷および／または有効シート電荷密度が、表面電解に所望の効果を得るために必要な割合で、この接合のエッジの方向に減少する。勿論、ＪＴＥを作る注入工程中、主接合を常にマスクすることも同様に可能である。これが好ましいかも知れない。
説明した方法は、方法２°で、逆方向に実施することもできる。予定のＪＴＥ領域に対応する区域を覆う、マスクの内側部分を、順次、除去して、注入マスクの開口を延ばすことによって、注入するごとに露出する面積を階段状に増加し、すなわち全ての注入工程時に最内領域を露出させるが、一方、最外領域は１度の注入工程だけ露出させる。それで、注入した総電荷は、この例でも終端のエッジの方へ減少する。
必要なコストとプロセスの複雑さのために、もし、多数の処理工程を使うと、ＪＴＥを実現するためにこれまで開示した方法は、電荷量および／または有効シート電荷密度が異なる、不連続領域の数が制限される。ドーパントの拡散がなければ、開示した方法は、電荷分布の非均質性を欠点として持ち、その結果、電界分布にピークが生ずる。とにかく、上記方法は、ＳｉＣ用のｐｎ接合のＪＴＥを達成する仕方を示す。ピークの高さを更に減らさなければ、不連続領域の数を増さなければならない。しかし、電界減少および電界均一性への領域数の影響は、領域数が増加すると飽和する。説明した方法１°および２°は、注入工程間のマスクの線形化として自己整合方法の一例である。この例は各ＪＴＥ領域の最終総電荷および／または有効シート電荷密度を工程毎に作り、上記方法を使えば、これらのＪＴＥ領域をＪＴＥ領域当り単一工程の注入手順で一つずつ注入する場合のように、あまり重要ではなくなる。
この発明の第３の側面３°によれば、総電荷および／または有効シート電荷密度がエッジの方へ準均質に減少する領域を作るための方法が提供される。これは、この装置の単一工程または多工程のイオン注入によって達成し、ここで予定するＪＴＥ領域をマスクで覆い、総電荷が減少する不連続領域を、適切な方法で注入すべきＪＴＥ区域を形成するパターンでこのマスクを孔、線または曲線状に開口することによって作る。次に、これを、ＪＴＥのエッジでの状態に比べてＪＴＥの最内部で開口の面積を大きく、または開口の密度を遙かに高くすることによって達成してもよい。これら二つの限界の間で、このマスクパターンは、注入中に露出する面積が均等に減少するようになっている。この様にして、有効ドーピング並びにその結果の体積および表面電界の滑らかな変化を達成する。これらの小さい注入領域の境界での電界ピークは、もう低い値である。
この発明によるＳｉＣ素子によって到達する利点は、４．５ｋＶ以上の阻止電圧に耐える、信頼性のあるＪＴＥの実現で、この素子が、低表面電界および表面電荷に対して高い免疫性があることと特徴がある。
上に説明し、請求項で定義するＪＴＥは、電荷密度２・１０１２ｃｍ−２までの両極性の表面電荷を扱うことができる。正の表面電荷の更に高い密度さえ（ｎ形表面層に対して）許容できるが、ＪＴＥ領域の電荷密度の再設計を要するだろう。そこで基本的にＪＴＥ領域のドーピングレベルを増さねばならないだろうが、それが、最高濃度にドープしたＪＴＥ領域の有効シート電荷密度である、固有シート電荷密度Ｑ０を増加させ、ここで上記電荷密度Ｑ０は、この接合を設計した電圧に依って選定しなければならない。
電荷量が段階的に減少する４領域を有するｐドープドアノードを囲む接合終端延長部（ＪＴＥ）を有する、ＳｉＣ材料のウェーハ上の平面半導体装置を図示するｐｎ接合を通る概略断面図。 従来の方法で形成された図１に図示の４領域ＪＴＥの電界集中を示す図。 本発明の方法で形成された図１に図示の４領域ＪＴＥの電界集中を示す図。 本発明の位置実施例の方法でＪＴＥを形成する手順を説明するための半導体装置を図示する部分断面図。 本発明の方法で形成されたＪＴＥの領域の電荷量を説明するための半導体装置を図示する部分断面図。 本発明の他の方法で形成されたＪＴＥを有する半導体装置を示し、６ａは、その部分断面図を示し、６ｂは、ＪＴＥ全体にわたる電界集中を図示する図。
図面を参照してこの発明を多くの実施例で説明する。
図１は、この発明によるＪＴＥを有するＳｉＣ半導体装置の例を示す。この半導体は、ＳｉＣに作ったダイオードで例示する。図１の素子は、このダイオードのカソードをなす、高濃度にドープした（ｎ＋）、ｎ導体の層１から成るＳｉＣの基板上に作る。このｎ＋導体層１の上部に、第１の低濃度にドープした（ｎ−）、ｎ導体の、層２を設ける。これら二つのｎ導体層１、２がＳｉＣ半導体材料の第１導体形式のウェーハを構成する。この低濃度にドープしたｎ導体層２の上部に、第２の高濃度にドープした、（ｐ＋）ｐ導体層３が作るアノードをこのウェーハの表面に向けて配置し、それによってこのウェーハ表面の平面を確立する。接点６および７が、それぞれ、このダイオードのカソードおよびアノードに接触する。この第１層（ｎ導体）と第２層（ｐ導体）がｐｎ接合を構成し、この第１のｎ導体の層２と第２のｐ導体の層３の間の界面を、ここで主接合と呼ぶ、このｐｎ接合の作動範囲を形成し、それは、今まで説明した限りでは、接合終端延長部（ＪＴＥ）を何も含まない。図１に、横方向に主接合の延長部を形成する、四領域ＪＴＥを備え、各領域４ａ〜４ｄが第２導体層３を囲み、この第２導体層３と同じ導体形式である、ｐｎ接合を示す。最外領域４ｄは、その端がこの接合の外側で終り、それでＪＴＥの最外エッジ５を形成する。それぞれの領域４ａ〜４ｄの電荷量および／または有効シート電荷密度は、ＪＴＥエッジ５の方へ階段状に減少する。
図１の半導体ｐｎ接合は、一例として、高濃度にドープした（ｎ＋）、ｎ導体層１と上記層の上部にある低濃度にドープした第１の、ｎ導体の層２から成る
ＳｉＣの基板上に形成する。これら二つのｎ導体層１、２が第１導体形式、この例によれば、ｎ導体の平面ウェーハを構成し、その上にこの発明による一つ以上のｐｎ接合を作ることができる。第２段階で、ｐ導体の高濃度にドープした第２層３をイオン注入技術によってこのウェーハ上に作る。ここで、例えば、アルミニウム、硼素またはガリウムを注入剤として使用しうる。次の段階で、層３の延長部をマスキングおよびイオン注入によって形成する。図４ｄは、ＪＴＥを作る第１工程を示し、ここで予定するＪＴＥを含むこの接合の全範囲に、最外領域の電荷量および／または有効シート電荷密度、この例では、領域４ｄの上記電荷を確立するために必要な量まで提案の形式のイオンを注入する。この注入工程中、ウェーハの表面の終端エッジ５の外側をマスク１０によってマスクする。次の段階で、マスク１０を延ばしてＪＴＥの最外領域４ｄも覆い、そこでアノードおよび全ての被覆のないＪＴＥ領域を含む、露出した範囲の注入を、最外ＪＴＥ領域に隣接する領域、この場合領域４ｃが上記領域の電荷量および／または有効シート電荷密度に達するために必要な量で実施する。この工程を図４ｃに示す。注入手順をこの様にして全てのＪＴＥ領域４ａ〜４ｄを注入するまで繰返し、この手順の工程を図４ａ〜図４ｄに示す。
図１のＪＴＥは、別の方法で作ることができ、それは、このＪＴＥを作る領域の自己整合注入を概説したものと逆の手順で行う。この場合、マスク１０がアノードの外側の範囲を覆い、そこを第１工程として注入することができる。第２工程として、第１ＪＴＥ領域４ａを作るべき範囲からマスクを除き、そこで必要な注入剤の注入を再び実施する。この様にして、この装置の表面の範囲を階段状に増し、アノードから外側方に、電荷密度が階段状に減る領域４ａ〜４ｄを作るように露出して注入する。マスク１０は、徐々にエッチングで取去ってもよいし、その代りに、各プロセス工程毎にマスクを除去し、この装置に再マスクしてもよい。このプロセスを図４ａ〜図４ｄによって連続的に示す。
上に説明した両方法では、アノード３をマスクし、ＪＴＥ領域の処理中に注入しないのが好ましい。
好適実施例では、各ＪＴＥ領域４ａ〜４ｄの有効シート電荷密度を次の関係によって表す。
Ｑ１：Ｑ２：Ｑ３：Ｑ４＝１００：７５：５０：２５〜３０
但し、Ｑ１は、このＪＴＥの最内領域の有効シート電荷密度を示し、Ｑ２は、最内領域の次の領域の有効シート電荷密度を示す、以下同様とする。値１００は、四領域実施例のＪＴＥで最高のドーピング領域の電荷密度を示す。この値１００は、この電荷密度を有する領域が全設計電圧で完全に消耗するようなドーピングにも対応する。この電荷密度は、固有電荷密度Ｑ０と称し、Ｃ／ｃｍ２で表す。
二領域ＪＴＥに対しては、この関係をＱ１：Ｑ２＝１００：５０で表し、一方、一領域ＪＴＥの有効シート電荷密度は、固有シート電荷密度Ｑ０の５０〜６０％である。
ＪＴＥ異なる領域のシート電荷密度に対して挙げた値は、好適値である。一般的に、四領域ＪＴＥに対して、電荷密度は、Ｑ１：Ｑ２：Ｑ３：Ｑ４＝１００：（６０〜８５）：（４０〜６０）：（１５〜４０）の関係の間隔に従って変るかも知れない。
他の代替領域数に対しては次の通り：
三領域：Ｑ１：Ｑ２：Ｑ３＝１００：（５０〜８５）：（２５〜６０）
二領域：Ｑ１：Ｑ２＝１００：（４０〜６０）
一領域：Ｑ１＝（４０〜７０）
この発明によるＪＴＥを有する半導体のもう一つの実施例を図６ａに示す。
ＳｉＣ半導体のｐｎ接合を通り、上記接合のＪＴＥの輪郭を示す放射状断面を図示する。このｐｎ接合の構造は、図１に関して上に議論したのと同じ形式である。しかし、この場合は、ＪＴＥが異なる構造を有する。低濃度にドープしたｎ導体層２の上部に、第２の、高濃度にドープした、（ｐ＋）ｐ導体層３によって作ったアノードを、このウェーハの表面に向けて配置し、それによってこのウェーハの平らな表面を作る。第１のｎ導体層２と第２の、ｐ導体の、層３がｐｎ接合を構成し、ここでこの第１のｎ導体の層２と第２のｐ導体の層３との間の界面がこのｐｎ接合の作動範囲を形成する。このｐｎ接合を囲むのが、このｐｎ接合の層３と同じ導体形式である多数のスポット１１を含むＪＴＥである。これらのスポット１１がもたらす、ｃｍ２当りの電荷で表す有効表面電荷密度は、ｐｎ接合からＪＴＥのエッジ５まで外方に減少する。これは、異なる方法で達成することができる。これらのスポットの面積は、エッジの方へ次第に小さくなっていてもよく、またはもう一つの例のように、スポット間の距離がエッジ５の方へ次第に大きくなってもよく、スポット間の距離がエッジ５の方へ次第に大きくなってもよく、これらスポットの電荷量を変えることができ、またはこれらの異なる対策の組合せを適用することもできる。延ばした終端に沿って所望の平坦な電界分布を生ずる有効表面電荷プロフィールを近似する目的でとられた全ての対策が包含される。図６ｂは、このＪＴＥプロフィール全体にわたる電界分布の例を示す。
図６ａに示す実施例のＪＴＥの加工は、先に開示した方法１°および２°に類似する方法で達成する。例として、高濃度にドープした（ｎ＋）、ｎ導体の層１と、上記層の上部にある低濃度にドープした第１のｎ導体の層２から成るＳｉＣの基板上に半導体を加工する。これら二つのｎ導体層１、２が第１導体形式、この例によればｎ導体の平面ウェーハを構成し、その上にこの発明による一つ以上のｐｎ接合を作ることができる。第２段階で、ｐ導体の高濃度にドープした第２層３をイオン注入技術によってこのウェーハ上に作り、ここで、例えば、アルミニウム、硼素またはガリウムを注入剤として使うことができる。次の段階で、孔１２によってスポット１１の面積および位置を決める設計のマスク１３をこのウェーハ上に配置し、このマスク１３がこれらのスポット間の予定するＪＴＥの面積を覆うようにする。次に、このウェーハに提案する形式のイオンを、放射線に曝されるスポットの電荷量を確立するために必要な量まで注入する。この注入工程中、終端エッジ５の外側のウェーハの表面をマスクする。この注入は、１工程で行うのが好ましいが、勿論、数工程の注入も可能である。意図する領域に注入後にアンニーリング工程を施すと、注入したスポット間の電荷の分布を更に良くさえする。例えば、小さく起る拡散の利益を利用するために、注入剤として硼素を使うことは、このプロセスを更に改善するための方法である。
この方法によって、比較的滑らかに変る表面電荷プロフィールを得ることができ、そこで図６ｂに示すように、表面で電界の分布が平らな電荷プロフィールを達成する。
種々の工程でこの発明の目的を達成するために行う注入は、ＳｉＣ結晶構造への損傷を避けるためである。

Claims (4)

  1. 第１導体形式、且つ第１ドープ濃度を有する第１層と、
    前記第１導体形式に対向し、前記第１層の一部にあり、前記第１層とｐｎ接合を形成する第２導体形式層を有する第２層と、
    前記第２層に隣接するエッジ終端部を備える、半導体コンポーネントであって、
    前記エッジ終端部は、前記第２導体形式の複数の区域を有する接合終端延長領域を有し、
    前記複数の区域が前記ｐｎ接合から離れる方向に連続的に減少する総電荷および/または有効シート電荷密度を有し、
    前記複数の区域の最外区域のドーピングが、全設計電圧で完全に消耗するように選択され、
    前記区域は、前記第１層内の別々の領域であり、前記ｐｎ接合から離れる方向に減少する、半導体コンポーネント。
  2. 前記隣接する別々の区域間の各々の距離は、前記ｐｎ接合から離れるにつれて増加する、請求項１に記載の半導体コンポーネント。
  3. 前記接合終端延長領域は、前記半導体コンポーネントが逆阻止状態のときに前記接合終端延長に沿って、平坦な電界分布をもたらす電荷分布を有する、請求項１に記載の半導体コンポーネント。
  4. 前記複数の区域が、前記第１層内に注入された領域を有する、請求項１に記載の半導体コンポーネント。
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