JP2023110082A - 高電流能力を有するフィーダ設計 - Google Patents

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Abstract

【課題】ＳｉＣパワーデバイスに対して改善されたフィーダ構造を提供する。【解決手段】フィーダ設計は、ｎ型ＳｉＣ材料（３）において少なくとも２つのｐ型グリッドを備え、少なくとも１つのエピタキシャル成長ｐ型領域を備える、ＳｉＣ半導体材料の構造として製造され、オーミックコンタクトは、少なくとも１つのエピタキシャル成長ｐ型領域に与えられ、エピタキシャル成長ｎ型層は、少なくとも２つのｐ型グリッド及びｎ型ＳｉＣ材料（３）の少なくとも一部に与えられ、少なくとも２つのｐ型グリッド（４、５）は、少なくとも第１及び第２の角部にそれぞれ少なくとも近接する少なくとも第１及び第２の領域に与えられ、ｎ型ＳｉＣ材料（３）における第１の領域と第２の領域との間にグリッドのない領域がある。【選択図】図１ａ

Description

本発明は、エピタキシャルＰｉＮダイオードを埋込みグリッド（ＢＧ）パワーデバイスのフィーダと集積し、電圧阻止時にＰｉＮダイオードの鋭い角部を高電界から保護するためにＢＧを使用するＳｉＣの構造に関する。
ＪＢＳ又はＭＰＳダイオードのような電流ショットキーダイオード及びＭＯＳＦＥＴは、大きいサージ電流を取り扱うために、集積されたＰｉＮダイオード又はｐｎボディダイオードを使用する。先行技術による課題は、
●制限された注入効率及び高オーミック接触抵抗に起因するＰｉＮダイオードの高電流時の相対的に高順方向電圧降下
●ショットキーモードにおけるＰＮ接合での電圧降下に起因するスナップバック効果を引き起こす高順方向電圧時のショットキーからＰｉＮダイオードへの特性の切り換え
●デバイスの性能及び寿命を劣化させるイオン注入によって引き起こされるバイポーラ劣化
を含む。
組込みドーピング構造又は埋込みグリッド（ＢＧ）は、ショットキーコンタクト又はＭＯＳＦＥＴをＳｉＣパワー半導体の表面における高電界からシールドするために使用されることができる。従って、半導体の表面又はゲート酸化物のような他の電界感受性材料に対する界面における電界を緩和することが望ましい。
ＪＢＳ整流器では、Ｐ＋グリッドが、逆モードにおいてショットキーコンタクトをシールドするために主に使用される一方、ＭＰＳ整流器では、組込みＰ＋グリッドが、追加の機能を有し、対応するＰ＋Ｎ接合は、オン状態において導通になる。順方向にバイアスされたＰ＋Ｎ接合は、ドリフトへの正孔の注入を生成し、ＰｉＮ整流器と同様に導電率変調を引き起こす。ショットキーのようなものからＰｉＮのようなものへのＭＰＳダイオードのこの変転動作は、電力用途のために望ましい。それは、Ｐ＋領域へのオーミックコンタクトの形成を要求する。ＭＯＳＦＥＴのＰウェルドーピングは同様の機能を有し、「ボディダイオード」と呼ばれる。
イオン注入が標準的な工業化されたプロセスであるので、イオン注入によってＰ＋グリッドを形成することは、多くのデバイスにおいて一般的な方法である。利点は、電界集中を減少させる注入イオンのストラグリングに起因するグリッドの自然な丸みを形成することである。高注入効率を有するために、Ｐ＋領域の厚さ及びドープを増加させなければならない。厚く充分に高いドープＰ＋領域を形成することは、高エネルギー及び高ドーズイオン注入を必要とする場合がある。高ドーズイオン注入は結晶性損傷を引き起こし、いわゆるバイポーラ劣化を引き起こし、Ｐ＋領域の注入効率を大幅に低下させる。その上、注入Ｐ領域に対して低抵抗で均一なオーミックコンタクトを形成するという課題があった。このように、ショットキー又はＭＯＳＦＥＴの動作からＰｉＮの動作へのオン状態特性の切替えは、非常に高い電圧において発生し、高スナップバック電圧を引き起こし、電力用途のためには望ましくない。多くの市販のＳｉＣデバイスは、この遅い注入動作に悩まされる。
Ｐ＋領域は、イオン注入又はエピタキシャル成長プロセスの何れかによって形成されることができる。両方のプロセスの利点及び欠点は以下である。
イオン注入Ｐ領域
利点：
●プロセス温度及び／又は注入ドーズに応じて、マスク、酸化物、又はフォトレジストマスクによる選択的なドープ領域
●ドーピングの良好な制御性及びウェーハに亘る均一性
●周知のドーピング技術
欠点：
〇注入損傷から残っている欠陥中心における再結合に起因する注入エミッタの低効率→ＭＰＳ整流器のサージ電流能力の制限
〇注入ドーズの増加に伴う注入損傷の増加に起因するドーピングレベルの制限
〇一般的に使用されるＳｉＣにおけるアクセプター及びドナードーパントの不拡散→注入ｐｎ接合は、注入プロファイルが終了し、注入損傷が大きい場所に位置する
〇注入エネルギーの制限に起因する厚さの制限、１μｍの厚さは、注入イオンに応じて４００～１０００ｋｅＶの注入エネルギーを要求する
〇高エネルギー注入は高コストのプロセスである
エピタキシャルＰ領域
利点：
●優れた高ドープ材料品質に起因する高注入効率
●グリッドの厚さ及びドーピングプロファイルの制御
●深いドープ構造が可能、グリッドの厚さは問題なし
●高濃度であっても損傷のないドーピング
●半導体－半金属転移に近い高ドーピング濃度が可能
欠点：
〇エピタキシャルグリッドの鋭い角部は、デバイスの阻止電圧を制限する電界集中をもたらす
〇ＣＭＰ又は平坦化プロセスが必要となる場合がある
当技術分野においては、以下に詳述されるように、高ドープエピタキシャル層又は高ドーズイオン注入の何れかを実装することによって注入効率を改善する既に知られている解決策がある。
ショットキー及びオーミックコンタクトの同時形成は、ニッケルアルミニウム材料から作られたショットキーコンタクト及びオーミックコンタクトを有するシリコンカーバイドから作られた半導体デバイスに関する特許文献１に開示されるが、Ｐ＋注入領域からの注入は効率的ではない。表面ショットキーコンタクトは高電界に対して感受性がある。
ヘテロ接合障壁領域を使用することは、ヘテロ接合障壁領域を有する半導体デバイス及びその製造方法に関する特許文献２に詳述される。Ｐ＋注入領域からの注入は効率的ではない。リーク電流を増加させる場合がある高電界に対して感受性がある表面ショットキーが作られる。
注入されない障壁領域を実装することは、注入されない障壁領域を有する半導体デバイス及びその製造方法に関する特許文献３に開示される。この場合はまた、リーク電流を増加させる場合のある高電界に対して感受性がある表面ショットキーが作られる。
Ｐ／Ｐ＋で２層Ｐ＋／Ｐグリッドを実装することは、少数キャリア注入が抑制されたシリコンカーバイド接合障壁ショットキーダイオードを開示する特許文献４に詳述される。Ｐ＋注入領域からの注入は効率的ではない。また、リーク電流を増加させる場合のある高電界に対して感受性がある表面ショットキーが作られる。
トレンチの内側のＰ＋注入をエピタキシャルＰ＋領域と共に使用することは、スーパーサージダイオードを開示する特許文献５に詳述される。ショットキーコンタクトがトレンチ表面上に作られ、それは、電界感受性ショットキーコンタクトをもたらす場合があり、また障壁の不均一性を引き起こす場合があり、それらの両方がリーク電流を増加させる。
注入を改善するためにＰ領域の内側に追加のＰ＋注入領域を使用することは、特許文献６に開示される。Ｐ＋注入領域からの注入は効率的ではない。表面ショットキーコンタクトは高電界に対して感受性がある。
丸められたトレンチエッチング構造におけるエピタキシャル層の成長によって、エッチングされたエピタキシャルＰ＋領域の鋭い角部を変形することは、特許文献７に開示される。これは高度なエッチング及び平坦化技術を要求する複雑なプロセスである。
丸い角部がエッチングされなければならない、トレンチエッチングとイオン注入とを組み合わせることによるトレンチグリッド製造から、鋭い角部の問題がまた知られる。特許文献８を参照されたい。
エピタキシャルの終端が特許文献９に開示される。エッチングされたエピタキシャル層の鋭い角部において高電界がある。
米国特許第６，９３６，８５０号明細書 米国特許出願公開第２０１１／０２１５３３号明細書 米国特許第９，４６６，６７４号明細書 米国特許出願公開第２００６／０２５５４２３号明細書 米国特許出願公開第２０１４／０１３８７０５号明細書 米国特許第９，５７７，０４６号明細書 米国特許第６，８９７，１３３号明細書 米国特許第８，６３３，５６０号明細書 米国特許第６，６７３，６６２号明細書
本発明の目的は、従来技術の欠点の少なくとも幾つかを取り除き、ＳｉＣパワーデバイスに対して改善されたフィーダ構造を提供することである。
本発明は、エピタキシャルＰｉＮダイオードを、ショットキーダイオード又はＭＯＳＦＥＴのような埋込みグリッド（ＢＧ）ＳｉＣパワーデバイスのフィーダと集積し、ＢＧを使用して、電圧阻止時にＰｉＮの鋭い角部を高電界から保護することである。これは、定格電流時のショットキーダイオード又はＭＯＳＦＥＴの低順方向電圧降下を、サージ電流又は短絡状態時の効率的なＰｉＮダイオードへの切替えと組み合わせる。
提案された構造は、逆リーク電流を低減させ、エピタキシャルＰ＋領域の鋭い角部を保護するために、エピタキシャルＰ＋領域の利点を、高注入効率及びＰ＋埋込みグリッドシールド電界感受性デバイス領域と組み合わせる。
第１の態様においては、ｎ型基板（１）、ｎ型ドリフト層（２）、及びｎ型ＳｉＣ材料（３）における少なくとも２つのｐ型グリッド（４、５）を備えるＳｉＣ半導体材料の構造が提供され、構造は、ＳｉＣのｎ型エピタキシャル成長層（８）を備え、ｎ型エピタキシャル成長層（８）は、少なくとも２つのｐ型グリッド（４、５）及びｎ型ＳｉＣ材料（３）と接触し、ｎ型エピタキシャル成長層（８）は、少なくとも１つのエピタキシャル成長ｐ型領域（７）と接触し、オーミックコンタクト（９）が、少なくとも１つのエピタキシャル成長ｐ型領域（７）と接触し、ｎ型基板（１）と平行な平面における少なくとも１つのエピタキシャル成長ｐ型領域（７）の投影が、少なくとも１つのエピタキシャル成長ｐ型領域（７）の投影を制限する境界線（ｌ）を有し、ｐ型グリッド（５）は、少なくとも、ｎ型基板（１）に平行な平面におけるｐ型グリッド（５）の投影が境界線（ｌ）の周囲にあって、境界線（ｌ）から周囲における任意の点の距離が最大０．５μｍであるように与えられ、ｐ型グリッド（５）はまた、少なくとも１つのエピタキシャル成長ｐ型領域（７）の下部からｐ型グリッド（５）の上部の距離が０～５μｍの範囲にあるようにのみ与えられ、上方向が、ｎ型基板（１）から垂直に離間する方向によって与えられる。
更なる態様及び実施形態は、参照によって本明細書に具体的に組み込まれる添付の特許請求の範囲において画定される。
利点は、高ドープエピタキシャルＰ＋＋領域（７）に起因する改善された注入効率に起因するエピタキシャルＰｉＮダイオードの低順方向電圧降下に起因する高サージ電流能力を含む。
更なる利点は、フィーダ領域における高ドーズのイオン注入によって引き起こされるバイポーラ劣化の排除である。
更に別の利点は、ショットキーダイオード又はＭＯＳＦＥＴ領域に対するＰｉＮダイオード領域の比率を変えることによる、導通又はオン状態におけるスナップバック効果の制御及び排除である。
更に、本発明は、エピタキシャルＰｉＮダイオード領域の寸法及びドーピングプロファイルを変えることによって、様々な電圧クラスのための設計の柔軟性を与える。
本発明が、添付の図面を参照して説明される。なお、これらは、本発明の使用を促進するために示される非限定的な例である。
エピタキシャルＰｉＮフィーダと、Ｐ＋エピ層領域（７）がＰ＋注入グリッド（５）の上に中央に位置合わせされてシールドするための注入グリッドとの組み合わせを有する埋込みグリッド整流器の概略断面図を示す。 追加の重複するＰ＋グリッド（４、５）、又は代わりに重複する延長されたＰ＋グリッド（５）によってシールドされたＰ＋エピ層領域（７）の概略断面図を示す。 Ｐ＋グリッド（４、５）の上から離間するＰ＋エピ層（７）の異なる位置決めの概略断面図を示す。 本発明によるデバイスの部分を示し、幾つかの部分は明確にするために示されない。基板（１）、ドリフト層（２）、ｎ型ＳｉＣ材料（３）、及びエピタキシャル成長ｐ型領域（７）、並びに基板（１）と平行な平面、及び平面におけるエピタキシャル成長ｐ型領域（７）の投影であって、平面が平面における投影の境界線（ｌ）を含む、投影が示される。平面における境界線（ｌ）の周囲は、境界線（ｌ）から周囲の任意の点の距離が最大０．５μｍであるように実線で示される。周囲領域の任意の角部は、線の周囲が境界線（ｌ）に沿って移動する半径０．５μｍの円によって決定されるように丸められる。 図１ｂの提案された構造のための１つの提案された製造プロセスの１つのステップを示す。 図１ｂの提案された構造のための１つの提案された製造プロセスの１つのステップを示す。 図１ｂの提案された構造のための１つの提案された製造プロセスの１つのステップを示す。 図１ｂの提案された構造のための１つの提案された製造プロセスの１つのステップを示す。 図１ｂの提案された構造のための１つの提案された製造プロセスの１つのステップを示す。 図１ｂの提案された構造のための１つの提案された製造プロセスの１つのステップを示す。 図１ｂの提案された構造のための１つの提案された製造プロセスの１つのステップを示す。 図１ｂの提案された構造のための１つの提案された製造プロセスの１つのステップを示す。 図１ｂの提案された構造のための１つの提案された製造プロセスの１つのステップを示す。 図１ｂの提案された構造のための１つの提案された製造プロセスの１つのステップを示す。 図１ｂの提案された構造のための１つの提案された製造プロセスの１つのステップを示す。 図１ｂの提案された構造のための１つの提案された製造プロセスの１つのステップを示す。 図１ｂの提案された構造のための１つの提案された製造プロセスの１つのステップを示す。 図１ｂの提案された構造のための１つの提案された製造プロセスの１つのステップを示す。 図１ｂの提案された構造のための１つの提案された製造プロセスの１つのステップを示す。 図１ｂの提案された構造のための１つの提案された製造プロセスの１つのステップを示す。 図１ｂの提案された構造のための１つの提案された製造プロセスの１つのステップを示す。 図１ｂの提案された構造のための１つの提案された製造プロセスの１つのステップを示す。 図１ｂの提案された構造のための１つの提案された製造プロセスの１つのステップを示す。 図１ｂの提案された構造のための１つの提案された製造プロセスの１つのステップを示す。 図１ｃの提案された構造のための１つの提案された製造プロセスの１つのステップを示す。 図１ｃの提案された構造のための１つの提案された製造プロセスの１つのステップを示す。 図１ｃの提案された構造のための１つの提案された製造プロセスの１つのステップを示す。 図１ｃの提案された構造のための１つの提案された製造プロセスの１つのステップを示す。 図１ｃの提案された構造のための１つの提案された製造プロセスの１つのステップを示す。 図１ｃの提案された構造のための１つの提案された製造プロセスの１つのステップを示す。 図１ｃの提案された構造のための１つの提案された製造プロセスの１つのステップを示す。 図１ｃの提案された構造のための１つの提案された製造プロセスの１つのステップを示す。 図１ｃの提案された構造のための１つの提案された製造プロセスの１つのステップを示す。 図１ｃの提案された構造のための１つの提案された製造プロセスの１つのステップを示す。 図１ｃの提案された構造のための１つの提案された製造プロセスの１つのステップを示す。 図１ｃの提案された構造のための１つの提案された製造プロセスの１つのステップを示す。 図１ｃの提案された構造のための１つの提案された製造プロセスの１つのステップを示す。 図１ｃの提案された構造のための１つの提案された製造プロセスの１つのステップを示す。 図１ｃの提案された構造のための１つの提案された製造プロセスの１つのステップを示す。 図１ｃの提案された構造のための１つの提案された製造プロセスの１つのステップを示す。 図１ｃの提案された構造のための１つの提案された製造プロセスの１つのステップを示す。
本発明が詳細に開示及び説明される前に、本発明は、本明細書に開示される特定の化合物、構成、方法ステップ、基板、及び材料に、このような化合物、構成、方法ステップ、基板、及び材料が多少異なる場合があるように、限定されないことが理解されたい。本明細書で用いられる用語は、特定の実施形態を説明する目的のためにのみ使用され、本発明の範囲は添付の特許請求の範囲及びその均等物によってのみ限定されるので、限定することが意図されないことがまた理解されたい。
本明細書及び添付の特許請求の範囲において使用されるように、単数形「ａ」、「ａｎ」、及び「ｔｈｅ」は、文脈が明らかに他のことを指示しない限り、複数の指示対象を含むことに留意しなければならない。
本明細書及び特許請求の範囲全体を通して使用されるような「埋込みグリッド」は、１つの導電型を反対の導電型を有する材料において有する材料のグリッド構造を示す。
本明細書及び特許請求の範囲全体を通して使用されるような「導電型」は、半導体材料における導電性のタイプを示す。ｎ型は電子伝導を示し、過剰な電子が半導体において移動して電流が流れることを意味し、ｐ型は正孔伝導を示し、過剰な正孔が半導体において移動して電流が流れることを意味する。ｎ型半導体材料はドナードーピングによって実現され、ｐ型半導体材料はアクセプタードーパントによって実現される。ＳｉＣにおいては、一般的に、窒素がドナードーパントとして使用され、アルミニウムがアクセプタードーパントとして使用される。材料がＳｉＣのようなドープされた半導体である場合には、材料は導電型ｐ又は導電型ｎの何れかを有する。当業者は、半導体デバイスにおいて、全てのｐドープ材料がｎドープ材料に交換される場合には、全てのｎドープ材料がｐドープ材料に交換されることができ、すなわち、ｎ及びｐは場所を変えることができ、更には同様のデバイスが得られることができることを認識する。
本明細書及び特許請求の範囲全体を通して使用されるような「ドープ」は、ＳｉＣのような真性半導体が、その電気的特性を変調し、外因性半導体になるように不純物が追加されたことを示す。
本明細書及び特許請求の範囲全体を通して使用されるような「エピタキシャル」は、材料がエピタキシャル成長、この場合にはＳｉＣのエピタキシャル成長で製造されたことを示す。
本明細書及び特許請求の範囲全体を通して使用されるような「基板」は、その上にパワーデバイスが構築される一片の材料を示す。
他に何も画定されない場合には、本明細書で使用される任意の用語及び科学用語は、本発明が関係する当業者によって一般的に理解される意味を有することが意図される。
第１の態様においては、ｎ型基板（１）、ｎ型ドリフト層（２）、及びｎ型ＳｉＣ材料（３）における少なくとも２つのｐ型グリッド（４、５）を備えるＳｉＣ半導体材料の構造が提供され、構造は、ＳｉＣのｎ型エピタキシャル成長層（８）を備え、ｎ型エピタキシャル成長層（８）は、少なくとも２つのｐ型グリッド（４、５）及びｎ型ＳｉＣ材料（３）と接触し、ｎ型エピタキシャル成長層（８）は、少なくとも１つのエピタキシャル成長ｐ型領域（７）と接触し、オーミックコンタクト（９）が、少なくとも１つのエピタキシャル成長ｐ型領域（７）と接触し、ｎ型基板（１）と平行な平面における少なくとも１つのエピタキシャル成長ｐ型領域（７）の投影が、少なくとも１つのエピタキシャル成長ｐ型領域（７）の投影を制限する境界線（ｌ）を有し、ｐ型グリッド（５）は、少なくとも、ｎ型基板（１）に平行な平面におけるｐ型グリッド（５）の投影が境界線（ｌ）の周囲にあって、境界線（ｌ）から周囲における任意の点の距離が最大０．５μｍであるように与えられ、ｐ型グリッド（５）はまた、少なくとも１つのエピタキシャル成長ｐ型領域（７）の下部からｐ型グリッド（５）の上部の距離が０～５μｍの範囲にあるようにのみ与えられ、上方向が、ｎ型基板（１）から垂直に離間する方向によって与えられる。
境界線（ｌ）の周囲は、半径０．５μｍの円が境界線（ｌ）に沿って移動し、円で掃引される領域が周囲内にあって、境界線（ｌ）から周囲における任意の点の距離が最大０．５μｍであるように決定されることができる。これは、境界線（ｌ）の任意の形状に適用可能である。エピタキシャル成長ｐ型領域（７）が非常に長いトレンチの形態を有する場合には、２つの境界線があってもよい。そして、上から視られた場合、すなわち、基板（１）の最大領域を見ている位置から視られた場合、ｐ型グリッド（５）は、エピタキシャル成長ｐ型領域（７）の境界に近接して与えられ、より詳細には、境界線から±０．５μｍ以内に与えられる。これは、境界線から±０．５μｍの周囲を画定し、ｐ型フィーダ層（５）は、少なくともこの周囲に与えられ、それはまた、この周囲の外側に与えられることができる。ｐ型グリッド（５）はまた、側面から見られると、すなわち、デバイスを横に切って見ると、エピタキシャル成長ｐ型領域（７）にかなり近接して与えられる必要がある。そして、ｐ型フィーダ層（５）は、エピタキシャル成長ｐ型領域（７）と接触し、又はエピタキシャル成長ｐ型領域（７）の下の最大５μｍにある。エピタキシャル成長ｐ型領域（７）の投影が境界線（ｌ）を決定するために使用されるので、エピタキシャル成長ｐ型領域（７）の最大部分がｐ型グリッド（５）の位置を決定する。図１ｄに見られる断面におけるｐ型フィーダ層（５）の断面は直角にかなり近いので、この条件は、ｐ型フィーダ層（５）が少なくとも角部に近接して与えられることを意味し、それらは、角部の電界に対する影響を軽減する。
一実施形態においては、少なくとも１つのエピタキシャル成長ｐ型領域（７）は、少なくとも２つのｐ型グリッド（４、５）のうちの少なくとも１つと接触している。
一実施形態においては、少なくとも１つのエピタキシャル成長ｐ型領域（７）は、少なくとも２つのｐ型グリッド（４、５）と接触していない、
一実施形態においては、少なくとも２つのｐ型グリッド（４、５）はそれぞれ、複数のイオン注入グリッドを含む。
一実施形態においては、少なくとも１つのエピタキシャル成長ｐ型領域（７）の幅は、５～５００μｍの間隔にある。
一実施形態においては、少なくとも１つのエピタキシャル成長ｐ型領域（７）の厚さは、１～３μｍの間隔にある。
一実施形態においては、少なくとも１つのエピタキシャル成長ｐ型領域（７）のドーピング濃度は、ｎ型ＳｉＣ材料（３）に最も近接する部分からオーミックコンタクト（９）に最も近接する部分まで変化する。
一実施形態においては、少なくとも１つのエピタキシャル成長ｐ型領域（７）のドーピング濃度は、オーミックコンタクト（９）に最も近接する部分で最も高い。
一実施形態においては、少なくとも１つのエピタキシャル成長ｐ型領域（７）のドーピング濃度は、１×１０１９ｃｍ－３～３×１０２０ｃｍ－３の間隔にあるオーミックコンタクト（９）に最も近接する層を除いて５×１０１７ｃｍ－３～１×１０１９ｃｍ－３の間隔にある。
一実施形態においては、重心として計算される、少なくとも１つのエピタキシャル成長ｐ型領域（７）の中心は、グリッドのない、ｎ型ＳｉＣ材料（３）における第１の領域と第２の領域との間の領域の中心に位置合わせされている。
一実施形態においては、少なくとも１つのエピタキシャル成長ｐ型領域（７）とｎ型ＳｉＣ材料（３）における少なくとも２つのｐ型グリッド（４、５）との間に空間があり、任意に、少なくとも１つのエピタキシャル成長ｐ型領域（７）と少なくとも２つのｐ型グリッド（４、５）との間の接続を伴う。
一実施形態においては、少なくとも１つのエピタキシャル成長ｐ型領域（７）は、ｎ型ＳｉＣ材料（３）における少なくとも２つのｐ型グリッド（４、５）上に直接与えられる。
一実施形態においては、少なくとも４つのｐ型グリッド（４、５）があり、少なくとも第１及び第２の角部にそれぞれ最も近接する少なくとも２つのｐ型グリッド（５）は、残りのｐ型グリッド（４）より大きい。
一実施形態においては、少なくとも２つのｐ型グリッド（４、５）のドーピング濃度は、３×１０１７ｃｍ－３～３×１０２０ｃｍ－３の間隔にあり、少なくとも２つのｐ型グリッド（４、５）の厚さは、０．５～２．５μｍの間隔にあり、少なくとも２つのｐ型グリッド（４、５）の各々の幅は、少なくとも０．５μｍである。
一実施形態においては、少なくとも３つのｐ型グリッド（４、５）があり、空間としてのグリッドのない、ｎ型ＳｉＣ材料（３）における第１の領域と第２の領域との間の領域を考慮することなく、２つの隣接するｐ型グリッド（４、５）の間の空間は１～５μｍの間隔にある。
一実施形態においては、ｎ型エピタキシャル成長層（８）の厚さは、少なくとも０．５μｍであり、ドーピング濃度は、１×１０１４ｃｍ－３～１×１０１７ｃｍ－３の間隔にある。
一実施形態においては、ｎ型エピタキシャル成長層（８）の厚さは、少なくとも１つのエピタキシャル成長ｐ型領域（７）より少なくとも０．５μｍ厚い。
一実施形態においては、少なくとも２つのｐ型グリッド（４、５）は複数のグリッドを含み、複数のグリッドの少なくとも一部は、グリッドの下に中央に位置決めされた棚部を有し、棚部は、ｎ型エピタキシャル成長層（８）から離間する方向に位置決めされ、棚部は、グリッドより小さい横寸法を有する。この特徴は、グリッドの電界シールド効率を向上させ、デバイスの表面における電界を減少させる。これは、阻止電圧を増加させ、順方向抵抗を追加することなくリーク電流を低下させる。或いは、この設計で、より広いグリッドの離間が使用されることができ、低オン抵抗をもたらす。構造は、不良位置合わせ、イオン注入におけるドーズ量及びエネルギー変動、エッチング深さ、等のようなプロセス変動に対してより耐性がある。
一実施形態においては、少なくとも２つのｐ型グリッド（４、５）は複数のグリッドを含み、各グリッドは上部及び下部を備え、上部は、ｎ型エピタキシャル成長層（８）に面し、上部は、エピタキシャル成長を使用して製造され、下部は、イオン注入を使用して製造される。この実施形態においては、丸い角部を有するグリッド及び高ドーピングレベルを有する上部を製造することが可能である。効率的な電圧阻止、高電流伝導、低総抵抗、高サージ電流能力、及び高速スイッチングを有する構成要素を製造することが可能である。
一実施形態においては、少なくとも２つのｐ型グリッド（４、５）は、イオン注入によって製造される。
第２の態様においては、上記で説明されたような構造を備えるデバイスが提供される。一実施形態においては、デバイスは、ＭＯＳＦＥＴ、ＪＦＥＴ、ＪＢＳダイオード、及び絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）からなるグループから選択される。一実施形態においては、デバイスは、言及された構成要素の少なくとも２つのような少なくとも２つの構成要素の集積である。少なくとも２つの構成要素の集積の非限定的な一例は、ＭＯＳＦＥＴ及びショットキーダイオードである。
第３の態様においては、上記で説明されたＳｉＣの構造の製造方法が提供され、方法は、
ａ）上にドリフト層及びｎ型ＳｉＣ材料（３）を有する基板を提供するステップと、
ｂ）ＳｉＣのエピタキシャル成長によってｐ型層を追加するステップと、
ｃ）少なくとも１つのエピタキシャル成長ｐ型領域（７）を得るために、追加されたｐ型層の不要な部分をエッチングで取り除くステップと、
ｄ）ｎ型ＳｉＣ材料（３）においてイオン注入によって少なくとも２つのｐ型グリッド（４、５）を作製するステップと、
ｅ）ＳｉＣのエピタキシャル成長によってｎ型層（８）を追加するステップと
を含む。
一実施形態においては、ステップｄ）はステップｂ）の前に実行される。
一実施形態においては、方法は、ステップａ）、ｂ）、ｃ）、ｄ）、ｅ）の順序で実行される。
一実施形態においては、方法は、ステップａ）、ｄ）、ｅ）、ｂ）、ｃ）の順序で実行され、少なくとも１つのエピタキシャル成長ｐ型領域（７）のために意図された領域において、ステップｅ）の後にｎ型層（８）においてトレンチをエッチングする追加のステップを有する。
一実施形態においては、方法は、少なくとも１つのエピタキシャル成長ｐ型領域（７）上に少なくとも部分的にオーミックコンタクト（９）を追加するステップを含む。
一実施形態においては、方法は、金属コーティング（１２）を追加するステップを含む。
当業者は、特許請求の範囲及び本明細書がｎ型ＳｉＣ材料（３）におけるｐ型グリッド（４、５）、ｎ型エピタキシャル成長層、等を画定する場合であっても、全てのｎドープ（ｎ型）材料をｐドープ（ｐ型）材料にし、全てのｐドープ（ｐ型）材料をｎドープ（ｎ型）材料にするように、全てのｎ型材料及びｐ型材料が交換されることができることを認識する。今日、最も一般的な市販の基板はｎ型であり、この結果、特許請求の範囲及び本明細書において、ｎ型基板が選択されるが、全てのｎ型材料及びｐ型材料が交換される場合には、本発明は同等に良好な結果で使用されることができる。

Claims (25)

  1. 基板（１）、前記基板（１）上のドリフト層（２）、及びｎ型ＳｉＣ材料（３）における少なくとも２つのｐ型グリッド（４、５）を備えるＳｉＣ半導体材料のＰｉＮダイオード構造であって、
    前記ｎ型ＳｉＣ材料（３）は、前記ドリフト層（２）上にあり、前記ＰｉＮダイオード構造は、ＳｉＣのｎ型エピタキシャル成長層（８）を備え、前記ｎ型エピタキシャル成長層（８）は、前記少なくとも２つのｐ型グリッド（４、５）及び前記ｎ型ＳｉＣ材料（３）と接触し、前記ｎ型エピタキシャル成長層（８）は、少なくとも１つのエピタキシャル成長ｐ型領域（７）と接触し、オーミックコンタクト（９）が、前記少なくとも１つのエピタキシャル成長ｐ型領域（７）と接触し、前記基板（１）と平行な平面における前記少なくとも１つのエピタキシャル成長ｐ型領域（７）の投影が、前記少なくとも１つのエピタキシャル成長ｐ型領域（７）の前記投影を制限する境界線（ｌ）を有し、
    前記少なくとも２つのｐ型グリッド（４、５）のうちの１つのｐ型グリッド（５）は、少なくとも、前記基板（１）に平行な平面における前記ｐ型グリッド（５）の投影が前記境界線（ｌ）上にあり、且つ前記境界線（ｌ）の周囲にあって、前記境界線（ｌ）から前記周囲における任意の点の距離が最大０．５μｍであるように与えられ、
    前記ｐ型グリッド（５）はまた、前記少なくとも１つのエピタキシャル成長ｐ型領域（７）の下部から前記ｐ型グリッド（５）の上部の距離が０～５μｍであるようにのみ与えられ、上方向が、前記基板（１）から垂直に離間する方向によって与えられることを特徴とする、ＰｉＮダイオード構造。
  2. 前記少なくとも１つのエピタキシャル成長ｐ型領域（７）は、前記少なくとも２つのｐ型グリッド（４、５）のうちの少なくとも１つと接触している、請求項１に記載のＰｉＮダイオード構造。
  3. 前記少なくとも１つのエピタキシャル成長ｐ型領域（７）は、前記少なくとも２つのｐ型グリッド（４、５）と接触していない、請求項１に記載のＰｉＮダイオード構造。
  4. 前記少なくとも２つのｐ型グリッド（４、５）はそれぞれ、複数のイオン注入グリッドを含む、請求項１～３の何れか一項に記載のＰｉＮダイオード構造。
  5. 前記少なくとも１つのエピタキシャル成長ｐ型領域（７）の幅は、５～５００μｍである、請求項１～４の何れか一項に記載のＰｉＮダイオード構造。
  6. 前記少なくとも１つのエピタキシャル成長ｐ型領域（７）の厚さは、１～３μｍである、請求項１～５の何れか一項に記載のＰｉＮダイオード構造。
  7. 前記少なくとも１つのエピタキシャル成長ｐ型領域（７）のドーピング濃度は、前記ｎ型ＳｉＣ材料（３）に最も近接する部分から前記オーミックコンタクト（９）に最も近接する部分まで変化する、請求項１～６の何れか一項に記載のＰｉＮダイオード構造。
  8. 前記少なくとも１つのエピタキシャル成長ｐ型領域（７）のドーピング濃度は、前記オーミックコンタクト（９）に最も近接する部分で最も高い、請求項７に記載のＰｉＮダイオード構造。
  9. 前記少なくとも１つのエピタキシャル成長ｐ型領域（７）のドーピング濃度は、ドーピング濃度が１×１０１９ｃｍ－３～３×１０２０ｃｍ－３である前記オーミックコンタクト（９）に最も近接する層を除いて５×１０１７ｃｍ－３～１×１０１９ｃｍ－３である、請求項８に記載のＰｉＮダイオード構造。
  10. 前記少なくとも１つのエピタキシャル成長ｐ型領域（７）と前記ｎ型ＳｉＣ材料（３）における前記少なくとも２つのｐ型グリッド（４、５）との間に空間があり、前記少なくとも１つのエピタキシャル成長ｐ型領域（７）と前記少なくとも２つのｐ型グリッド（４、５）との間の接続を伴う、請求項１～９の何れか一項に記載のＰｉＮダイオード構造。
  11. 前記少なくとも１つのエピタキシャル成長ｐ型領域（７）は、ｎ型ＳｉＣ材料（３）における前記少なくとも２つのｐ型グリッド（４、５）上に直接与えられる、請求項１～９の何れか一項に記載のＰｉＮダイオード構造。
  12. 前記少なくとも２つのｐ型グリッド（４、５）のドーピング濃度は、３×１０１７ｃｍ－３～３×１０２０ｃｍ－３であり、前記少なくとも２つのｐ型グリッド（４、５）の厚さは、０．５～２．５μｍであり、前記少なくとも２つのｐ型グリッド（４、５）の部材の各々の幅は、少なくとも０．５μｍである、請求項１～１１の何れか一項に記載のＰｉＮダイオード構造。
  13. 前記少なくとも２つのｐ型グリッド（４、５）のうちの２つの隣接するｐ型グリッドの間の距離は１～５μｍである、請求項１～１２の何れか一項に記載のＰｉＮダイオード構造。
  14. 前記ｎ型エピタキシャル成長層（８）の厚さは、少なくとも０．５μｍであり、ドーピング濃度は、１×１０１４ｃｍ－３～１×１０１７ｃｍ－３である、請求項１～１３の何れか一項に記載のＰｉＮダイオード構造。
  15. 前記ｎ型エピタキシャル成長層（８）の厚さは、前記少なくとも１つのエピタキシャル成長ｐ型領域（７）より少なくとも０．５μｍ厚い、請求項１～１４の何れか一項に記載のＰｉＮダイオード構造。
  16. 前記少なくとも２つのｐ型グリッド（４、５）は複数のグリッド部材を含む、請求項１～１５の何れか一項に記載のＰｉＮダイオード構造。
  17. 前記少なくとも２つのｐ型グリッド（４、５）は複数のグリッド部材を含み、各グリッド部材は上部及び下部を備え、前記上部は、前記ｎ型エピタキシャル成長層（８）に面し、前記上部は、エピタキシャル成長を使用して製造され、前記下部は、イオン注入を使用して製造されている、請求項１～１６の何れか一項に記載のＰｉＮダイオード構造。
  18. 前記少なくとも２つのｐ型グリッド（４、５）は、イオン注入によって製造されている、請求項１～１７の何れか一項に記載のＰｉＮダイオード構造。
  19. 請求項１～１８の何れか一項に記載のＰｉＮダイオード構造を備えるデバイス。
  20. 前記デバイスは、ＭＯＳＦＥＴ、ＪＦＥＴ、ＪＢＳダイオード、及び絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）からなるグループから選択される、請求項１９に記載のデバイス。
  21. 前記デバイスは、少なくとも２つの構成要素の集積である、請求項２０に記載のデバイス。
  22. ＳｉＣにおける請求項１～１８の何れか一項に記載のＰｉＮダイオード構造の製造方法であって、
    ａ）上にドリフト層及びｎ型ＳｉＣ材料（３）を有する基板を提供するステップと、
    ｂ）ＳｉＣのエピタキシャル成長によってｐ型層を追加するステップと、
    ｃ）少なくとも１つのエピタキシャル成長ｐ型領域（７）を得るために、前記追加されたｐ型層の不要な部分をエッチングで取り除くステップと、
    ｄ）前記ｎ型ＳｉＣ材料（３）において少なくとも２つのｐ型グリッド（４、５）を作製するステップと、
    ｅ）ＳｉＣのエピタキシャル成長によってｎ型層（８）を追加するステップと
    を含み、
    前記少なくとも１つのエピタキシャル成長ｐ型領域（７）上に少なくとも部分的にオーミックコンタクト（９）を追加するステップを含む方法。
  23. ステップｄ）はステップｂ）の前に実行される、請求項２２に記載の方法。
  24. ステップｄ）はイオン注入によって実行される、請求項２２又は２３に記載の方法。
  25. 前記ステップａ）、ｄ）、ｅ）、ｂ）、ｃ）の順序で実行され、前記少なくとも１つのエピタキシャル成長ｐ型領域（７）のために意図された領域において、ステップｅ）の後に前記ｎ型層（８）にトレンチをエッチングする追加のステップを有する、請求項２４に記載の方法。
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