CN111164759A - 具有高电流容量的馈线设计 - Google Patents

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Abstract

本发明涉及一种馈线设计，其被制造为由SiC半导体材料形成的结构，该结构包括至少两个位于n型SiC材料(3)中的p型栅格，并且包括至少一个外延生长的p型区域，其中在所述至少一个外延生长的p型区域上施加欧姆触点，在至少两个p型栅格的至少一部分和n型SiC材料(3)上施加外延生长的n型层，其中至少在至少分别靠近所述至少第一和第二拐角的第一和第二区域中施加所述至少两个p型栅格(4，5)，并且在没有任何栅格的第一和第二区域之间，在n型SiC材料(3)中存在一区域。

Description

具有高电流容量的馈线设计
技术领域
本发明涉及一种SiC结构，其将外延PiN二极管与掩埋栅(BG)功率器件的馈线集成在一起，并且使用该BG保护PiN二极管的尖角免受电压闭锁下的高电场的影响。
背景技术
诸如JBS或MPS二极管之类的电流肖特基二极管以及MOSFET使用集成的PiN二极管或pn体二极管来处理大浪涌电流。根据现有技术的问题包括：
·由于有限的注入效率和高欧姆接触电阻，PiN二极管电流升高时，正向压降相对较高。
·由于肖特基模式下PN结处的压降，在高正向电压下从肖特基二极管到PiN二极管的特性切换引起回跳效应。
·由离子注入引起的双极退化，这降低了器件的性能和寿命。
嵌入式掺杂结构或掩埋栅(BG)可用于将肖特基接触或MOSFET与SiC功率半导体表面处的高电场隔离。因此，期望减轻半导体表面或与诸如栅极氧化物的其它电场敏感材料的界面处的电场。
尽管在JBS整流器中P+栅格主要用于在反向模式下屏蔽肖特基接触，但在MPS整流器中，嵌入式P+栅格具有另外的功能，并且相应的P+N结在导通状态下变为导电。正向偏置的P+N结将空穴注入到漂移层中，从而像在PiN整流器一样引起电导率调制。MPS二极管从类肖特基到类PiN的这种转变行为是施加电源所希望的。它要求与P+区域形成欧姆触点。MOSFET的P阱掺杂具有相似的功能，并且被称为“体二极管”。
由于离子注入是标准的工业化工艺，因此在大多数器件中通过离子注入形成P+栅是一种普遍的方法。优点是由于注入离子的散布而形成了自然的栅格圆化，从而减少了电场拥挤。为了提高注入效率，必须增加P+区域的厚度和掺杂。形成足够厚的高掺杂P+区域可能需要高能量和高剂量离子注入。高剂量离子注入会导致晶体损伤，从而导致所谓的双极降解，并显著降低P+区域的注入效率。此外，与注入的P区形成低电阻且均匀的欧姆接触也存在挑战。因此，导通状态特性从肖特基或MOSFET行为切换到PiN行为会在高得多的电压下发生，并会导致高回跳电压，这对于电源施加而言是不希望的。大多数市售的SiC器件都遭受这种后期注入行为的困扰。
P+区域可以通过离子注入或外延生长过程形成。这两个过程的优缺点如下：
离子注入的P区
优点：
·根据工艺温度和/或注入剂量，通过掩膜、氧化物或光刻胶掩膜选择性地掺杂的区域。
·掺杂的良好可控性以及晶圆上的均匀性。
·众所周知的掺杂技术。
缺点：
o由于从注入损伤残留下来的缺陷中心的重组而导致注入发射器效率低下→MPS整流器的浪涌电流容量受限。
o由于注入损伤随着注入剂量的增加而增加，掺杂水平受限。
o常用的受主和施主掺杂剂在SiC中不扩散→注入的pn结位于注入轮廓终止且注入损伤高的位置。
o由于注入能量的限制，厚度受到限制，根据注入的离子，1μm的厚度需要400-1000keV的注入能量。
o高能量注入是高成本的过程。
外延P区
优点：
·由于优异的高掺杂材料质量而带来的高注入效率
·对栅格厚度和掺杂轮廓的控制
·可以实现深掺杂结构，栅格厚度没有问题
·即使在高浓度下掺杂也无损伤
·可以有接近半导体-半金属过渡的高掺杂浓度
缺点：
o外延栅格的尖角导致电场拥挤，从而限制了器件的闭锁电压。
o可能需要CMP或平坦化工艺
在本领域中，已知通过如下文详述实现高掺杂的外延层或高剂量的离子注入来提高注入效率的解决方案。
US 6,936,850中公开了同时形成肖特基和欧姆接触，其涉及由碳化硅制成的半导体器件，该半导体器件具有由镍铝材料制成的肖特基接触和欧姆接触，但是从P+注入区的注入效率不高。表面肖特基接触对高电场敏感。
US 2011/021533中详细描述了使用异质结势垒区，其涉及具有异质结势垒区的半导体器件及其制造方法。从P+注入区域的注入效率不高。形成了对高电场敏感的表面肖特基，这会增加泄漏电流。
美国9,466,674中公开了实现非注入垒区，其涉及具有非注入垒区的半导体器件及其制造方法。同样，在这种情况下，形成了对高电场敏感的表面肖特基，这会增加泄漏电流。
US 2006/0255423中详细描述了实现具有P/P+的双层P+/P栅格，其公开了具有抑制的少数载流子注入的碳化硅结势垒肖特基二极管。从P+注入区域的注入效率不高。同样，形成了对高电场敏感的表面肖特基，这会增加泄漏电流。
US 2014/0138705中详细描述了与外延P+区域一起使用沟槽内的P+注入，其公开了超级浪涌二极管。肖特基接触是在沟槽表面上进行的，这会导致电场敏感的肖特基接触，并且还会导致势垒不均匀，这都会增加泄漏电流。
US 9,577,046中公开了在P区域内使用额外的P+注入区域来改善注入。从P+注入区域的注入效率不高。表面肖特基接触对高电场敏感。
US 6,897,133中公开了通过在具有圆度的沟槽蚀刻结构中生长外延层来变换蚀刻的外延P+区域的尖角。这是一个复杂的过程，需要先进的蚀刻和平坦化技术。
还从通过结合沟槽蚀刻和离子注入进行的沟槽栅格制造中已知尖角问题，其中必须蚀刻圆角，参见US 8,633,560。
US 6,673,662中公开了外延终止。在蚀刻的外延层的尖角中存在高电场。
发明内容
本发明的一个目的是消除现有技术中的至少一些缺点，并为SiC功率器件提供一种改进的馈线结构。
本发明在于将外延PiN二极管与诸如肖特基二极管或MOSFET的掩埋栅(BG)SiC功率器件的馈线集成在一起，并使用BG保护PiN的尖角免受电压封锁下的高电场影响。它将额定电流下的肖特基二极管或MOSFET的低正向压降与浪涌电流或短路条件下切换到有效的PiN二极管结合在一起。
所提出的结构结合了具有高注入效率的外延P+区域和屏蔽电场敏感器件区域的P+掩埋栅格的优点，以减少反向漏电流并保护外延P+区域的尖角。
在第一方面，提供了一种由SiC半导体材料形成的结构，该结构包括n型衬底(1)、n型漂移层(2)、由n型SiC材料(3)形成的至少两个p型栅格(4，5)，其中该结构包括n型外延生长的SiC层(8)，其中外延生长的n型层(8)与至少两个p型栅格(4，5)和n型SiC材料(3)接触，其中n型外延生长层(8)与至少一个外延生长的p型区域(7)接触，其中欧姆触点(9)与所述至少一个外延生长的p型区域(7)接触，其中所述至少一个外延生长的p型区域(7)在与n型衬底(1)平行的平面中的投影具有边界线(l)、该边界线(l)限界所述至少一个外延生长的p型区域(7)的投影，其中至少施加了p型栅格(5)，使得p型栅格(5)在平行于n型衬底(1)的平面中的投影位于边界线(l)的周围，使得从边界线(l)到该周围的任何点的距离最大为0.5μm，其中还施加p型栅格(5)以使得从所述至少一个外延生长的p型区域(7)的下部到p型栅格(5)的上部的距离仅在0-5μm的范围内，向上的方向由垂直远离n型衬底(1)的方向给出。
在所附权利要求中定义了其它方面和实施例，在此通过参引将其具体地并入。
优点包括由于高掺杂的外延P++区域(7)导致的注入效率提高而使外延PiN二极管的正向压降低，从而具有高浪涌电流容量。
又一优点是消除了由于在馈线区域中的高剂量离子注入引起的双极退化。
又一优点是通过改变PiN二极管面积与肖特基二极管或MOSFET面积的比率而控制和消除了在导电或导通状态时的回跳效应。
此外，本发明通过改变外延PiN二极管区域的尺寸和掺杂分布而为不同的电压等级提供了设计灵活性。
附图说明
参考以下附图描述本发明，其中：
图1示出了示意性截面图，其中，(a)掩埋栅整流器，其将外延PiN馈线和用于屏蔽的注入栅格与在P+注入栅格(5)的顶部上居中地对准的P+外延层区域(7)组合；(b)P+外延层区域(7)由额外的重叠P+栅格(4，5)屏蔽、或替代地由重叠和延长的P+栅格(5)屏蔽；以及(c)与P+栅格(4，5)的顶部间隔开的P+外延层(7)的不同定位；
图1d示出了根据本发明的器件的部分，为清楚起见未示出某些部分。示出了衬底(1)、漂移层(2)、n型SiC材料(3)和外延生长的p型区域(7)以及与衬底(1)平行的平面和外延生长的p型区域(7)在该平面中的投影，包括在该平面中的投影的边界线(1)。该平面中的边界线(l)的周围用实线表示，使得从边界线(l)到该周围的任何点的距离最大为0.5μm。周围区域的任何角都被圆化，使得该线的周围由沿着边界线(l)移动的半径为0.5μm的圆确定。
图2-7分别示出了用于图1a(图2-4)和图1b(图5-7)中所提出的结构的六个不同的提出的制造工艺步骤(图2-图7)。这些是示出的非限制性示例，以有利于本发明的使用。
具体实施方式
在公开和详细描述本发明之前，应理解，本发明不限于本文公开的特定化合物、构型、方法步骤、衬底和材料，因为此类化合物、构型、方法步骤、衬底和材料可能会有所不同。还应理解，本文所采用的术语仅用于描述特定实施方案的目的，而无意于限制本发明的范围，因为本发明的范围仅通过所附权利要求及其等同物来限制。
必须指出，在本说明书和所附权利要求书中使用的单数形式“一”、“一个”和“该”包括复数对象，除非上下文另外明确指出。
在说明书和权利要求书中全文使用的“掩埋栅格”表示这样的栅格结构：一种导电类型的材料位于相反的导电类型的材料中。
在说明书和权利要求书中全文使用的“导电类型”表示半导体材料中的导电类型。N型表示电子传导，意味着多余的电子在半导体中移动而产生电流，而p型表示空穴传导，意味着多余的空穴在半导体中移动而驱动电流流动。通过施主掺杂实现n型半导体材料，并且通过受主掺杂实现p型半导体。在SiC中，氮通常被用作施主掺杂剂，而铝被用作受主掺杂剂。如果材料是诸如SiC的掺杂半导体，则该材料具有导电类型p或导电类型n。本领域技术人员将意识到，在半导体器件中，当所有的p掺杂材料都被交换为n掺杂材料时，所有n掺杂材料都可以被交换为p掺杂材料，即n和p可以互换，并且仍可获得类似的器件。
在说明书和权利要求书中全文使用的“掺杂”表示诸如SiC的本征半导体已添加了杂质以调节其电性能并且变成非本征半导体。
在说明书和权利要求书中全文使用的“外延”表示材料已经利用外延生长(在本文情况下是SiC的外延生长)制造。
在说明书和权利要求书中全文使用的“衬底”表示在其上构建功率器件的一块材料。
如果没有其它定义，则本文使用的任何用语和科学术语旨在具有本发明所属领域的技术人员通常理解的含义。
在第一方面，提供了一种由SiC半导体材料形成的结构，该结构包括n型衬底(1)、n型漂移层(2)、由n型SiC材料(3)形成的至少两个p型栅格(4，5)，其中该结构包括n型外延生长的SiC层(8)，其中外延生长的n型层(8)与至少两个p型栅格(4，5)和n型SiC材料(3)接触，其中n型外延生长层(8)与至少一个外延生长的p型区域(7)接触，其中欧姆触点(9)与所述至少一个外延生长的p型区域(7)接触，其中所述至少一个外延生长的p型区域(7)的、在一与n型衬底(1)平行的平面中的投影具有边界线(l)，该边界线(l)限界所述至少一个外延生长的p型区域(7)的投影，其中至少施加了p型栅格(5)，使得p型栅格(5)在一平行于n型衬底(1)的平面中的投影位于边界线(l)的周围，使得从边界线(l)到该周围的任何点的距离最大为0.5μm，其中施加了p型栅格(5)，以使得从所述至少一个外延生长的p型区域(7)的下部到p型栅格(5)的上部的距离仅在0-5μm的范围内，向上的方向由垂直远离n型衬底(1)的方向给出。
可以确定边界线(l)的周围，使得半径为0.5μm的圆沿着边界线(l)移动，并且该圆扫过的区域落在周围的范围内，使得从边界线(l)到该周围的任何点的距离最大为0.5μm。这适用于任何形状的边界线(l)。如果外延生长的p型区域(7)具有非常长的沟槽的形式，则可能存在两条边界线。如果从上方看，即从看衬底(1)的最大区域的位置看，则p型栅格(5)靠近外延生长的p型区域(7)的边界、更具体地位于距边界线±0.5μm之内的区域内。这限定了与边界线相距±0.5μm的周围区域，并且至少在该周围区域中施加了p型馈电层(5)，也可以在该周围区域之外施加p型馈电层(5)。从侧面看，即从器件的横截面看，p型栅格(5)也应相当靠近外延生长的p型区域(7)地施加。然后，p型栅格(5)与外延生长的p型区域(7)接触，或者在外延生长的p型区域(7)下方最远5μm处。由于外延生长的p型区域(7)的投影用于确定边界线(l)，因此外延生长的p型区域(7)的最大部分决定p型栅格(5)的位置。由于在图1d所示的横截面中的p型栅格(5)的横截面非常接近矩形，因此该条件将意味着p型栅格(5)至少靠近拐角施加，在此它们将减轻拐角对电场的影响。
在一个实施例中，所述至少一个外延生长的p型区域(7)与所述至少两个p型栅格(4，5)中的至少一个接触。
在一个实施例中，所述至少一个外延生长的p型区域(7)不与所述至少两个p型栅格(4，5)接触。
在一个实施例中，所述至少两个p型栅格(4，5)各自包括多个离子注入栅格。
在一个实施例中，所述至少一个外延生长的p型区域(7)的宽度在5-500μm的区间内。
在一个实施例中，所述至少一个外延生长的p型区域(7)的厚度在1-3μm的区间内。
在一个实施例中，从最靠近n型SiC材料(3)的位置到最接近欧姆触点(9)的位置，所述至少一个外延生长的p型区域(7)的掺杂浓度变化。
在一个实施例中，所述至少一个外延生长的p型区域(7)的掺杂浓度在最靠近欧姆触点(9)处最高。
在一个实施例中，所述至少一个外延生长的p型区域(7)的掺杂浓度在5e17cm-3至1e19cm-3的区间内，最靠近欧姆触点(9)的那一层除外，在该层中掺杂浓度在1e19cm-3至3e20cm-3的区间内。
在一个实施例中，所述至少一个外延生长的p型区域(7)的中心(作为重心算出)与n型SiC材料(3)的介于没有任何栅格的第一和第二区域之间的区域的中心对准。
在一个实施例中，在n型SiC材料(3)中，所述至少一个外延生长的p型区域(7)和所述至少两个p型栅格(4，5)之间存在空间，任选地在所述至少一个外延生长的p型区域(7)与所述至少两个p型栅格(4，5)之间形成连接。
在一个实施例中，所述至少一个外延生长的p型区域(7)被直接施加在n型SiC材料(3)中的所述至少两个p型栅格(4，5)上。
在一个实施例中，存在至少四个p型栅格(4，5)，并且其中分别最靠近至少第一和第二拐角的所述至少两个p型栅格(5)大于其余的p-型栅格(4)。
在一个实施例中，所述至少两个p型栅格(4，5)的掺杂浓度在3e17cm-3至3e20cm-3的区间内，其中所述至少两个p型栅格(4，5)的厚度0.5至2.5μm的区间内，其中所述至少两个p型栅格(4，5)中的每一个的宽度至少为0.5μm。
在一个实施例中，存在至少三个p型栅格(4，5)，并且其中两个相邻的p型栅格(4，5)之间的间隔在1至5μm的区间内，第一和第二区域之间的n型SiC材料(3)中没有任何栅格的区域不作为间隔。
在一个实施例中，外延生长的n型层(8)的厚度为至少0.5μm，并且掺杂浓度在1e14cm-3和1e17cm-3的区间内。
在一个实施例中，外延生长的n型层(8)的厚度比所述至少一个外延生长的p型区域(7)厚至少0.5μm。
在一个实施例中，所述至少两个p型栅格(4，5)包括多个栅格，其中，所述栅格中的至少一部分具有居中位于栅格下方的凸台，所述凸台位于远离外延生长的n型层(8)的方向上，所述凸台的横向尺寸小于栅格。此特征提高了栅格的电场屏蔽效率，从而减小了器件表面上的电场。这增加了闭锁电压并降低了泄漏电流，而没有增加正向电阻。或者，该设计可以使用更宽的栅格间距，从而降低导通电阻。该结构更能耐受工艺变化，例如未对准、离子注入中的剂量和能量变化、蚀刻深度等。
在一个实施例中，所述至少两个p型栅格(4，5)包括多个栅格，并且其中每个栅格都包括上部和下部，所述上部朝向外延生长的n型层(8)，并且其中上部使用外延生长制造，并且下部使用离子注入制造。在该实施例中，可以制造具有圆角的栅格以及具有高掺杂水平的上部。可以制造出具有有效的电压闭锁、高电流传导、低总电阻、高浪涌电流容量和快速开关的部件。
在一个实施例中，所述至少两个p型栅格(4，5)通过离子注入制造。
在第二方面，提供了一种包括如上所述的结构的器件。在一个实施例中，该器件选自由MOSFET、JFET、JBS二极管和绝缘栅极双极晶体管(IGBT)组成的群组。在一个实施例中，该器件是至少两个部件的集成，例如所提及的部件中的至少两个。至少两个部件的集成的一个非限制性示例是MOSFET和肖特基二极管。
在第三方面，提供了一种用于制造如上所述的SiC结构的方法，该方法包括以下步骤：
a)在顶部为衬底设置漂移层和n型SiC材料(3)，
b)通过SiC的外延生长来添加p型层，
c)蚀刻掉添加的p型层的不需要的部分，以获得至少一个外延生长的p型区域(7)，
d)通过离子注入在n型SiC材料(3)中形成至少两个p型栅格(4，5)，
e)通过SiC的外延生长添加n型层(8)。
在一个实施例中，步骤d)在步骤b)之前进行。
在一个实施例中，步骤按以下顺序进行：a)，b)，c)，d)，e)。
在一个实施例中，各步骤按以下顺序进行：a)，d)，e)，b)，c)，并且具有在步骤e)之后的在用于所述至少一个外延生长的p型区域(7)的区域中、于n型层(8)中蚀刻沟槽的附加步骤。
在一个实施例中，该方法包括以下步骤：在所述至少一个外延生长的p型区域(7)上至少部分地添加欧姆触点(9)。
在一个实施例中，该方法包括添加金属涂层(12)的步骤。
本领域技术人员将认识到，即使权利要求和说明书定义了由n型SiC材料(3)形成的p型栅格(4，5)、n型外延生长层等，所有n型和p型材料都可以互换，使得所有n掺杂(n型)材料都是p掺杂(p型)材料，并且所有p掺杂(p型)材料都是n掺杂(n型)材料。今天，最常见的市售衬底是n型，因此在权利要求书和说明书中选择了n型衬底，但是如果将所有的n型和p型材料互换，本发明可获得同样良好的结果。

Claims (29)

1.一种由SiC半导体材料形成的结构，所述结构包括衬底(1)、漂移层(2)、由n型SiC材料(3)形成的至少两个p型栅格(4，5)，其中所述结构包括n型外延生长的SiC层(8)，其中所述外延生长的n型层(8)与所述至少两个p型栅格(4，5)和所述n型SiC材料(3)接触，其中所述n型外延生长层(8)与至少一个外延生长的p型区域(7)接触，其中欧姆触点(9)与所述至少一个外延生长的p型区域(7)接触，其中所述至少一个外延生长的p型区域(7)在与n型的所述衬底(1)平行的平面中的投影具有限界所述至少一个外延生长的p型区域(7)的投影的边界线(l)，其特征在于，至少施加所述p型栅格(5)，使得所述p型栅格(5)在平行于n型的所述衬底(1)的平面中的投影位于所述边界线(l)的周围，使得从所述边界线(l)到该周围的任何点的距离最大为0.5μm，并且其中所述p型栅格(5)还仅仅施加成使得从所述至少一个外延生长的p型区域(7)的下部到所述p型栅格(5)的上部的距离在0-5μm的范围内，向上的方向由垂直远离n型的所述衬底(1)的方向给出。
2.根据权利要求1所述的结构，其中，所述至少一个外延生长的p型区域(7)与所述至少两个p型栅格(4，5)中的至少一个接触。
3.根据权利要求1所述的结构，其中，所述至少一个外延生长的p型区域(7)不与所述至少两个p型栅格(4，5)接触。
4.根据权利要求1-3中的任一项所述的结构，其中，所述至少两个p型栅格(4，5)各自包括多个离子注入栅格。
5.根据权利要求1-4中任一项所述的结构，其中，所述至少一个外延生长的p型区域(7)的宽度在5-500μm的范围内。
6.根据权利要求1-5中任一项所述的结构，其中，所述至少一个外延生长的p型区域(7)的厚度在1-3μm的范围内。
7.根据权利要求1-6中的任一项所述的结构，其中，从最靠近所述n型SiC材料(3)的位置到最接近所述欧姆触点(9)的位置，所述至少一个外延生长的p型区域(7)的掺杂浓度变化。
8.根据权利要求7所述的结构，其中，所述至少一个外延生长的p型区域(7)的掺杂浓度在最靠近所述欧姆触点(9)处最高。
9.根据权利要求8所述的结构，其中，所述至少一个外延生长的p型区域(7)的掺杂浓度在5e17cm-3至1e19cm-3的区间内，最靠近所述欧姆触点(9)的那一层除外，在该层中掺杂浓度在1e19cm-3至3e20cm-3的区间内。
10.根据权利要求1至9中的任一项所述的结构，其中，作为重心算出的所述至少一个外延生长的p型区域(7)的中心与n型SiC材料(3)的下述区域的中心对准：该区域介于没有任何栅格的第一区域和第二区域之间。
11.根据权利要求1至10中任一项所述的结构，其中，在所述n型SiC材料(3)中，在所述至少一个外延生长的p型区域(7)和所述至少两个p型栅格(4，5)之间存在间隔，任选地在所述至少一个外延生长的p型区域(7)与所述至少两个p型栅格(4，5)之间具有连接。
12.根据权利要求1至10中任一项所述的结构，其中，所述至少一个外延生长的p型区域(7)被直接施加在n型SiC材料(3)中的所述至少两个p型栅格(4，5)上。
13.根据权利要求1至12中任一项所述的结构，其中，存在至少四个p型栅格(4，5)，并且其中分别最靠近至少第一和第二拐角的至少两个p型栅格(5)大于其余的p型栅格(4)。
14.根据权利要求1至13中任一项所述的结构，其中，所述至少两个p型栅格(4，5)的掺杂浓度在3e17cm-3至3e20cm-3的区间内，其中所述至少两个p型栅格(4，5)的厚度在0.5至2.5μm的区间内，其中所述至少两个p型栅格(4，5)中的每一个的宽度至少为0.5μm。
15.根据权利要求1至14中的任一项所述的结构，其中，存在至少三个p型栅格(4，5)，并且其中两个相邻的p型栅格(4，5)之间的间隔在1至5μm的区间内，其中没有把n型SiC材料(3)中的下述区域当作间隔：其介于没有任何栅格的第一区域和第二区域之间。
16.根据权利要求1至15中任一项所述的结构，其中，所述外延生长的n型层(8)的厚度为至少0.5μm，并且掺杂浓度在1e14cm-3和1e17cm-3的区间内。
17.根据权利要求1至16中任一项所述的结构，其中，所述外延生长的n型层(8)的厚度比所述至少一个外延生长的p型区域(7)要厚至少0.5μm。
18.根据权利要求1至17中任一项所述的结构，其中，所述至少两个p型栅格(4，5)包括多个栅格，其中，所述栅格的至少一部分具有居中地位于该栅格下方的凸台，所述凸台位于远离所述外延生长的n型层(8)的方向上，所述凸台的横向尺寸小于所述栅格。
19.根据权利要求1至18中任一项所述的结构，其中，所述至少两个p型栅格(4，5)包括多个栅格，并且其中每个栅格都包括上部和下部，所述上部朝向外延生长的n型层(8)，并且其中所述上部使用外延生长制造，并且其中所述下部使用离子注入制造。
20.根据权利要求1至19中任一项所述的结构，其中所述至少两个p型栅格(4，5)通过离子注入制造。
21.一种包括根据权利要求1-20中任一项所述的结构的器件。
22.根据权利要求21所述的器件，其中，所述器件选自由MOSFET、JFET、JBS二极管和绝缘栅极双极晶体管(IGBT)组成的群组。
23.根据权利要求21所述的器件，其中，所述器件是至少两个部件的集成。
24.一种用于制造根据权利要求1至20中任一项所述的SiC结构的方法，包括以下步骤：
a)在顶部为衬底提供漂移层和n型SiC材料(3)，
b)通过SiC的外延生长来添加p型层，
c)蚀刻掉添加的所述p型层的不需要的部分，以获得至少一个外延生长的p型区域(7)，
d)在所述n型SiC材料(3)中形成至少两个p型栅格(4，5)，
e)通过SiC的外延生长添加n型层(8)。
25.根据权利要求24所述的方法，其中步骤d)在步骤b)之前进行。
26.根据权利要求24-25中任一项的方法，其中步骤c)通过离子注入进行。
27.根据权利要求24所述的方法，其中，所述步骤按以下顺序执行：a)，d)，e)，b)，c)，具有在步骤e)之后、在用于所述至少一个外延生长的p型区域(7)的区域中于所述n型层(8)中蚀刻沟槽的附加步骤。
28.根据权利要求24-25中任一项所述的方法，包括以下步骤：在所述至少一个外延生长的p型区域(7)上至少局部地添加欧姆触点(9)。
29.根据权利要求24至27中任一项所述的方法，包括添加金属涂层(12)的步骤。
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