CN102754213A - 半导体装置 - Google Patents

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Abstract

在宽禁带半导体复合二极管中，在n-漂移层(2)上外延生长p+阳极层(3a、3b)，呈台面状加工而设置一个以上的pn结。在台面底部与pn主结(5a、5b)隔开地设置肖特基结(7a、7b)。由此，能够降低形成时在两结所产生的缺陷、因引线键合的应力而在肖特基结(7a、7b)产生的缺陷及其影响。在两结间，按照与两结接触的方式设置比p+阳极层(3a、3b)浓度的低的p综合电场缓和层(13)。由此，能够抑制缺陷的产生，实现高耐压。另外，在两结的最外周部，配置肖特基结(7a、7b)，通过与其连结而设置p综合电场缓和层(13)，在不有损于高耐压的基础上，高效地排出pn结(5a、5b)下残存的累积载流子，进而降低反向恢复时间、反向恢复电流。

Description

半导体装置
技术领域
本发明涉及半导体装置。
背景技术
在现有的高耐压用途中，利用以硅(Si)作为半导体材料的pn结二极管等的双极性半导体元件。这是由于pn结二极管与肖特基结二极管等的单级性半导体元件相比，即使结的内建(built-in)电位高，但通过少数载流子的注入则在漂移层产生电导率调制从而能够大幅度地降低内部电阻的缘故。在高耐压用途中，半导体元件的漂移层变厚且成为高电阻。因此，适于利用能够降低稳态损失的pn结二极管。但是，pn结二极管由于在开关动作的关断时在漂移层内残存的累积载流子较多而导致在累积载流子的消灭时需要时间，并且反向恢复电流也变大。因此，产生开关速度迟缓且开关损失变大这样的问题。
为了消除这样的问题而提出了将pn结二极管与内建电位比该pn结二极管低的二极管进行组合而形成的复合二极管。内建电压比上述pn结二极管低的二极管是指，肖特基结二极管以及由比构成所述pn结二极管的p层要浅并且具有低杂质浓度的p层(以下，称为浅pn层)构成的浅pn结二极管。
具体而言，提出并灵活运用了：如图18所示那样的pn结与肖特基结组合而形成的MPS(Merged Pin/Schottky)构造的Si复合二极管(MPS二极管)、以及如图19所示那样的pn结与浅pn结进行组合而形成的SFD(Soft and Fast recovery Diode)构造的Si复合二极管(SFD二极管)。
图18是表示现有的复合二极管的剖视图。图18所示的低耐压的MPS二极管是在n+型的Si基板181的表面侧的表面设置有成为n-漂移层182的n-型的外延层。在n-漂移层182的表面，混在有pn结面与肖特基结面。具体而言，在n-漂移层182的表面层，选择性设置多个p+型区域183，形成n-漂移层182与p+型区域183交替地重复的pn结。
肖特基接触184形成在Si基板181的表面侧，与p+型区域183以及漂移层182相接触。欧姆接触185设置在Si基板181的背面，与Si基板181相接触。在最外侧形成的p+型区域183延伸至结终端构造(JTE：Junction Termination Extension)区域190。钝化膜191设置在Si基板181的表面侧，且覆盖终端部的p+型区域183的一部分以及在结终端构造区域190露出的n-漂移层182。
这样的MPS二极管，在小电流域，肖特基结二极管的动作处于支配性、成为低的正向电压，而另一方面，在大电流域，pn结二极管的动作处于支配性，由于电导率调制而成为比肖特基结二极管低的正向电压。因此，在整个电流域进行比较时能够降低稳态损失。另外，MPS二极管由于在开关动作的关断时残存于漂移层内的累积载流子的大部分经由肖特基结而被排出，所以能够缩短累积载流子的消灭时间。其结果，MPS二极管具有开关速度快并且开关损失小这样的特征(例如，参照下述非专利文献1)。
图19是表示现有的复合二极管的其他一个示例的剖视图。图19所示的SFD二极管在n+型的Si基板201的表面侧的表面设置成为n漂移层202的n型的外延层。在n漂移层202的表面混在有pn结面与浅pn结面。具体而言，在n漂移层202的表面层选择性设置p+型区域203，形成由n漂移层202与p+型区域203构成的pn结。
另外，在n漂移层202的表面层，选择性设置比p+型区域203浅并且具有低的杂质浓度的浅p型区域204。浅p型区域204与p+型区域203相接触。肖特基接触205形成在Si基板201的表面侧，与p+型区域203以及浅p型区域204相接触。欧姆接触206设置在Si基板201的背面，并与Si基板201相接触。SFD二极管具有例如600V级的耐压。
这样的SFD二极管在小电流域中，浅pn结二极管的动作处于支配性，而另一方面，在大电流域中，pn结二极管的动作处于支配性。因此，在使用时的大电流域中，能够享有pn结二极管的较大的电导率调制，而成为低的正向电压，所以，能够维持与仅pn结的二极管相同的低的稳态损失。另一方面，SFD二极管由于在开关动作的关断时，残存于漂移层内的累积载流子的大部分经由浅pn结而被排出，所以，能够缩短累积载流子的消灭时间。其结果，SFD二极管具有与仅pn结的二极管相比其开关速度快且开关损失小这样的特征。而且，SFD二极管能降低反向恢复电流，能够使恢复时间变迟缓(软性恢复)，所以，具有能够适于逆变器等且能够抑制噪声产生这样的特征(例如，参照下述的非专利文献2)。
但是，近年来，作为适于高耐压用途的半导体材料，碳化硅(SiC)等的宽禁带半导体材料受到人们的关注。例如，与Si相比，SiC具有绝缘击穿电场强度约高10倍左右这样的优良特性，能够实现高的反向电压阻止特性。利用SiC来构成作为双极性半导体元件的pn结二极管的情况下，与利用了Si的pn结二极管相比，实现格外优良的性能。例如，利用了SiC的pn结二极管在具有10kV以上的高耐压的情况下，与利用了Si的pn结二极管相比，正向电压约成为1/4以下，并且与断路时的速度相当的反向恢复时间约成为1/10以下。因此，利用了SiC的pn结二极管能够使开关动作成为高速并且使功率损失成为利用了Si的pn结二极管的约1/6以下。由此，SiC等的宽禁带半导体材料可期待在节能化方面有较大的贡献(例如，参照下述的非专利文献3)。
作为利用了宽禁带半导体材料的半导体装置，提出了下述那样的装置。将双极性半导体元件的漂移层和阳极层的结与电场缓和层间隔开地形成，在所述结与电场缓和层之间的半导体区域，使阳极电极的端部经由绝缘膜而对置。在反向偏压时，经由绝缘膜，通过由电极对所述结与电场缓和层之间的漂移层所赋予的电场效应，将结与电场缓和层电连接，能够缓和结的端部的电场集中。正向偏压时，将结与电场缓和层进行电隔离，使顺方向电流仅流过结(例如，参照下述的专利文献1)。
另外，作为形成了肖特基结的半导体装置，提出了如下的装置，其具有半导体基板，该半导体基板具有第一以及第二面、与第一面邻接的第一导电型阴极区域以及阴极区域上的第一导电型漂移区域；与阴极区域相接触的阴极电极；第一沟槽(trench)，其处于第二面，并且在漂移区域内具有第一侧壁部，在第一侧壁部与第二侧壁部之间设置有台面(mesa)，并且该台面具有规定的台面幅宽与规定的台面掺杂浓度；第二沟槽，其处于第二面，并且在漂移区域内具有第二侧壁部；第一侧壁部上的第一绝缘区域以及第二侧壁部上的第二绝缘区域；阳极电极，其处于第二面与第一及第二绝缘区域之上，在第二面上与台面一并形成肖特基整流结，而且，规定的台面掺杂浓度大于1×1016掺杂剂/立方厘米(例如，参照下述的专利文献2)。
近年来，利用SiC作为宽禁带半导体材料，提出了图18所示那样的600V级的低耐压MPS二极管，并公开了其特性(例如，参照下述的非专利文献4)。
现有技术文献
专利文献
专利文献1：JP特开2005-223220号公报
专利文献2：JP特表平08-512430号公报
非专利文献：
非专利文献1：电气学会，功率设备·功率IC手册，第1版，korona社，1996年7月30日，p.97-98(電気学会、パワ一デバイス·パワ一I Cハンドブツク、第1版、コロナ社、1996年7月30日、p.97-98)
非专利文献2：M.Mori，其他3名，“A NOVEL SOFT AND FASTRECOVERY DIODE(SFD)WITH THIN P-LAYER FOR MED BY AL-Si ELECTRODE”，(美国)，第3次导通功率半导体设备及ICs的国际讨论会学报(Proceedings of 3rd International Symposiumon PowerSemiconductor Devices and ICs)，1991年，p.113-117
非专利文献3：菅原良孝，大功率变换用SiC功率设备，应用物理，应用物理学会，2001年，第70卷，第5号，p.530-535(菅原良孝、大電力変換用S i Cパワ一デバイス、応用物理、応用物理学会、2001年、第70巻、第5号、p.530-535)
非专利文献4：P.Alexandrov，其他5名，“4H-SiC MPS DiodeFabrication and Characterization in an Inductively Loaded Half-BridgeInverter up to100kW”，(瑞士)，2001年碳化硅及相关材料的国际会议学报(ICSCRM’01：Proceedings of International Conference of SiliconCarbide and Related Materials 2001)，2001年10月28日-11月2日，p.1177-1180
发明内容
发明所要解决的课题
但是，上述非专利文献2、4的技术中，未言及利用具有高耐压的宽禁带半导体材料的高耐压二极管，也未公开随高耐压化而产生的障碍以及对策措施。而且，未言及由于由作为宽禁带半导体材料而利用的SiC、与作为现有半导体材料的Si的差异而产生的制造工艺的制约、以当前的SiC加工工艺的加工精度为起因的制约，在实现原本的复合二极管所具有的高性能性时存在各种问题。这些问题尤其是在提高高性能的高耐压复合二极管的性能的方面将成为严重的问题。
具体而言，作为宽禁带半导体材料而利用的SiC与Si相比，杂质的扩散速度非常迟缓，所以，难以在SiC基板形成pn结。因此，如图18、19所示那样的复合二极管，通过对构成流通通电电流的pn结(以下，称为pn主结)的p+型区域183、203(以下，设为pn结部)进行离子打入(离子注入)来形成。但是，通过离子注入而在SiC基板所形成的pn结部较多地产生缺陷。因此，在正向偏压时，由于在pn结部产生的缺陷，载流子再结合而消灭，所以，将导致正向电压变高。另外，在反向偏压时，由于在pn结部产生的缺陷而导致大量地产生泄漏电流。在SiC发挥原本的优势性的高温·高电场区域，进一步增大泄漏电流，所以，存在难以实现高耐压这样的第1问题。
另外，作为阳极发挥功能的p+型区域183、203，由于要将载流子的注入效率提高，所以，需提高杂质浓度。因此，用于形成p+型区域183、203的离子注入中，需提高剂量，pn结部的缺陷变得非常多。由于该缺陷，在pn主结与肖特基结或浅pn结之间的接触部附近难以形成良好的肖特基结或浅pn结，进而导致有损于顺方向以及逆方向的两方向上的耐压特性。尤其是在肖特基结或浅pn结所涉及的电场变高的高耐压元件中，产生上述耐压特性的劣化显著这样的第2问题。
另外，在阳极电极(肖特基接触184、205)上实施引线键合时，阳极电极与引线的接合部受到大的机械性应力(外力)。因此，构成在表面元件表面附近所设置的肖特基结的n-漂移层182(肖特基结部)、构成浅pn结的p+型区域203(浅pn结部)发生损伤，存在产生缺陷的可能性。由于该缺陷将损伤顺方向以及逆方向的两方向上的电特性。尤其是在肖特基结或浅pn结所涉及的电场变高的高耐压元件中，存在产生上述耐压特性显著降低这样的第3问题。
本发明为了消除上述的现有技术的问题点，其目的在于：提供耐压高的半导体装置。目的在于：提供能够避免耐压特性发生劣化的半导体装置。
用于解决课题的手段
为解决上述的课题并达到本发明的目的，本发明所涉及的半导体装置的特征在于，具备：由比硅能隙宽的材料构成的第1导电型的第1半导体区域；第1层，其选择性设置于所述第1半导体区域的表面，且与该第1半导体区域之间形成第1结；第2层，其选择性设置于所述第1半导体区域的表面，且与该第1半导体区域之间形成第2结；第1二极管，其由包含所述第1结的区域构成；以及第2二极管，其由包含所述第2结的区域构成，在所述第1半导体区域的表面，设置有凹部与比该凹部的底面突出的凸部，所述第1结以及所述第2结分别形成于自所述第1半导体区域的表面起的不同的深度，所述第2二极管的内建电位比所述第1二极管的内建电位低。
另外，本发明所涉及的半导体装置在上述的发明的基础上，其特征在于：所所述第1层设置于所述凸部的表面，所述第2层设置于所述凹部的底面，在所述凸部形成的所述第1结的、自该凸部表面起的深度比所述凹部浅。
另外，本发明所涉及的半导体装置在上述的发明的基础上，其特征在于：所述第1结的端部从所述凸部的侧面露出。
另外，本发明所涉及的半导体装置在上述的发明的基础上，其特征在于：与所述第1层相比，所述第2层的厚度薄。
另外，本发明所涉及的半导体装置在上述的发明的基础上，其特征在于：所述第1层是第2导电型的第2半导体区域，所述第2层是第2导电型的第3半导体区域，所述第3半导体区域比所述第2半导体区域薄，并且具有比该第2半导体区域低的杂质浓度。
另外，本发明所涉及的半导体装置在上述的发明的基础上，其特征在于：所述第2半导体区域是在所述第1半导体区域的表面选择性地设置的外延层，所述凸部由所述第2半导体区域构成。
另外，本发明所涉及的半导体装置在上述的发明的基础上，其特征在于：所述第1二极管以及所述第2二极管是pn结二极管。
另外，本发明所涉及的半导体装置在上述的发明的基础上，其特征在于：所述第1层是第2导电型的第2半导体区域，所述第2层是在与所述第1半导体区域之间形成肖特基结的金属膜。
另外，本发明所涉及的半导体装置在上述的发明的基础上，其特征在于：所述第2半导体区域是在所述第1半导体区域的表面选择性地设置的外延层，所述凸部由所述第2半导体区域构成。
另外，本发明所涉及的半导体装置在上述的发明的基础上，其特征在于：所述第1二极管是pn结二极管，所述第2二极管是肖特基结二极管。
另外，本发明所涉及的半导体装置在上述的发明的基础上，其特征在于：所述凸部设置成锥形状，在所述第1结与所述第2结之间的、所述凹部的侧面的表面层上，设置有与所述第1结以及所述第2结相接触并且具有比所述第2半导体区域低的杂质浓度的第2导电型的第4半导体区域。
另外，本发明所涉及的半导体装置在上述的发明的基础上，其特征在于：所述凹部是在所述第1半导体区域的、设置有所述第2半导体区域的一侧的表面所形成的沟槽，在所述第1结与所述第2结之间的、所述沟槽的侧壁的表面层上，设置有与所述第1结以及所述第2结相接触并且具有比所述第2半导体区域低的杂质浓度的第2导电型的第4半导体区域。
另外，本发明所涉及的半导体装置在上述的发明的基础上，其特征在于：在所述凹部的底面的表面层上设置具有比所述第2半导体区域低的杂质浓度的第2导电型的第5半导体区域，在所述凹部的底面设置的所述第2结被所述第5半导体区域所分离开。
另外，本发明所涉及的半导体装置在上述的发明的基础上，其特征在于：所述第3半导体区域是通过离子注入而形成的区域。
另外，本发明所涉及的半导体装置在上述的发明的基础上，其特征在于：所述金属膜是在金属蒸镀后进行热处理而形成的合金层。
另外，本发明所涉及的半导体装置在上述的发明的基础上，其特征在于：所述第1半导体区域设置在由比硅能隙宽的材料构成的第1导电型的半导体基板上，在所述第1半导体区域的内部，设置有与所述半导体基板的表面平行且比该半导体基板薄并且杂质浓度高的第6半导体区域，所述第6半导体区域较所述第1半导体区域的内部的中间的深度而设置在更靠向所述半导体基板侧。
另外，本发明所涉及的半导体装置在上述的发明的基础上，其特征在于：具有所述第1结与所述第2结交替地重复设置的条纹状的平面布局，所述第1结与所述第2结呈条纹状配置，所述第2结的端部从与该条纹的长边方向正交的方向的最外周部露出，该第1结的端部与该第2结的端部从与所述条纹的长边方向平行的方向的最外周部交替地露出，设置于所述最外周部且包围所述第1结与所述第2结的电场缓和层分别与从该最外周部露出的所述第1结的端部以及所述第2结的端部相接触。
根据本发明，与离子注入技术相比，能够利用缺陷格外少的外延技术来制作MPS二极管。即，特征在于：在n层(第1半导体区域)上使p+层(第2半导体区域)外延生长来形成pn主结(第1结)，并在局部地除去该p+外延层的n层上形成肖特基结(第2结)。或者，利用外延技术来制作MPS二极管时，局部地除去n层，使p+层进行外延生长并埋入来形成pn主结，在未除去的n层上形成肖特基结。由此，能够实现缺陷格外少且即使高温下泄漏电流较小的MPS二极管。在二极管的外周部，在除去p+外延层后在n层上形成电场缓和区域(JTE、FLR、RESURF)，以实现高耐压。
另外，将pn主结与肖特基结分隔开地设置，在两结间，通过离子注入形成比p+阳极层(第2半导体区域)浓度低的p综合电场缓和层(第4半导体区域)，经由该p综合电场缓和层与两结进行接触。综合电场缓和层是将pn主结的电场缓和层与肖特基结的电场缓和层进行综合的综合电场缓和层，具有同时使两方的结达到电场缓和的功能。由此，能够避免pn结与肖特基结的直接接触，能够仅将p+阳极层设置为高的杂质浓度，另一方面，为了作为通过离子注入与肖特基结接触的p杂质来形成的电场缓和层(第5半导体区域)而发挥功能，能够使其剂量较p+阳极层要少。其结果，能够使离子注入时所产生的缺陷较少，所以，能够实现泄漏电流少的良好的顺逆特性。
另外，通过p综合电场缓和层，能够缓和肖特基结端部的过度的电场集中，能够实现肖特基结部的高耐压化，另一方面，通过该p综合电场缓和层，也能够缓和pn主结端的电场集中，能够同时实现该pn主结的高耐压化。为了均衡地使pn主结与肖特基结的两者的耐压实现高耐压，p综合电场缓和层的杂质浓度优选为5×1015cm-3以上且1×1018cm-3以下的范围，更优选的是1×1016cm-3以上8×1017cm-3以下的范围。
另外，为了解决上述的第3问题，灵活运用第1问题解决手段。即，在比p+阳极层低的位置形成肖特基结，所以，在对阳极电极施加引线键合时，机械性应力直接涉及到p+阳极层的上部，但不直接涉及到肖特基结。因此，能够避免对肖特基结的损伤。另一方面，将n层局部地除去，使p+层进行外延生长并埋入来形成pn主结时，较之于未除去的n层，使p+层较高。其结果，在引线键合时机械性应力不直接涉及到肖特基结，能够避免造成肖特基结的损伤。pn结部形成在p+阳极层下部即SiC基板(半导体基板)内部，所以，引线键合时的机械性应力被显著地缓和。由此，能够避免造成pn结部损伤。其结果，能够抑制两接合部的引线键合时的缺陷的产生，能够实现良好的顺逆特性。
这样地，能够降低通过离子注入所产生的缺陷，所以，能够抑制因缺陷所引起的在其后工作时产生的、缺陷扩大顺逆特性发生劣化的情形，能够提高高可靠性。另外，关于p综合电场缓和层，在将n层上外延生长形成的p+层局部地蚀刻除去时，为了形成p+层而将n层局部地除去时，凹部的拐角部被过蚀刻，而频发出现突起状的沟。其结果，在形成的二极管中，在反向偏压时在该过蚀刻的突起状的沟部分，电场过度集中，进而降低耐压。所述p综合电场缓和层能够缓和突起状的沟的电场集中，所以，能够防止这种耐压降低而实现高耐压。
另外，为了形成pn主结，在将p+外延层局部地蚀刻除去时或者在为了形成p+层而将n层局部地除去时，在除去表面或凹部的拐角部，形成因蚀刻引起的各种结晶缺陷的情形较多。在该缺陷中的层叠缺陷具有捕获载流子而使其消灭的坏作用。而且，从pn主结所注入的少数载流子在层叠缺陷部的结晶格子冲突时的冲击容易扩大。其结果，使得捕获载流子而使其消灭的区域扩大，导致正向电压增大。因此，不仅稳态损失增大，还有元件被击穿的危险性。p综合电场缓和层能够抑制所注入的载流子在蚀刻表面付近或拐角部表面付近的层叠缺陷发生冲突，所以，能够抑制稳态损失的增大以及元件击穿。
另外，特征在于：在肖特基结部设置1个以上的所述浓度范围的p层(第5半导体区域)。由此，反向偏压时规定的反向电压以上的反向施加电压下，肖特基结部之下的被p层所夹着的n层，通过从由两者所形成的结所扩展的耗尽层所夹断，能够抑制其以上的反向施加电压下肖特基结部的电场强度变高。在将肖特基结部的整体幅宽即面积设为大致相等的情况下，能够实现与现有的半导体装置相比的超高耐压。另外，在耐压为大致相等的情况下，与现有的半导体装置相比，能够扩大肖特基结部的面积。其结果，开关关断时，能够使漂移层内的残留载流子的消灭时间变得更短，所以，能够更加快开关速度，其结果，能够谋求低损失化。
另外，特征在于：在p+阳极层所设置的凸部的两侧的倾斜面形成与欧姆接触金属膜直接接触的电极膜。其结果，能够省略欧姆接触金属膜的剥离(lift off)工序，所以，能够简化制作工序，谋求成品率或经济性的提高，并且，p综合电场缓和层在正向电压施加时作为载流子的注入层而发挥某种程度的功能，所以，能够降低导通电压。
另外，特征在于：改变pn结的欧姆接触膜与肖特基结金属的材质。由此，能够使接触电阻减小，并且能够独立地使肖特基结成为良好，所以，能够各自选择最佳的材质。例如，通过作为p+层的欧姆接触膜而利用钛(Ti)，作为肖特基结金属而利用镍(Ni)，能够提高半导体装置的特性。在该情况下，在Ti以及Ni构成的电极膜上设置较厚的金(Au)或铝(Al)膜而将两者进行连接来降低阳极电极的电阻，由此，能够降低损失。
另外，使pn主结与肖特基结交替地排列的阳极区域的两端成为肖特基结而构成，该肖特基结端部与在外周部的n层上设置的电场缓和区域(JTE、FLR、RESURF)进行重叠并接触。由此，开关关断时阳极区域的整个pn主结下的n-漂移层内的残留载流子的排出时间的不均消失，能够缩短反向恢复时间且减小开关损失。在使阳极区域的两端成为pn主结的方式而配置的情况下，两端的pn主结下的n-漂移层内的残留载流子的排出时间比内部的其他的pn主结下的n-漂移层内的残留载流子的排出时间要长，反向恢复时间变长，开关损失变得更多。
发明效果
根据本发明所涉及的半导体装置，取得能提供高耐压的半导体装置这样的效果。另外，取得能提供可避免耐压特性发生劣化的半导体装置这样的效果。如以上那样，通过本发明能够提供内置缺陷少的宽禁带MPS二极管，能够实现二极管的高耐压化、低损失化、高速化这样的高性能化的同时还能提高可靠性。
附图说明
图1是表示实施方式1所涉及的MPS二极管的主要部分的剖视图。
图2是表示实施方式1所涉及的MPS二极管的主要部分的俯视图。
图3是表示实施方式2所涉及的MPS二极管的主要部分的剖视图。
图4是表示实施方式3所涉及的MPS二极管的主要部分的剖视图。
图5是表示实施方式4所涉及的MPS二极管的主要部分的剖视图。
图6是表示实施方式5所涉及的MPS二极管的主要部分的剖视图。
图7是表示实施方式6所涉及的MPS二极管的主要部分的剖视图。
图8是表示实施方式7所涉及的复合二极管的主要部分的剖视图。
图9是表示实施方式7所涉及的复合二极管的主要部分的俯视图。
图10是表示实施方式8所涉及的复合二极管的主要部分的剖视图。
图11是表示实施方式9所涉及的复合二极管的主要部分的剖视图。
图12是表示实施方式10所涉及的复合二极管的主要部分的剖视图。
图13是表示实施方式11所涉及的复合二极管的主要部分的剖视图。
图14是表示实施方式12所涉及的复合二极管的主要部分的剖视图。
图15是表示实施方式13所涉及的复合二极管的主要部分的剖视图。
图16是表示实施方式14所涉及的复合二极管的主要部分的剖视图。
图17是表示实施方式15所涉及的复合二极管的主要部分的剖视图。
图18是表示现有的复合二极管的剖视图。
图19是表示现有的复合二极管的其他一个示例的剖视图。
具体实施方式
以下，参照附图，对本发明所涉及的半导体装置以及半导体装置的制造方法的优选实施方式进行详细说明。本说明书以及附图中，附加n或者p记载的层或区域，分别意味着电子或者正孔为多数载流子的情形。另外，对n、p所附加的“+”以及“-”分别意味着比未附加的层或区域具有高杂质浓度及低杂质浓度。另外，在以下的实施方式的说明及附图中，对相同构成赋予相同符号，并省略其重复说明。
(实施方式1)
图1是表示实施方式1所涉及的MPS二极管的主要部分的剖视图。图1所示的MPS二极管例如是具有16kV级的耐压的高耐压宽禁带半导体二极管。在图1所示的MPS二极管中，在n+阴极基板1的表面侧的表面设置n-漂移层(第1半导体区域)2。n+阴极基板1例如由碳化硅的四层周期六方晶(4H-SiC)等比硅的能隙要宽的材料(宽禁带半导体)构成。n+阴极基板1的杂质浓度以及厚度分别可以是2×1019cm-3以及400μm。n-漂移层2的杂质浓度以及厚度分别可以为4.5×1014cm-3以及170μm。n-漂移层2例如由外延生长法来形成。
在n-漂移层2的表面，将p+阳极层(第1层、第2半导体区域)3a、3b相互隔开地设置。p+阳极层3a设置有多个。多个p+阳极层3a相互隔开，并且彼此相邻地设置。具体而言，将n+阴极基板1切断为各个芯片时，p+阳极层3b设置在芯片的外周部侧，多个p+阳极层3a设置在比p+阳极层3b要靠向芯片的中央部侧(参照图2)。
p+阳极层3a、3b的杂质浓度以及厚度可分别为5×1018cm-3以及1.7μm。在p+阳极层3a、3b的表面分别设置p++接触层4a、4b。p++接触层4a、4b的杂质浓度以及厚度可分别为2×1019cm-3以及0.2μm。在n-漂移层2的表面分别形成由p+阳极层3a、3b与n-漂移层2构成的pn结(pn主结、第1结)5a、5b。即，设置由包含pn主结5a、5b的区域构成的pn结二极管(第1二极管)。包含pn主结5a、5b的区域是至少包含n+阴极基板1、n-漂移层2以及p+阳极层3a、3b的区域。
p+阳极层3a、3b以及p++接触层4a、4b依次通过外延生长法来形成。另外，p+阳极层3a、3b以及p++接触层4a、4b通过RIE(Reactive Ion Etching：反应离子蚀刻)技术而加工成台面状。以后，将p+阳极层3a间、以及p+阳极层3a与p+阳极层3b之间形成的台面状的部分设为台面部。即，在彼此相邻的台面部之间设置有p+阳极层3a。从台面部的底面(以下，设为台面底部、凹部)露出的n-漂移层2的表面至p++接触层4a、4b的表面为止的高度(以下，设为台面的高度)可约为2.5μm。
在彼此相邻的p+阳极层3a间的台面底部，设置有Ti(第2层)膜6a作为肖特基结用的金属膜(以下，设为肖特基结金属)，形成肖特基结(第2结)7a。在p+阳极层3a与p+阳极层3b之间的台面底部设置有作为肖特基结金属的Ti(钛)膜6b，形成肖特基结7b。即，设置有由包含肖特基结7a、7b的区域构成的肖特基结二极管(第2二极管)。包含肖特基结7a、7b的区域是至少包含n+阴极基板1、n-漂移层2以及Ti膜6a、6b的区域。肖特基结二极管的内建电位比pn结二极管的内建电位低。
形成肖特基结7a、7b的台面底部的幅宽C可以为40μm左右。从台面底部的拐角部至彼此相邻的台面底部的拐角部为止(以下，设为台面底部间、凸部)的间隔D可以为60μm左右。在p++接触层4a、4b上，分别设置Ti膜16a、16b作为阳极的欧姆连接用的金属膜(以下，设为欧姆接触金属)。Ti膜6a、6b、16a、16b通过相同的蒸镀工序与光刻工序来形成。
具体而言，pn主结5a、5b以及肖特基结7a、7b按照下述而形成。首先，在n+阴极基板1的表面所层叠的n-漂移层2的表面上，依次层叠p+外延层以及p++外延层。p+外延层在之后的工序中成为p+阳极层3a、3b。p++外延层在之后的工序中，成为p++接触层4a、4b。
接下来，对于在n-漂移层2的表面所层叠的p+外延层以及p++外延层进行选择性蚀刻，直到达到n-漂移层2为止进行除去。此时，p+外延层以及p++外延层可一并除去n-漂移层2的表面层的一部分。由此，形成台面部。另外，p+外延层以及p++外延层被分离为多个p+阳极层3a以及p++接触层4a、p+阳极层3b以及p++接触层4b，形成pn主结5a、5b。
接下来，在n+阴极基板1的表面侧的整个面进行Ti膜的蒸镀。接下来，通过光刻，选择性除去Ti膜，留下在p++接触层4a、4b的表面以及台面底部所层叠的Ti膜。由此，在p++接触层4a、4b的表面分别形成成为欧姆接触的Ti膜6a、6b。另外，在台面底部形成Ti膜16a、16b作为肖特基金属，形成肖特基结7a、7b。通过以上的工序，在n+阴极基板1的表面侧，按照下述方式形成pn主结5a、5b以及肖特基结7a、7b。
在上述的pn主结5a、5b以及肖特基结7a、7b的形成方法中，也可以是：在n-漂移层2的相对于与n+阴极基板1相接触的面而处于相反侧的面上形成凹部，之后，在该凹部内使p+外延层以及p++外延层生成，在凹部底面形成pn主结5a、5b。在该情况下，在n-漂移层2的相对于与n+阴极基板1相接触的面而处于相反侧的、没有形成凹部的表面，形成Ti膜16a、16b作为肖特基金属，来形成肖特基结7a、7b。
在从pn主结5a与肖特基结7a之间、以及pn主结5a、5b与肖特基结7b之间露出的n-漂移层2的表面层，分别通过离子打入(离子注入)来形成p综合电场缓和层13(第4半导体区域)。p综合电场缓和层13例如可以在除去p+外延层以及p++外延层，形成p+阳极层3a、3b以及p++接触层4a、4b后来形成。p综合电场缓和层13的杂质浓度以及幅宽可分别为约8×1016cm-3以及约5μm。在此，p综合电场缓和层13的幅宽是从台面底部侧的端部起，在与n+阴极基板1的表面平行的方向上的长度。
在n+阴极基板1的表面侧，隔着设置于台面部侧壁的绝缘保护膜8而形成阳极电极膜9。阳极电极膜9与Ti膜6a、6b、16a、16b相接触。阳极电极膜9例如由Au(金)构成。另外，阳极电极膜9的厚度可约为3.5μm。设置于台面部侧壁的绝缘保护膜8覆盖从台面部露出的p+阳极层3a、3b的端部、p++接触层4a、4b的端部以及p综合电场缓和层13的一部分。
从台面部的中央部至相邻的台面部的中央部为止的区域为复合单元A。即，复合单元A由形成了pn主结5a的区域、以及在该区域的两侧相邻形成的台面部的至中央部为止的区域来构成。多个复合单元A并列地配置(参照图2)。
将n+阴极基板1切断为单个芯片时，从形成了肖特基结7b的台面部的中央部至芯片的最外周部侧的区域是最外周部B。即，最外周部B是包含芯片的最外周部侧所形成的pn主结5b的区域。在较包含pn主结5b的区域更靠向芯片的外周部侧的n-漂移层2的表面，为了形成p+阳极层3b以及p++接触层4b而层叠的p+外延层以及p++外延层在形成台面部的同时被除去，使n-漂移层2露出。在该n-漂移层2为露出面的表面层，成为电场缓和区域的JTE(Junction Termination Extension)10以及沟道截断环11(channel stopper)通过离子注入而形成。JTE10以及沟道截断环11相互间隔开地设置。
JTE10以及沟道截断环11包围在芯片中央部侧所设置的多个复合单元A。JTE10与形成在最外侧的pn主结5b相接触。JTE10以及沟道截断环11被包含SiO2膜的多个绝缘膜进行层叠而形成的钝化膜12所覆盖。另外，钝化膜12覆盖从最外侧露出的p+阳极层3b以及p++接触层4b的端部。
JTE10的杂质浓度、幅宽以及深度可分别约为2.5×1017cm-3，500μm以及1.2μm。沟道截断环11的杂质浓度可约为5×1018cm-3。在n+阴极基板1的背面，形成有Ni欧姆接触14以及阴极电极膜15。阴极电极膜15以Au为主成分。
图2是表示实施方式1所涉及的MPS二极管的主要部分的俯视图。在图2中示出了在芯片上所形成的多个复合单元A以及最外周部B的平面布局。实际的芯片为正方形状，但为了明确表示MPS二极管的平面布局，将芯片的纵横比设为约1∶5。将粗的点线的矩形所示的Ti膜16a、16b与实线的矩形所示的肖特基结7a、7b设为一个单元20，将该单元20例如30个彼此相邻地进行排列。图中的A×n意味着单元20排列有多个。
例如，从一个单元20内的肖特基结7a的中央部起，包含该单元20内的Ti膜16a并且至与该单元20内的Ti膜16a侧彼此相邻的单元20内的肖特基结7b的中央部为止是图1所示的复合单元A。另外，也可以将从一个单元20内的肖特基结7a的中央部起，包含该单元20内的Ti膜16b并且至该单元20内的Ti膜16a侧彼此相邻的单元20内的肖特基结7b的中央部为止设为复合单元A。例如，可在彼此相邻的台面部，按照Ti膜16a以及Ti膜16b交替地重复的方式来配置复合单元A。
另外，最外侧所设置的单元20内的肖特基结7b的中央部至芯片最外周的沟道截断环11为止是图1所示的最外周部B。在30个单元20(以下，称为“复合单元群”)中，省略芯片中央部附近的单元20的图示并以粗且细的点线来表示。单元20在所排列的方向上的单元20的长度例如为3mm。
JTE10包围复合单元群。沟道截断环11包围JTE10以及复合单元群。芯片例如可以是其一边约为4mm的正方形状。即，在与单元20所排列的方向进行正交的方向的、单元20内的Ti膜16a、16b的端部(切断线E-E’的上下端)，构成pn结5a、5b的n-漂移层2以及p+阳极层3a、3b露出，pn结5a、5b(参照图1)成为与JTE10连接的构成。另外，在单元20所排列的方向正交的方向的、单元20内的肖特基结7a、7b(切断线F-F’的上下端)，肖特基结7a、7b成为与JTE10连接的构成。
在实施方式1中，能够将肖特基结7a、7b形成在比pn主结5a、5b深的位置，所以，在开关动作的关断时，易于缩短至pn主结5a、5b正下方的n-漂移层2内所残存的累积载流子为止的距离。其结果，较之于pn主结5a、5b，经由内建电压低的肖特基结7a、7b能够将累积载流子更快且高效地排出，从而能够缩短累积载流子消灭时间，使开关速度快且减小开关损失，能够降低反向恢复电流。
(实施例1)
其次，基于作为实施例1而制作的实施方式1所涉及的MPS二极管的动作试验时的动作而说明实施方式1所涉及的MPS二极管的动作与典型性特性。制作实施例1所涉及的MPS二极管，按如下所示那样地进行安装。首先，在TO型(栓插入型)的封装体进行了芯片键合。接下来，在Au构成的阳极电极膜9上，对接线用的多根Au引线进行引线键合。将Au引线的直径设为100μm。接下来，以二极管保护用的高耐热树脂的纳米技术树脂对芯片整体以及Au引线的大部分进行覆盖来制作半导体装置。再其次，实施实施例1所涉及的MPS二极管的动作试验。
首先，实施例1所涉及的MPS二极管中，阳极电极膜9与阴极电极膜15之间，按照阳极电极膜9的电位成为比阴极电极膜15的电位高的状态，即按照成为所谓的顺方向状态的方式施加电压。并将该施加电压提高时，在0.6～0.7V付近开始流过顺方向电流。这是由于肖特基结7a、7b被施以正向偏压的缘故。将施加电压进一步提高时，从2.7V付近起，顺方向电流开始急增。这是由于pn主结5a、5b被施以正向偏压而开始了少数载流子的注入，进而n-漂移层2发生电导率调制，内部电阻降低的缘故。另外，实施例1所涉及的MPS二极管在室温，正向电压5V处的平均正向电流密度为约40A/cm2，不论高耐压，其与耐压5kV级的Si二极管是相同的。由此，实施例1所涉及的MPS二极管具有与现有的Si二极管相同的可充分耐实用的级别的电特性，并且可知：比现有的Si二极管能够进行高耐压。
接下来，在实施例1所涉及的MPS二极管中，阳极电极膜9与阴极电极膜15之间，按照阳极电极膜9的电位成为比阴极电极膜15的电位低的状态，即按照成为所谓的逆方向状态的方式来施加电压。泄漏电流有随着施加电压变高而进行增加的倾向。实施例1所涉及的MPS二极管，在泄漏电流的耐压电流密度即使在施加电压为16kV的情况下，在室温成为3×10-3A/cm2以下、在250℃的高温下成为4×10-2A/cm2以下这样低的值，示出了良好的电特性。另外，表示雪崩击穿(avalanche breakdown)的耐压在室温成为18kV以上，示出了良好的电特性。
作为比较，制作在pn主结5a、5b与肖特基结7a、7b之间未设置p综合电场缓和层13的半导体装置(以下，称为第1比较例)，进行了与实施例1所涉及的MPS二极管相同的动作试验。第1比较例的其他的构成与实施例1所涉及的MPS二极管相同。在第1比较例中，顺方向耐压约成为5.2kV。另外，制作取代p综合电场缓和层13，从台面底部的拐角部与肖特基结分离地仅设置了保护环(ガ一ドリング)的半导体装置(以下，称为第2比较例)，实施了与实施例1所涉及的MPS二极管相同的动作试验。第2比较例的其他的构成与实施例1所涉及的MPS二极管相同。在第2比较例中，顺方向耐压约为6.8kV。由此可知：通过设置p综合电场缓和层13，能够减小高耐压半导体装置的泄漏电流，能够提高耐压。
而且，实施例1所涉及的MPS二极管在以正向电流密度约40A/cm2流过顺方向电流的状态起设为关断状态时的反向恢复时间为26ns。另外，反向恢复电流密度较低，约为54A/cm2，可知示出了非常良好的电特性。此时的试验条件为，室温，反向施加电压为6.5kV，电流密度的减少率dj/dt为7kA/cm2/μs。作为比较，制作不形成肖特基结7a、7b而仅形成pn主结5a、5b的pn二极管(以下，称为第3比较例)，以与实施例1所涉及的MPS二极管相同的条件来测定反向恢复时间以及反向恢复电流密度。第3比较例的其他的构成与实施例1所涉及的MPS二极管相同。第3比较例的反向恢复时间为57ns。第3比较例的反向恢复电流密度约165A/cm2，与实施例1所涉及的MPS二极管相比要高。由此可知：实施例1所涉及的MPS二极管与第3比较例相比能够降低泄漏电流。
另外，实施例1所涉及的MPS二极管将形成肖特基结7a、7b的台面底部的幅宽C设为40μm，将台面底部间的间隔D设为60μm，但这些的幅宽C、间隔D也可进行各种变更。即，在不变更台面底部的幅宽C与底部间的间隔D的总和的幅宽(C+D)的情况下，可对台面底部的幅宽C、台面底部间的间隔D进行各种变更。由此，能够使导通电压与反向恢复时间的折衷关系进行变化。
具体而言，通过使形成肖特基结7a、7b的台面底部的幅宽C增大，并且使形成pn主结5a、5b的台面底部间的间隔D减小，导通电压略增大，但能够缩短反向恢复时间。另一方面，通过使台面底部的幅宽C减小，并且使台面底部间的间隔D增大，反向恢复时间虽变长，但能够降低导通电压。例如，将台面底部的幅宽C设为60μm，将台面底部间的间隔D设为40μm，在室温以正向电流密度约40A/cm2进行通电的情况下，导通电压增大至5.6V，能够将反向恢复时间降低至19ns。
另外，在对阳极电极膜9施以Au引线键合时，阳极电极膜9与Au引线之间的接合部所涉及的机械性应力(以下，称为阳极电极膜9所涉及的外力)施加在与阳极电极膜9相接触的p+阳极层3a、3b的上部。pn结5a、5b由于形成在p+阳极层3a、3b的下部侧，pn结5a、5b附近所涉及的应力缓和了与p+阳极层3a、3b的厚度相当的量。因此，能够降低损伤用于构成pn主结5a、5b的部分的p+阳极层3a、3b(pn结部)。另外，肖特基结7a、7b形成于台面底部，所以，引线键合时，阳极电极膜9所涉及的外力并不直接施加到肖特基结7a、7b附近。因此，能够避免损伤用于构成肖特基结7a、7b的n-漂移层2(肖特基结部)。
这样地，能够抑制在pn结部以及肖特基结部的引线键合时的缺陷产生，所以，能够实现良好的顺方向以及逆方向上的各种特性。而且，由于pn结部以及肖特基结部产生的缺陷变少，所以，工作时，由该缺陷而扩大损伤的情形变少，能够抑制顺方向以及逆方向的耐压特性发生劣化。由此，能够实现高可靠性以及高耐压的MPS二极管。
具体而言，针对实施例1所涉及的MPS二极管，分别实施了约1000小时的、在200℃的高温施加电压为16kV的反向电压施加试验、正向电流密度为40A/cm2的通电试验。其结果，实施例1所涉及的MPS二极管未发现显著的特性劣化。在此，存在如下的倾向，即，在提高二极管的温度时，将降低因层叠缺陷引起的正向电压的增大，在使二极管的温度返回至原来温度时进行再现这样的倾向。所述反向电压施加试验或通电试验中，与温度条件无关地未观测到这样的正向电压的增大。因此，可推测出：至少在成为p+阳极层3a、3b的p+外延层的RIE蚀刻时的因p+阳极层3a、3b的损伤所产生的层叠缺陷引起的正向电压的增大通过p综合电场缓和层13而得到了抑制。
如上所述，根据实施方式1，在n-漂移层2的表面，将成为p+阳极层3a、3b的p+外延层进行层叠，形成由n-漂移层2与p+外延层构成的pn主结5a、5b。因此，能够不进行离子注入，在SiC基板形成pn主结5a、5b。由此，不会通过离子注入在p+阳极层3a、3b内产生缺陷。由此，能够避免因通过离子注入在p+阳极层3a、3b内形成的缺陷而产生泄漏电流。因此，能够提供高耐压的MPS二极管。
另外，将p+阳极层3a、3b呈台面状进行加工来形成pn主结5a、5b，在台面底部形成肖特基结7a、7b。由此，pn主结5a、5b与肖特基结7a、7b不发生接触。由此，为了提高载流子的注入效率，即使将作为阳极而发挥功能的p+阳极层3a、3b的杂质浓度提高，也能够形成泄漏电流少的良好的肖特基结7a、7b。由此，能够降低泄漏电流，能够避免顺方向以及逆方向的两方向上的耐压特性劣化。
另外，pn主结5a、5b在p+阳极层3a、3b的下部侧形成。因此，能够使pn结部所涉及的应力缓和与p+阳极层3a、3b的厚度相当的量。由此，能够降低pn结部受到损伤。另外，通过使肖特基结7a、7b形成在台面底部，引线键合时，阳极电极膜9所涉及的外力不会施加到肖特基结部。
由此，能够避免肖特基结部受到损伤。由此，在pn结部以及肖特基结部少产生缺陷，所以，能够降低泄漏电流，能够避免顺方向以及逆方向的两方向上的耐压特性劣化。
(实施方式2)
图3是表示实施方式2所涉及的MPS二极管的主要部分的剖视图。图3所示的MPS二极管例如是具有13kV级的耐压的高耐压MPS二极管。实施方式2所涉及的MPS二极管在以下所示的2点上成为与实施方式1所涉及的MPS二极管不同的构成。
(1)pn主结35a间的台面底部所形成的肖特基结的幅宽，以及pn主结35a与pn主结35b之间的台面底部所形成的肖特基结的幅宽比实施方式1的肖特基结7a、7b的幅宽C要宽。在肖特基结的中央部设置有夹断(pinch off)用p层30(第5半导体区域)。
(2)以与p综合电场缓和层13相同的离子注入工序来形成作为电场缓和区域的JTE10，能够使半导体装置的制造工艺简略化(省略图示)。
即，如所述(1)所示，在台面底部所设置的Ti膜26a、26b的幅宽变宽。另外，夹断用p层30的杂质浓度优选比现有的构成MSP二极管的pn结的p+型区域(参照图18)的杂质浓度要低。其理由如下。夹断用p层30作为主要实现夹断的区域而发挥功能，作为注入载流子的阳极的功能变少。而且，能够使用于形成夹断用p层30的离子注入的剂量变少，能够减少因离子注入引起的缺陷产生。由此，能够抑制泄漏电流的产生。夹断用p层30的杂质浓度可以约为2×1017cm-3。
另外，夹断用p层30与p综合电场缓和层13相同的离子注入工序来形成。即，如所述(2)所示那样，JTE10、p综合电场缓和层13以及夹断用p层30以相同的离子注入工序来形成。通过夹断用p层30，pn主结35a与pn主结35b之间的台面底部所形成的肖特基结被分割为肖特基结37b与肖特基结37c。在pn主结35a间的台面底部所形成的肖特基结也相同地，通过夹断用p层30而分割为肖特基结37a与省略图示的肖特基结。
构成pn主结35a、35b的p+阳极层33a、33b、p++接触层34a、34b以及作为阳极的欧姆接触金属的Ti膜36a、36b的幅宽比实施方式1的p+阳极层3a、3b、p++接触层4a、4b以及Ti膜16a、16b要窄。其以外的构成与实施方式1所涉及的MPS二极管(参照图1)相同。
通过这样的构成，反向偏压时，施加规定的反向电压以上的电压时，由肖特基结37a、37b、37c的正下方的p综合电场缓和层13与夹断用p层30所夹持的n-漂移层2以从这些的pn结而扩宽的耗尽层所夹断，能够抑制以其以上的反向施加电压使肖特基结部的电场强度变高。由此，能够实现与实施方式1相同的反向耐压。另一方面，在开关动作的关断时，能够将残留于n-漂移层2内的累积载流子以比实施方式1幅宽宽的肖特基结37a、37b、37c来排出。因此，能够缩短累积载流子的消灭时间。其结果，能够使开关速度变快，并且能够更进一步减小开关损失。
(实施例2)
作为实施例2，制作了实施方式2所涉及的MPS二极管。实施例2所涉及的MPS二极管设置有通过夹断用p层30所分割的诸如肖特基结37a、37b、37c。另外，分别将Ti膜36a侧的p综合电场缓和层13的端部起至夹断用p层30的端部为止的距离以及Ti膜36b侧的p综合电场缓和层13的端部起至夹断用p层30间的端部为止的距离设为20μm。将夹断用p层30的幅宽设为5μm。另外，夹断用p层30的杂质浓度设为约2×1017cm-3。其以外的构成与实施例1所涉及的MPS二极管相同。作为比较，制作了与实施例1所涉及的MPS二极管相同的第1～3比较例。
另外，成为电场缓和区域的JTE10的杂质浓度、幅宽以及深度分别设为3×1017cm-3、350μm以及约0.65μm。在该情况下，泄漏电流密度2×10-3A/cm2处的反向施加电压在室温成为13.6kV，能够实现比第1、2比较例高的高耐压。
另外，实施例2所涉及的MPS二极管，从正向电流密度约40A/cm2而流过顺方向电流的状态起设为关断状态时的反向恢复时间为14ns，较第3比较例，能够加快开关动作。另外，反向恢复电流密度约为97A/cm2，开关损失与实施例1所涉及的MPS二极管大致相同。此时的试验条件是与实施例1所涉及的MPS二极管相同的。
另外，实施例2所涉及的MPS二极管，由于RIE蚀刻条件的偏差而在1个晶片(wafer)内的除去了p+外延层后的部分(台面部)的台面底部的拐角部发生过蚀刻，而发现了形成有多个突起状的沟的晶片。关于实施例2所涉及的MPS二极管，为了进行比较实验，各晶片的约1/4不形成p综合电场缓和层13。过蚀刻的突起状的沟的深度最大为0.4μm左右，担忧在该沟部分过度集中电场而使耐压降低。在未形成p综合电场缓和层13的二极管(第1比较例)中，由于没有p综合电场缓和层13当然耐压也就低。但是，多个第1比较例中，与第1比较例的平均耐压相比，产生30％的耐压大幅宽低的第1比较例(以下，称为耐压的低的第1比较例)。
在此，将埋入在该耐压低的第1比较例的台面部的阳极电极膜的一部分(例如，与排列复合单元的方向垂直的方向上大约一半)进行蚀刻除去，对余下的阳极电极膜施加反向电压的状态下，通过光发射显微镜对台面底部的拐角部进行了观察。其结果，在耐压低的第1比较例中，在阳极电极膜除去部，观察到在台面底部的拐角部的沟部以相对低的反向电压的特有的发光。即，表明台面底部的拐角部的沟是耐压降低的原因。另一方面，在形成了p综合电场缓和层13的二极管(例如，实施例1、2相关的MPS二极管)中未发现显著的耐压不良的元件。其理由推定为：p综合电场缓和层13缓和了在突起状的沟所产生的电场集中，通过防止耐压降低而实现了高耐压。
如上所述，根据实施方式2，能够获得与实施方式1相同的效果。
(实施方式3)
图4是表示实施方式3所涉及的MPS二极管的主要部分的剖视图。图4所示的MPS二极管例如是具有13kV级的耐压的高耐压MPS二极管。在实施方式1中，也可以是未设置绝缘保护膜的构成。另外，取代多个Ti膜，设置一个覆盖n+阴极基板1的表面侧大致整个面的Ti膜。
在实施方式3中，如图4所示，在p+阳极层3a、3b与p++接触层4a、4b的两侧的台面部侧壁不具有绝缘保护膜。另外，在n+阴极基板1的表面侧设置一个Ti膜46。Ti膜46与p++接触层4a、4b以及从台面底面露出的n-漂移层2相接触。另外，在Ti膜46上，设置有覆盖Ti膜46的阳极电极膜49。其以外的构成与实施方式1相同。
根据实施方式3，能够省略在实施方式1中形成Ti膜6a、6b、16a、16b时的剥离工序。其结果，能够谋求半导体装置的制作工序简略化，而且，由于能大幅宽地提高半导体装置的成品率，能够实现成本降低。
在实施方式3中，由Au构成的阳极电极膜49隔着Ti膜46与p综合电场缓和层43相接触。因此，在施加高的反向电压的情况下，p综合电场缓和层43将被击穿。为了防止其发生，将p综合电场缓和层43的厚度例如设为1.2μm，可设定得比实施方式1要厚。而且，将p综合电场缓和层43的杂质浓度例如设为3.5×1017cm-3，可将其设定得比实施方式1高。
(实施例3)
作为实施例3，制作了实施方式3所涉及的MPS二极管。具体而言，实施例3所涉及的MPS二极管在p+阳极层3a、3b与p++接触层4a、4b的两侧的台面部侧壁不具有绝缘保护膜。另外，设置从p++接触层4b起向台面底部以及p++接触层4a而连续延伸的Ti膜46。将p综合电场缓和层43的厚度以及杂质浓度分别设为1.2μm以及3.5×1017cm-3。其以外的构成与实施例1所涉及的MPS二极管相同。
实施例3所涉及的MPS二极管在室温下施加16kV的反向电压时的泄漏电流密度为6×10-3A/cm2而略有增加，表示雪崩击穿的耐压是在室温成为18kV以上而成为与实施例1所涉及的MPS二极管相同的结果。另外，可知实施例3所涉及的MPS二极管作为注入施加正向电压时的载流子的阳极的功能略增加，降低了导通电压。具体而言，关于实施例3所涉及的MPS二极管，在室温中，正向电流密度约为40A/cm2的正向电压导通电压成为4.85V。
如上所述，根据实施方式3，能够获得与实施方式1相同的效果。
(实施方式4)
图5是表示实施方式4所涉及的MPS二极管的主要部分的剖视图。图5所示的MPS二极管例如是具有16kV级的耐压的高耐压MPS二极管。实施方式4所涉及的MPS二极管是取代实施方式3所涉及的MPS二极管的Ti膜而设置了Ni膜。另外，p++接触层4a、4b与Ni膜之间，也可以设置欧姆接触用的Ti膜。
实施方式4中，如图4所示，在p++接触层4a、4b的表面分别设置Ti膜56a、56b。设置从p++接触层4a、4b上所设置的Ti膜56a、56b至台面底部连续而延伸的Ni膜66。即，作为pn结的欧姆接触金属而设置有Ti膜56a、56b，作为肖特基结金属而设置有Ni膜66。在该情况下，在形成了Ti膜56a、56b后，另行形成Ni膜66。其以外的构成与实施方式3相同。
(实施例4)
作为实施例4，制作了实施方式4所涉及的MPS二极管。具体而言，实施例4所涉及的MPS二极管中，作为欧姆接触金属而形成Ti膜56a、56b，作为肖特基结金属而形成Ni膜66。其以外的构成与实施例3所涉及的MPS二极管相同。
实施例4所涉及的MPS二极管在形成欧姆接触用的Ti膜56a、56b后且在产生作为肖特基结金属的Ni膜66之前，对Ti膜56a、56b进行热处理。因此，作为肖特基结金属的Ni膜66不会受到对Ti膜56a、56b进行的热处理的影响。由此，针对Ti膜56a、56b进行的热处理的温度能够较高地设定，设为950℃，能够形成接触电阻低的良好的p++接触层4a、4b的欧姆接触。由此，能够将实施例4所涉及的MPS二极管的正向电压减小约0.4V，能够降低稳态损失。
如上所述，根据实施方式4，能够获得与实施方式1相同的效果。
(实施方式5)
图6是表示实施方式5所涉及的MPS二极管的主要部分的剖视图。图6所示的MPS二极管例如是具有20kV级的耐压的高耐压MPS二极管。实施方式5所涉及的MPS二极管中，分别个别地设置实施方式1所涉及的MPS二极管的pn结5a、5b的上方设置的阳极电极膜、在肖特基结7a、7b的上方所设置的阳极电极膜。
在实施方式5中，如图6所示，用于形成肖特基结7a、7b的Ti膜6a、6b分别与阳极电极膜69c、69d相接触。pn结5a、5b的上方所设置的Ti膜16a、16b分别与阳极电极膜69a、69b相接触。n-漂移层62的杂质浓度例如是3×1014cm-3，比实施方式1低。n-漂移层62的厚度例如是220μm，比实施方式1厚。p综合电场缓和层63的杂质浓度例如是3×1017cm-3，比实施方式1高。其以外的构成与实施方式1相同。
根据实施方式5，在p+阳极层3a、3b的端部所露出的台面部侧壁上不存在阳极电极膜。因此，反向电压施加时的阳极电极膜的因电场效应而在台面部侧壁的载流子激发不会发生。因此，与实施方式1相比，能够实现稳定且偏差少的高耐压MPS二极管。
实施方式5所涉及的MPS二极管具有如下的平面布局。如图2所示，由30个单元20构成的复合单元群以及与复合单元群并列地设置的1个p+阳极层3b的、单元20所排列的方向的外周部被与p+阳极层3b接触的JTE10所包围。另一方面，在30个单元20构成的复合单元群以及与复合单元群并列地设置的1个p+阳极层3b的、与单元20所排列的方向正交的方向的外周部，与31根的p+阳极层3a、3b或30根的肖特基结7a、7b接触而另行设置向单元20所排列的方向延伸的p+层(以下，称为横长p+层，未图示)。横长p+层的外周部被与横长p+层接触的JTE10所包围。而且，沟道截断环11包围JTE10的外周部。
在横长p+层上形成作为欧姆接触金属的Ti膜以及Au电极(未图示)，在各p+阳极层3a、3b的上方所设置的阳极电极膜69a、69b、69c、69d分别相连接。由此，横长p+层作为p+阳极层而发挥功能。另外，横长p+层与作为肖特基金属的Ti膜6a、6b以及阳极电极膜69a、69b、69c、69d在与横长p+层的端部相接触的绝缘保护膜上延伸，分别与横长p+层上的作为欧姆接触金属的Ti膜或Au电极连接。
(实施例5)
作为实施例5，制作了实施方式5所涉及的MPS二极管。具体而言，实施例5所涉及的MPS二极管中，阳极电极膜69a、69b、69c、69d分别与Ti膜16a、16b、6a、6b相接触。另外，将与Ti膜16a、16b、6a、6b以及阳极电极膜69a、69b、69c、69d相接触的横长p+层所设置的n-漂移层62的杂质浓度以及厚度分别设为3×1014cm-3以及220μm。将p综合电场缓和层63的杂质浓度设为3×1017cm-3。其以外的构成与实施例1所涉及的MPS二极管相同。
实施例5所涉及的MPS二极管中，表示雪崩击穿的耐压能够在室温下较高，为21kV以上，泄漏电流的偏差也与实施例1所涉及的MPS二极管相比降低了40％。另外，横长p+层上的作为欧姆接触金属的Ti膜或Au电极部分的电场效应所产生的影响，不仅面积比率较小且未成为在实用上造成问题的程度。
如上所述，根据实施方式5，能够取得与实施方式1相同的效果。
(实施方式6)
图7是表示实施方式6所涉及的MPS二极管的主要部分的剖视图。图7所示的MPS二极管例如是具有16kV级的耐压的高耐压MPS二极管。实施方式7所涉及的MPS二极管中，未设置实施方式1所涉及的MPS二极管的最外周部B的pn主结5b。
在实施方式6中，最外周部B中未设置用于构成pn主结5b的p+阳极层3b以及p++接触层4b。JTE10与构成肖特基结7b的Ti膜6b的端部重叠相接触。该重叠的部分的幅宽例如可约为3μm。肖特基结7b的幅宽与实施方式1相同，为40μm。其以外的构成与实施方式1所涉及的MPS二极管相同。
实施方式1中，最外周部B的p+阳极层3b的幅宽与复合单元A的p+阳极层3a的幅宽大致相同，所以，开关动作的关断时，最外周部B的n-漂移层2内的累积载流子的排出时间比复合单元A的n-漂移层2内的累积载流子的排出时间要长，其结果，反向恢复时间变长。另一方面，在实施方式5中，通过未设置最外周部B的p+阳极层3b，能够使反向恢复时间缩短。其理由在于，在实施方式1的复合单元A中，通过p+阳极层3a的两侧的台面底部所形成的肖特基结7a、7b，从两侧分别排出残存载流子，而在最外周部B中，只能从一方的肖特基结7b侧来进行排出。
(实施例6)
作为实施例6，制作了实施方式6所涉及的MPS二极管。具体而言，实施例6所涉及的MPS二极管中，在最外周部B未设置p+阳极层3b。其以外的构成与实施例1所涉及的MPS二极管相同。实施例6所涉及的MPS二极管中，能够使实施例1所涉及的MPS二极管那样的排出时间的不均等度消失并缩短反向恢复时间。
另外，针对实施例6所涉及的MPS二极管，与实施例1所涉及的MPS二极管相同地对反向恢复时间进行了测定。测定条件与实施例1所涉及的MPS二极管相同。实施例6所涉及的MPS二极管的反向恢复时间为21ns，比实施例1所涉及的MPS二极管约降低了20％。其结果，能够降低开关损失。实施例6所涉及的MPS二极管的耐压为16.2kV，比实施例1所涉及的MPS二极管略低。其理由是由于JTE10上的阳极电极膜9的端部的电场集中较高的缘故。在该情况下，通过将阳极电极膜9侧的钝化膜12的厚度进一步增厚，能够缓和阳极电极膜9的端部的电场集中。
如上所述，根据实施方式6，能够取得与实施方式1相同的效果。
(实施方式7)
图8是表示实施方式7所涉及的复合二极管的主要部分的剖视图。图8所示的复合二极管例如是具有16kV级的耐压的高耐压复合二极管。实施方式7所涉及的复合二极管中，取代实施方式1所涉及的MPS二极管的肖特基结7a、7b，也可以由比构成pn主结5a、5b的p+阳极层3a、3b浅并且具有低杂质浓度的p层(浅pn层)构成的浅pn结。
在实施方式7中，n漂移层82的杂质浓度以及厚度分别为4×1014cm-3以及170μm。在台面底部形成有Al·Si合金电极膜86a、86b。该Al·Si合金电极膜86a、86b通过剥离(lift-off)手法来形成。剥离手法是指，对元件整个面以抗蚀剂进行覆盖，由光刻仅将台面底部的抗蚀剂通过蚀刻进行除去后，再蒸镀Al·Si合金膜，由此仅在台面底部余留Al·Si合金电极膜86a、86b的手法。其后，通过实施700℃以上1100℃以下的热处理，使Al·Si合金电极膜内的Al侵入到SiC(n漂移层82)内。由此，在台面底部的表面层形成浅pn结(第2层、第3半导体区域)87a、87b。形成浅pn结87a、87b的浅p层的杂质浓度以及厚度例如可分别为8×1016cm-3以及约20nm。另外，形成了浅pn结87a、87b的台面底部的幅宽C可以为40μm，台面底部间的间隔D可以是60μm。
在p++接触层4a、4b上通过剥离手法来形成作为欧姆接触金属的Ti膜96a、96b。在n+阴极基板1的表面侧，隔着设置在台面部侧壁的绝缘保护膜8而形成Al构成的阳极电极膜89。阳极电极膜89的其他的条件与实施方式1的阳极电极膜相同。
在pn主结5a与浅pn结87a之间、以及在pn主结5a、5b与浅pn结87b之间露出的n漂移层82的表面层，分别形成p综合电场缓和层13。p综合电场缓和层13的杂质浓度以及幅宽分别为约1×1017cm-3以及4μm。p综合电场缓和层13的幅宽是指，从pn主结5a、5b的台面部侧壁上的露出位置，从台面底部的浅pn结87a、87b与p综合电场缓和层13的重叠部的台面底部的拐角部至最长端为止的长度。其以外的构成与实施方式1相同。
图9是表示实施方式7所涉及的复合二极管的主要部分的俯视图。芯片上所形成的多个复合单元A以及最外周部B的平面布局与实施方式1相同。即，单元20内的浅pn结87a、87b以及Ti膜96a、96b按照与图2所示的实施方式1的肖特基结7a、7b以及Ti膜16a、16b相同地配置。
在实施方式7中，与实施方式1相同地，能够将浅pn结87a、87b形成于比pn主结5a、5b要深的位置，所以，在开关动作的关断时，能够易于至pn主结5a、5b正下方的n漂移层82内所残存的累积载流子为止的距离变短。其结果，较之于pn主结5a、5b，经由内建电压较低的浅pn结87a、87b能够将累积载流子更快且高效地排出，所以，能够缩短累积载流子消灭时间，加快开关速度，减小开关损失，而且能够降低反向恢复电流。
(实施例7)
作为实施例7，制作了实施方式7所涉及的复合二极管。具体而言，实施例7所涉及的复合二极管中，取代实施例1所涉及的MPS二极管的Au引线，而利用Al引线。另外，实施例7所涉及的复合二极管中，取代实施例1所涉及的MPS二极管的由Au构成的阳极电极膜9以及肖特基结7a、7b，而设置有由Al构成的阳极电极膜89以及浅pn结87a、87b。其以外的构成与实施例1所涉及的MPS二极管相同。接下来，实施了实施例7所涉及的复合二极管的动作试验。
首先，在实施例7所涉及的复合二极管中，按照阳极电极膜89与阴极电极膜15之间成为顺方向状态的方式施加电压。在提高该施加电压时，从2.7V付近起，电流开始急增。这是由于，浅pn结87a、87b与pn主结5a、5b被施加正向偏压，少数载流子的注入开始，由此，n漂移层82发生电导率调制，降低了内部电阻。另外，实施例7所涉及的复合二极管在室温下，正向电压5V时的平均的正向电流密度约为45A/cm2，尽管高耐压，与耐压5kV级的Si二极管同等。由此可知：实施例7所涉及的复合二极管具有与实施例1所涉及的MPS二极管相同的效果。
接下来，在实施例7所涉及的复合二极管中，按照阳极电极膜89与阴极电极膜15之间成为逆方向状态的方式施加了电压。在实施例7所涉及的复合二极管中，泄漏电流的耐压电流密度即使在施加电压为10kV的情况下，在室温下，为1.5×10-3A/cm2以下，施加电压为16kV的情况下在室温下，为3×10-3A/cm2以下，在250℃的高温下，为4×10-2A/cm2以下而成为低的值，示出了良好的电特性。另外，表示雪崩击穿的耐压在室温下成为18kV以上，示出了良好的电特性。
作为比较，制作了未在pn主结5a、5b与浅pn结7a、7b之间设置p综合电场缓和层13的半导体装置(以下，称为第4比较例)，实施了与实施例7所涉及的复合二极管相同的动作试验。第4比较例的其他的构成与实施例7所涉及的复合二极管相同。在第4比较例中，顺方向的耐压约为5.2kV。另外，制作了取代p综合电场缓和层13而从台面底部的拐角部起与浅pn结隔开地仅设置保护环的半导体装置(以下，称为第5比较例)，实施了与实施例7所涉及的复合二极管相同的动作试验。第2比较例的其他的构成与实施例7所涉及的复合二极管相同。在第5比较例中，顺方向耐压约为6.8kV。由此，可知实施例7所涉及的复合二极管具有与实施例1所涉及的MPS二极管相同的效果。
而且，在实施例7所涉及的复合二极管中，可知从正向电流密度约为50A/cm2流动顺方向电流的状态而设为关断状态时的反向恢复时间为26ns，反向恢复电流密度较低约为34A/cm2，示出了极良好的电特性。此时的试验条件与实施例1所涉及的MPS二极管相同。作为比较，制作不形成浅pn结87a、87b而仅形成pn结5a、5b的二极管(以下，称为第6比较例)，以与实施例7所涉及的复合二极管相同的条件来测定了反向恢复时间以及反向恢复电流密度。第6比较例的其他的构成与实施例7所涉及的复合二极管相同。第6比较例的反向恢复时间为57ns。第6比较例的反向恢复电流密度较高约为95A/cm2，可知实施例7所涉及的复合二极管较第6比较例能够获得低损失、高速、软性恢复效果。
另外，在实施例7所涉及的复合二极管中，将形成了浅pn结87a、87b的台面底部的幅宽C设为40μm，将台面底部间的间隔D设为60μm，但也可以与实施例1所涉及的MPS二极管相同地，对这些的幅宽C、间隔D进行各种变更。由此，能够使导通电压与反向恢复时间的折衷关系进行变化。例如，将台面底部的幅宽C设为60μm，将台面底部间的间隔D设为40μm，在室温下以正向电流密度约为50A/cm2进行通电的情况下，导通电压增大至5.6V，能够将反向恢复时间降低至19ns。
另外，在实施例7所涉及的复合二极管中，与实施例1所涉及的MPS二极管相同地，对阳极电极膜9施以Al引线键合时，通过阳极电极膜9与Al引线的接合部所涉及的机械应力(阳极电极膜9所涉及的外力)，能够缓和pn结5a、5b附近所涉及的应力。另外，浅pn结87a、87b形成与台面底部，所以，引线键合时，阳极电极膜9所涉及的外力不会直接涉及到浅pn结87a、87b附近。因此可知，与实施例1所涉及的MPS二极管相同地，能够避免损伤到构成浅pn结87a、87b的n漂移层82(以下，称为浅pn结部)。其理由与实施例1所涉及的MPS二极管相同。具体而言，对实施例7所涉及的复合二极管，分别实施了约1000小时的、在200℃的高温施加电压为16kV的反向电压施加试验以及正向电流密度为40A/cm2的通电试验。其结果，在实施例7所涉及的复合二极管未发现显著的特性的劣化。
如上所述，根据实施方式7，能够取得与实施方式1相同的效果。
(实施方式8)
图10是表示实施方式8所涉及的复合二极管的主要部分的剖视图。图10所示的复合二极管例如是13kV级高耐压复合二极管装置。实施方式8所涉及的复合二极管取代实施方式2所涉及的MPS二极管的肖特基结37a、37b、37c，设置浅pn结107a、107b、107c。
在实施方式8中，设置于台面底部的Ti膜96a、96b的幅宽变宽。通过夹断用p层30，在pn主结35a与pn主结35b之间的台面底部所形成的浅pn结被分割为浅pn结107b与浅pn结107c。与在pn主结35a间的台面底部所形成的浅pn结相同地，通过夹断用p层30，分割为浅pn结107a、省略图示的浅pn结。
作为阳极的欧姆接触金属的Ti膜106a、106b的幅宽，与实施方式2的Ti膜36a、36b相同。其以外的构成与实施方式1(参照图1)相同。n漂移层82以及阳极电极膜89的构成与实施方式7相同。夹断用p层30的杂质浓度也可以与p综合电场缓和层13的杂质浓度相同。
(实施例8)
作为实施例8制作了实施方式8所涉及的复合二极管。具体而言，实施例8所涉及的复合二极管例如为设置通过夹断用p层30而分割的例如浅pn结107a、107b、107c。将夹断用p层30的杂质浓度设为与p综合电场相同的2×1017cm-3。将n漂移层82以及阳极电极膜89与实施例7所涉及的复合二极管相同地设置。将成为电场缓和区域的JTE10的杂质浓度设为2×1017cm-3。其以外的构成与实施例2所涉及的MPS二极管相同。实施例8所涉及的复合二极管，在泄漏电流密度为2×10-3A/cm2时的反向施加电压在室温下成为13.6kV，能够与实施例2所涉及的MPS二极管相同地实现高耐压。
另外，实施例8所涉及的复合二极管，在自正向电流密度约为50A/cm2的正向电流密度流动顺方向电流的状态起设为关断状态时的反向恢复时间为15ns，能够实现与实施例2所涉及的MPS二极管同程度地较快的开关动作。另外，反向恢复电流密度约为30A/cm2，开关损失也比实施例7所涉及的复合二极管相比得到了改善。
另外，实施例8所涉及的复合二极管与实施例2所涉及的MPS二极管相同地，可知通过p综合电场缓和层13能够缓和台面底部的拐角部的电场集中，能够防止耐压降低。
如上所述，根据实施方式8，能够取得与实施方式1相同的效果。
(实施方式9)
图11是表示实施方式9所涉及的复合二极管的主要部分的剖视图。图11所示的复合二极管例如为具有10kV级的耐压的高耐压复合二极管装置。实施方式9所涉及的复合二极管可取代实施方式7所涉及的复合二极管的台面部，将p+外延层呈沟槽状地除去。接下来，也可在该沟槽底部设置浅pn结87a、87b。具体而言，与实施方式7在以下的2点上不同。其以外的构成与实施方式7所涉及的复合二极管相同。
(1)在n漂移层82的表面依次层叠p+外延层以及p++外延层，除了成为p+阳极层113a、113b以及p++接触层114a、114b的部分外，通过RIE技术，除去所述外延层，加工成沟槽状。由此，形成p+阳极层113a、113b以及p++接触层114a、114b。p+阳极层113a、113b以及p++接触层114a、114b的幅宽，由于沟槽侧壁相对于基板表面大致垂直，所以，较实施方式7的p+阳极层3a、3b以及p++接触层4a、4b宽。Al·Si合金膜86a、86b设置在沟槽底面。
(2)至少将与沟槽底的浅pn结87a、87b对应的n漂移层82的表面上(夹着沟槽底部的p综合电场缓和层123间)进行遮蔽(masking)，一边使SiC晶片旋转，一边进行p综合电场缓和层123形成用的离子注入并实施热处理。由此，形成p综合电场缓和层123。其后，除去所述遮蔽膜，在沟槽底面将Al进行离子注入并进行热处理。由此，形成浅pn结87a、87b。
在实施方式9中，Ti膜116a、116b，pn主结115a、115b，绝缘保护膜118以及阳极电极膜119分别与实施方式7的Ti膜96a、96b，pn主结5a、5b，绝缘保护膜8以及阳极电极膜89相当。这些区域的剖面形状或尺寸由于沟槽侧壁相对于基板表面大致垂直而与实施方式7的各区域不同。
在实施方式9中，在反向偏压时施加规定的反向电压以上的电压时，被设置在沟槽底面拐角部的p综合电场缓和层123间所夹持并且设置于浅pn结部之下的n漂移层82通过从与p综合电场缓和层123的pn结起变宽的耗尽层所夹断，能够抑制通过其以上的反向施加电压使浅pn结部87a、87b的电场强度变高，能够实现与实施方式7相同的高的反向耐压。沟槽状加工与实施方式7的台面状加工相比，其易于凹凸的精细化。
另外，由于与现有例(参照图19)相比，浅pn结87a形成在比pn主结115a较深的位置，实施方式9所涉及的复合二极管中将p综合电场缓和层123的厚度例如设为约0.3μm，所以，能够易使浅pn结87a至pn主结115a下的漂移层内所残存的累积载流子为止的距离比现有例短。其结果，在开关动作的关断时，较之于pn主结115a，经由内建电压(内建电位)低的浅pn结87a能够将累积载流子比现有例快且效率好地排出，所以，能够使累积载流子消灭时间变短。其结果，较之于现有例，能够加快开关速度，能够更进一步减小开关损失。
(实施例9)
作为实施例9，制作了实施方式9所涉及的复合二极管。具体而言，实施例9所涉及的复合二极管例如在n漂移层82的表面设置沟槽，在沟槽底面形成浅pn结87a、87b，其后设置Al·Si合金膜86a、86b。成为凹部的沟槽的幅宽约设为10μm，将凸部的幅宽(凹部间距离)约设为15μm。其结果，所述的夹断效果更好，能够抑制浅pn结87a、87b的电场强度变高，能够降低高电压施加时的泄漏电流。泄漏电流的耐压电流密度即使在施加电压为10kV的情况下，在室温下，为0.7×10-3A/cm2以下。另外，由于浅pn结87a、87b的形成，将Al进行离子注入并进行热处理，能够减少Al的离子注入的剂量，使其约为3×1016cm-3，并且也能够使离子注入的注入深度较浅，为100nm。由此，能够使离子注入所产生的缺陷极少而成为在实用上不成为问题的程度。在该情况下，Al的离子注入的剂量只要约为8×1016cm-3以下，离子注入的注入深度为600nm左右，泄漏电流较少，且工作时正向电压增大这样的劣化现象并不显著，所以，在浅pn结87a、87b产生的缺陷不会在实用上成为问题，能够使浅pn结87a、87b充分良好地发挥功能。
另外，实施例9所涉及的复合二极管中将JTE10的幅宽、杂质浓度以及深度分别设为300μm、3×1017cm-3以及约0.65μm。由此，击穿电压在室温下，能够实现12.6kV的高耐压。与击穿电压相比，漂移层的厚度较厚，所以，击穿时，耗尽层成为达不到n+阴极基板1的未击穿状态。其结果，通过在耗尽层与n+阴极基板1间所累积的多数的少数载流子结合，相对较慢地消灭。因此，能够谋求大幅宽地提高软性恢复特性。另外，实施例9所涉及的复合二极管中，p综合电场缓和层123主要作为实现所述夹断的区域而发挥功能，作为注入载流子的阳极的功能较少，p综合电场缓和层123的杂质浓度较低，能够以较少的剂量来形成p综合电场缓和层123，能够使离子注入所引起的缺陷较少，泄漏电流减小。
另外，实施例9所涉及的复合二极管在以约50A/cm2的正向电流密度流动正向电流的状态下关断时的反向恢复时间增快至15ns。另一方面，反向恢复电流密度约为22A/cm2，能够显著改善开关损失。
如上所述，根据实施方式9，能够取得与实施方式1相同的效果。
(实施方式10)
图12是表示实施方式10所涉及的复合二极管的主要部分的剖视图。图12所示的复合二极管例如是具有11kV级的耐压的高耐压复合二极管。实施方式10所涉及的复合二极管可取代实施方式3所涉及的MPS二极管的肖特基结7a、7b，设置浅pn结。
在实施方式10中，p+阳极层3a、3b与p++接触层4a、4b的两侧的台面部侧壁不具有绝缘保护膜。即，从p++接触层4a、4b至台面底部设置连续延伸的Al·Si合金膜126。在Al·Si合金膜126上，设置覆盖Al·Si合金膜126的阳极电极膜129。其以外的构成与实施方式3相同。
(实施例10)
作为实施例10，制作了实施方式10所涉及的复合二极管。具体而言，实施例10所涉及的复合二极管设置了从p++接触层4b向台面底部以及p++接触层4a连续延伸的Al·Si合金膜126。其以外的构成与实施例3所涉及的MPS二极管相同。
其结果，实施例10所涉及的复合二极管在室温下施加了16kV的反向电压时的泄漏电流密度为6×10-3A/cm2，略增加，表示雪崩击穿的耐压也能够在室温下成为高耐压，为12kV以上。另一方面，Al·Si合金膜126作为欧姆接触用金属，与现有的Ti或Ni相比，接触电阻略大，在室温下正向电流密度45A/cm2，正向电压为5.38V，略变大。作为改善措施，在p++接触层4a、4b上形成了Ti膜后，形成Al·Si合金膜126是有效果的。由此，能够实现与实施例1所涉及的MPS二极管大致同等程度的正向电压。另外，在开关关断时的反向恢复时间或反向恢复电流密度也与实施例1所涉及的MPS二极管大致同等，为良好。
而且，取代Al·Si合金膜126，在形成Al·Si合金膜126的区域将Al进行离子注入并进行热处理，其后，在p++接触层4a、4b上形成Ti膜，并且以由Al构成的阴极电极膜129覆盖Ti膜的工序也作为正向电压降低的改善措施极为有效果。在该情况下，Al离子注入的剂量较少，约为5×1016cm-3，并且离子注入的注入深度较浅，为80nm，所以，能够使离子注入时产生的缺陷极少，不会成为在实用上成问题的程度。即使在该情况下，只要Al离子注入的剂量约为8×1016cm-3以下，离子注入的注入深度即使为600nm左右，泄漏电流也较少，另外工作时正向电压增大这样的劣化现象也并不显著，所以，在浅pn结87a、87b产生的缺陷在实用上不成为问题，浅pn结87a、87b能够充分良好地发挥功能。另外，开关关断时的反向恢复时间或反向恢复电流密度也与实施例1所涉及的MPS二极管成为大致同等，为良好。
如上所述，根据实施方式10，能够取得与实施方式1相同的效果。
(实施方式11)
图13是表示实施方式11所涉及的复合二极管的主要部分的剖视图。图13所示的复合二极管是具有20kV级的耐压的高耐压复合二极管。实施方式11所涉及的复合二极管取代实施方式5所涉及的MPS二极管的肖特基结7a、7b，设置了浅pn结。
在实施方式11中，在pn结5a、5b的上方所设置的由Al构成的阳极电极膜139a、139b、在浅pn结部87a、87b的上方所设置的由Al构成的阳极电极膜139d、139c各自分离。n漂移层132的杂质浓度例如为2×1014cm-3，与实施方式7所涉及的复合二极管变低。n漂移层132的厚度为220μm，与实施方式7所涉及的复合二极管变厚。其以外的构成与实施方式5所涉及的复合二极管相同。
在实施方式11所涉及的复合二极管具有如下的平面布局。如图9所示，由30个单元20构成的复合单元群和并列于复合单元群而设置的1个p+阳极层3b的单元20所排列的方向的外周部被与p+阳极层3b接触的JTE10所包围。另一方面，由30个单元20构成的复合单元群和并列于复合单元群而设置的1个p+阳极层3b的单元20所排列的方向正交的方向的外周部，将另行在单元20所排列的方向上延伸的p+层(横长p+层，未图示)与31个p+阳极层3a、3b、30个浅pn结部87a、87b接触地设置。横长p+层的外周部被与横长p+层接触的JTE10包围。而且，沟道截断环11包围JTE10的外周部。
在横长p+层上形成作为欧姆接触金属的Ti膜以及Al电极(未图示)，与在各p+阳极层3a、3b的上方所设置的阳极电极膜139a、139b、139c、139d分别连接。由此，横长p+层作为p+阳极层而发挥功能。另外，阳极电极膜139a、139b、139c、139d延伸在与横长p+层的端部相接触的绝缘保护膜上，该部分的电压降下所带来的影响推测由于面积比率较小，成为在实用上不会成为问题的程度。
另外，实施方式11所涉及的复合二极管中，阳极电极膜不存在于p+阳极层3a、3b的两侧的倾斜面上，所以，不产生反向电压施加时的阳极电极膜的电场效应所引起的在SiC倾斜面的载流子激发。因此，与实施例1所涉及的MPS二极管相比，能够实现稳定且偏差较少的高耐压。
(实施例11)
作为实施例11，制作了实施方式11所涉及的复合二极管。具体而言，实施例11所涉及的复合二极管中，取代实施例5所涉及的MPS二极管的肖特基结，设置浅pn结87a、87b。另外，取代由Au构成的阳极电极膜，设置由Al构成的阳极电极膜。实施例11所涉及的复合二极管，表示雪崩击穿的耐压在室温下较高，为21kV以上，泄漏电流的偏差也比实施例1所涉及的MPS二极管相比能够显著降低大约40％。另一方面，开关关断时的反向恢复时间或反向恢复电流密度与实施例1所涉及的MPS二极管大致同等，为良好。
如上所述，根据实施方式11，能够取得与实施方式1、5相同的效果。
(实施方式12)
图14是表示实施方式12所涉及的复合二极管的主要部分的剖视图。图14所示的复合二极管是具有15kV级的耐压的高耐压复合二极管。实施方式12所涉及的复合二极管中，也可以不设置实施方式7所涉及的复合二极管的、最外周部B的pn主结5b。另外，在n漂移层内也可以设置n缓冲层。
在实施方式12所涉及的复合二极管中，在最外周部B未设置构成pn主结5b的p+阳极层3b以及p++接触层4b。JTE10与浅pn结87b的端部重叠相接触。该重叠的部分的幅宽例如可约为3μm。浅pn结87a的幅宽与实施方式7相同，为40μm。其以外的构成与实施方式7相同。
在实施方式7所涉及的复合二极管中，最外周部B的p+阳极层3b的幅宽与复合单元A的p+阳极层3a的幅宽相同，由此，在开关动作的关断时最外周部B的n漂移层82内的累积载流子的排出时间比复合单元A的n漂移层82内的累积载流子的排出时间要长，其结果，反向恢复时间变长。在实施方式7的复合单元A中，通过p+阳极层3a的两侧的台面底部所形成的浅pn结87a、87b从两侧将pn主结5a、5b下的残存载流子排出，相对于此，在最外周部B只能从一方的浅pn结87b侧排出。实施方式12中，在最外周部B不存在p+阳极层，所以，能够使实施方式7那样的通过端部的p+阳极层而排出的累积载流子的排出时间的不均等度消失，能够缩短反向恢复时间。
另外，较n漂移层的中央，在靠n+阴极基板1的位置设置较n漂移层其杂质浓度高，为6×1014cm-3，厚度约5μm的n缓冲层(第6半导体区域)140。即，在n漂移层的内部，与n+阴极基板1的表面平行地，设置较n+阴极基板1薄并且杂质浓度高的n缓冲层140。n缓冲层140较n漂移层的内部的中间的深度而设置在靠n+阴极基板1侧。具体而言，在n+阴极基板1依次层叠n漂移层142b、n缓冲层140、n漂移层142a。
通过n缓冲层140，在开关关断时，从pn主结5a或浅pn结87a、87b变宽耗尽层的扩展速度被n缓冲层140一度抑制。因此，在该期间，较n缓冲层140而靠近阳极侧的n漂移层142a内的少数载流子能更较快地排出。其后，耗尽层进入在较n缓冲层140而靠近阴极侧的n漂移层142b，通过使n缓冲层140的位置恰当化(例如从n+阴极基板1起的50～70μm的位置)，能够使耗尽层的进入扩展大幅地得到抑制。其结果，在n缓冲层140的阴极侧的少数载流子的大部分并不是经由耗尽层的扩展的排出，仅通过再结合而缓慢地减少。因此，能够大幅宽地抑制少数载流子的减少速度，能够使对应的di/dt减小。由此，能够达成显著的软性恢复特性的提高。
(实施例12)
作为实施例12，制作了实施方式12所涉及的复合二极管。即，实施例12所涉及的复合二极管中，在最外周部B未设置p+阳极层3b。另外，在n漂移层内设置有n缓冲层140。其以外的构成与实施例7所涉及的复合二极管相同。实施例12所涉及的复合二极管即使在15kV，在室温下的泄漏电流良好，为4×10-3A/cm2以下，能够使表示雪崩击穿的耐压在室温下为高耐压，为16kV。而且，正向电流密度约50A/cm2而流动正向电流的状态下关断时的反向恢复时间为18ns，反向恢复电流密度较低，约为26A/cm2，并且能够将di/dt减半，能够大幅宽地提高软性恢复特性。
如上所述，根据实施方式12，能够取得与实施方式1相同的效果。
(实施方式13)
图15是表示实施方式13所涉及的复合二极管的主要部分的剖视图。如图15所示的复合二极管例如为具有10kV级的耐压的高耐压复合二极管。实施方式13所涉及的复合二极管中，取代实施方式9所涉及的复合二极管的浅pn结，设置有肖特基结。其以外的构成与实施方式9相同。
实施方式13所涉及的复合二极管在反向偏压时施加规定的反向电压以上的电压时，在设置于沟槽底面拐角部的p综合电场缓和层123间所夹持的，在肖特基结7a、7b之下所设置的n漂移层82被自与p综合电场缓和层123之间的pn结起扩展的耗尽层所夹断，能够抑制以其以上的反向施加电压使肖特基结7a、7b的电场强度变高，与实施方式9相同地，沟槽状加工与实施例1的台面状加工相比，易于进行凹凸的精细化，能够实现高的反向耐压。
另外，肖特基结7a、7b形成在比pn主结115a，115b要深的位置，所以，能够易于缩短肖特基结7a、7b至pn主结115a，115b下的n漂移层82内所残存的累积载流子为止的距离。其结果，开关关断时，较pn主结115a，经由内建电压较低的肖特基结7a、7b能够更快速地将累积载流子排出。由此，能够缩短累积载流子消灭时间，其结果，能够使开关速度更快，能够更进一步减小开关损失。
在实施方式13中，p综合电场缓和层123主要作为实现所述夹断的区域而发挥功能，而作为注入载流子的阳极的功能较少。但是，p综合电场缓和层123的杂质浓度较低，所以能够以较少的剂量来形成p综合电场缓和层123，能够减少离子注入所引起的缺陷，能够减少泄漏电流。
(实施例13)
作为实施例13，制作了实施方式13所涉及的复合二极管。具体而言，实施例13所涉及的复合二极管在n漂移层82的表面设置沟槽，在沟槽底面设置Al·Si合金膜86a、86b。但未形成浅pn结87a、87b。其以外的构成与实施例9所涉及的复合二极管相同。将JTE10的幅宽、杂质浓度以及深度分别设为300μm、3×1017cm-3以及约0.65μm。在该情况下，泄漏电流密度为1×10-3A/cm2的反向施加电压在室温下为11.2kV，在室温下的击穿电压为12.3kV，能够实现高耐压。与击穿电压相比，将n漂移层82的厚度设定得较厚，所以，击穿时，耗尽层成为未达到n+阴极基板1的未击穿状态。其结果，耗尽层与n+阴极基板1间所累积的多数的少数载流子进行再结合，而相对较慢地消灭，所以，能够谋求软性恢复特性的大幅宽提高。
另外，实施例13所涉及的复合二极管在约50A/cm2的正向电流密度流动正向电流的状态下关断时的反向恢复时间增快至14ns。另一方面，反向恢复电流密度为约24A/cm2，开关损失与实施方式9大致相同。
如上所述，根据实施方式13，能够取得与实施方式1相同的效果。
(实施方式14)
图16是表示实施方式14所涉及的复合二极管的主要部分的剖视图。图16所示的复合二极管例如为具有15kV级的耐压的高耐压复合二极管。实施方式14所涉及的复合二极管中，取代实施方式7所涉及的复合二极管的多个Al·Si合金膜，设置一个对n+阴极基板1的表面侧的大致整个面进行覆盖的Al·Si合金膜。
如图16所示，实施方式14所涉及的复合二极管中，在n+阴极基板1的表面侧设置一个Al·Si合金膜166。Al·Si合金膜166与浅pn结87a、87b以及p++接触层4a、4b相接触。即，通过Al·Si合金膜166，形成浅pn结87a、87b以及p++接触层4a、4b的欧姆接触。在p+阳极层3a与p++接触层4a的两侧的台面部侧面所设置的绝缘保护膜8上延伸有Al·Si合金膜166。另外，在Al·Si合金膜166上设置覆盖Al·Si合金膜166的阳极电极膜169。其以外的构成与实施方式7所涉及的复合二极管相同。
实施方式14能够省略了在实施方式7中形成Al·Si合金膜或欧姆接触时的较难的剥离工序，仅对钝化膜12上的Al·Si合金膜166进行光刻除去即可。其结果，能谋求二极管装置制作工序的简略化，能够大幅宽地提高成品率，所以，能够提高经济性。另一方面，Al·Si合金膜166作为欧姆接触用金属，与现有的TiやNi相比接触电阻略大，在室温下，正向电流密度为45A/cm2，正向电压为5.4V，也略变大。由此，在p++接触层4a、4b上形成Ti膜后，在该Ti膜上形成Al·Si合金膜166即可。由此，能够实现与实施方式7所涉及的复合二极管大致同等程度的正向电压。
另外，在实施方式14中，由Al·Si合金膜166与阳极电极膜169构成的阳极电极膜不直接接触p综合电场缓和层13。其结果，即使施加高的反向电压的情况下，也能够防止p综合电场缓和层13被击穿。因此，表示雪崩击穿的耐压能够在室温下提高至15kV以上，泄漏电流的耐压电流密度在施加电压10kV的情况下，在室温下，为2×10-3A/cm2以下，能够维持与实施方式7相比大致同等程度的良好的特性。另外，开关关断时的反向恢复时间或反向恢复电流密度也大致同等，为良好。
如上所述，根据实施方式14，能够获得与实施方式7相同的效果。
(实施方式15)
图17是表示实施方式15所涉及的复合二极管的主要部分的剖视图。图17所示的复合二极管例如是具有15kV级的耐压的高耐压复合二极管。实施方式15所涉及的复合二极管中，取代实施方式14所涉及的复合二极管的Al·Si合金膜，而设置有Ti膜。
在实施方式15中，Ti膜176兼用作为pn主结5a、5b的欧姆接触金属以及肖特基结7a、7b的肖特基金属的两方。即，在p+阳极层3a、3b与p++接触层4a、4b的两侧的台面部侧面所设置的绝缘保护膜8上也延伸有Ti膜176。通过设置Ti膜176，将与p++接触层4a、4b之间的pn主结5a、5b和与n漂移层82之间的肖特基结7a、7b进行连结。其以外的构成与实施方式14相同。在Ti膜176上形成用于降低电气电阻的由Al构成的厚的阳极电极膜179。
实施方式15所涉及的复合二极管中，表示雪崩击穿的耐压在室温下提高至约为16kV以上。其理由与实施方式14所涉及的复合二极管相同。
如上所述，根据实施方式15，能够取得与实施方式14相同的效果。
以上，对实施方式1～15进行了详细说明，但并不限于上述实施方式，能够适于更多的适用范围或派生构造。能够对各区域的设计条件等进行各种变更，例如能够适于25kV或50kV这样的更高的耐压的二极管。另外，也可以替换用于形成pn主结与肖特基结的位置。例如，在n漂移层形成沟槽，在沟槽内通过p+外延层进行埋设，能够在较肖特基结更深的位置设置pn主结。
另外，电场缓和层是JTE的情况进行了说明，也可以是FLR或RESURF等的其他的电场缓和层的情况或者由浓度不同的多个区域构成的JTE。p综合电场缓和区域的杂质浓度在与浅pn结相接触的部分的附近比与pn结相接触的部分要高，这将更进一步降低泄漏电流，并且在更促进载流子注入的方面有效果。
另外，作为宽禁带半导体而利用SiC进行了说明，也能够应用展开至GaN或金刚石这样的其他的宽禁带半导体二极管。另外，在形成浅pn结时，也可以适用Al·Ti·Si合金或Al·Ni·Si等的其他的合金膜。即使在改变p+阳极层的两端的台面部侧面的倾斜角度的情况下也可以取得相同的效果。另外，也能够以钼等来形成肖特基金属。另外，在实施方式2、8中，在浅pn结的p综合电场缓和层间可设置1个夹断用p层，也可以设置多个夹断用p层。在浅pn结部整体的幅宽为大致相等的情况下，与夹断用p层的个数的增加相伴地实现高的耐压。另外，通过扩宽夹断用p层间的浅pn结的幅宽，或者将夹断用p层间的浅pn结的幅宽进行固定，而增加夹断用p层与浅pn结的个数来扩宽浅pn结的整体的幅宽的情况下，在开关关断时能够使漂移层内的累积载流子的消灭时间变得更短。
产业上的可利用性
本发明对于适于高耐压用途的高耐压高性能宽禁带半导体二极管来说是有用的。具体而言，适于与配电系统直接连接的高耐压逆变器等，在该情况下，能够除去变压器。使系统的大幅宽的小型轻量化或节能化成为可能。并不仅适用于当前的配电系统，也可以适用于下一代的系统网的智能电网。另外，也可以适用于大型电扇或泵、轧机这样的产业用设备的控制装置。
符号说明
1    n+阴极基板
2    n-漂移层
3a、3b    p+阳极层
4a、4b    p++接触层
5a、5b    pn主结
6a、6b    Ti膜(肖特基结用)
16a，16b Ti膜(欧姆接触用)
7a、7b    肖特基结
8    绝缘保护膜
9    阳极电极膜
10    JTE
11    沟道截断环
12    钝化膜
13    p综合电场缓和层
14    Ni欧姆接触
15    阴极电极膜
30    夹断用p层
权利要求书(按照条约第19条的修改)
1.一种半导体装置，其特征在于，具备：
由能隙比硅宽的材料构成的第1导电型的第1半导体区域；
第1层，其选择性地设置于所述第1半导体区域的表面，且与该第1半导体区域之间形成第1结；
第2层，其选择性地设置于所述第1半导体区域的表面，且与该第1半导体区域之间形成第2结；
第1二极管，其由包含所述第1结的区域构成；
第2二极管，其由包含所述第2结的区域构成；以及
第2导电型的第4半导体区域，其设置在所述第1结与所述第2结之间的、所述第1半导体区域的表面上，并且与所述第1结以及所述第2结相接触，
在所述第1半导体区域的表面，设置有凹部与比该凹部的底面突出的凸部，
所述第1结以及所述第2结分别形成于自所述第1半导体区域的表面起的不同的深度，
所述第2二极管的内建电位比所述第1二极管的内建电位低。
2.根据权利要求1所述的半导体装置，其特征在于，
所述第1层设置于所述凸部的表面，
所述第2层设置于所述凹部的底面，
在所述凸部形成的所述第1结的、自该凸部表面起的深度比所述凹部浅。
3.根据权利要求2所述的半导体装置，其特征在于，
所述第1结的端部从所述凸部的侧面露出。
4.根据权利要求1所述的半导体装置，其特征在于，
与所述第1层相比，所述第2层的厚度薄。
5.根据权利要求1所述的半导体装置，其特征在于，
所述第1层是第2导电型的第2半导体区域，
所述第2层是第2导电型的第3半导体区域，
所述第3半导体区域比所述第2半导体区域薄，并且具有比该第2半导体区域低的杂质浓度。
6.根据权利要求5所述的半导体装置，其特征在于，
所述第2半导体区域是在所述第1半导体区域的表面选择性地设置的外延层，
所述凸部由所述第2半导体区域构成。
7.根据权利要求5所述的半导体装置，其特征在于，
所述第1二极管以及所述第2二极管是pn结二极管。
8.根据权利要求1所述的半导体装置，其特征在于，
所述第1层是第2导电型的第2半导体区域，
所述第2层是在与所述第1半导体区域之间形成肖特基结的金属膜。
9.根据权利要求8所述的半导体装置，其特征在于，
所述第2半导体区域是在所述第1半导体区域的表面选择性地设置的外延层，
所述凸部由所述第2半导体区域构成。
10.根据权利要求8所述的半导体装置，其特征在于，
所述第1二极管是pn结二极管，
所述第2二极管是肖特基结二极管。
11.根据权利要求5或8所述的半导体装置，其特征在于，
所述凸部设置成锥形状，
所述第4半导体区域设置在所述第1结与所述第2结之间的、所述凹部的侧面的表面层上，并且具有比所述第2半导体区域低的杂质浓度。
12.根据权利要求5或8所述的半导体装置，其特征在于，
所述凹部是在所述第1半导体区域的、设置有所述第2半导体区域的一侧的表面所形成的沟槽，
所述第4半导体区域设置在所述第1结与所述第2结之间的、所述沟槽的侧壁的表面层上，并且具有比所述第2半导体区域低的杂质浓度。
13.根据权利要求5或8所述的半导体装置，其特征在于，
在所述凹部的底面的表面层上设置具有比所述第2半导体区域低的杂质浓度的第2导电型的第5半导体区域，
在所述凹部的底面设置的所述第2结被所述第5半导体区域分离开。
14.根据权利要求5所述的半导体装置，其特征在于，
所述第3半导体区域是通过离子注入而形成的区域。
15.根据权利要求8所述的半导体装置，其特征在于，
所述金属膜是在金属蒸镀后通过热处理而形成的合金层。
16.根据权利要求1、5、8中任意一项所述的半导体装置，其特征在于，
所述第1半导体区域设置在由能隙比硅宽的材料构成的第1导电型的半导体基板上，
在所述第1半导体区域的内部，设置有与所述半导体基板的表面平行且比该半导体基板薄并且杂质浓度高的第6半导体区域，
所述第6半导体区域较所述第1半导体区域的内部的中间的深度而设置在更靠向所述半导体基板侧。
17.根据权利要求5或8所述的半导体装置，其特征在于，
具有所述第1结与所述第2结交替地重复设置的条纹状的平面布局，
所述第1结与所述第2结被配置为条纹状，所述第2结的端部从与该条纹的长边方向正交的方向的最外周部露出，
该第1结的端部与该第2结的端部从与所述条纹的长边方向平行的方向的最外周部交替地露出，
设置于所述最外周部并且包围所述第1结与所述第2结的电场缓和层，分别与从该最外周部露出的所述第1结的端部以及所述第2结的端部相接触。

Claims (17)

1.一种半导体装置，其特征在于，具备：
由能隙比硅宽的材料构成的第1导电型的第1半导体区域；
第1层，其选择性地设置于所述第1半导体区域的表面，且与该第1半导体区域之间形成第1结；
第2层，其选择性地设置于所述第1半导体区域的表面，且与该第1半导体区域之间形成第2结；
第1二极管，其由包含所述第1结的区域构成；以及
第2二极管，其由包含所述第2结的区域构成，
在所述第1半导体区域的表面，设置有凹部与比该凹部的底面突出的凸部，
所述第1结以及所述第2结分别形成于自所述第1半导体区域的表面起的不同的深度，
所述第2二极管的内建电位比所述第1二极管的内建电位低。
2.根据权利要求1所述的半导体装置，其特征在于，
所述第1层设置于所述凸部的表面，
所述第2层设置于所述凹部的底面，
在所述凸部形成的所述第1结的、自该凸部表面起的深度比所述凹部浅。
3.根据权利要求2所述的半导体装置，其特征在于，
所述第1结的端部从所述凸部的侧面露出。
4.根据权利要求1所述的半导体装置，其特征在于，
与所述第1层相比，所述第2层的厚度薄。
5.根据权利要求1所述的半导体装置，其特征在于，
所述第1层是第2导电型的第2半导体区域，
所述第2层是第2导电型的第3半导体区域，
所述第3半导体区域比所述第2半导体区域薄，并且具有比该第2半导体区域低的杂质浓度。
6.根据权利要求5所述的半导体装置，其特征在于，
所述第2半导体区域是在所述第1半导体区域的表面选择性地设置的外延层，
所述凸部由所述第2半导体区域构成。
7.根据权利要求5所述的半导体装置，其特征在于，
所述第1二极管以及所述第2二极管是pn结二极管。
8.根据权利要求1所述的半导体装置，其特征在于，
所述第1层是第2导电型的第2半导体区域，
所述第2层是在与所述第1半导体区域之间形成肖特基结的金属膜。
9.根据权利要求8所述的半导体装置，其特征在于，
所述第2半导体区域是在所述第1半导体区域的表面选择性地设置的外延层，
所述凸部由所述第2半导体区域构成。
10.根据权利要求8所述的半导体装置，其特征在于，
所述第1二极管是pn结二极管，
所述第2二极管是肖特基结二极管。
11.根据权利要求5或8所述的半导体装置，其特征在于，
所述凸部设置成锥形状，
在所述第1结与所述第2结之间的、所述凹部的侧面的表面层上，设置有与所述第1结以及所述第2结相接触并且具有比所述第2半导体区域低的杂质浓度的第2导电型的第4半导体区域。
12.根据权利要求5或8所述的半导体装置，其特征在于，
所述凹部是在所述第1半导体区域的、设置有所述第2半导体区域的一侧的表面所形成的沟槽，
在所述第1结与所述第2结之间的、所述沟槽的侧壁的表面层上，设置有与所述第1结以及所述第2结相接触并且具有比所述第2半导体区域低的杂质浓度的第2导电型的第4半导体区域。
13.根据权利要求5或8所述的半导体装置，其特征在于，
在所述凹部的底面的表面层上设置具有比所述第2半导体区域低的杂质浓度的第2导电型的第5半导体区域，
在所述凹部的底面设置的所述第2结被所述第5半导体区域分离开。
14.根据权利要求5所述的半导体装置，其特征在于，
所述第3半导体区域是通过离子注入而形成的区域。
15.根据权利要求8所述的半导体装置，其特征在于，
所述金属膜是在金属蒸镀后通过热处理而形成的合金层。
16.根据权利要求1、5、8中任意一项所述的半导体装置，其特征在于，
所述第1半导体区域设置在由能隙比硅宽的材料构成的第1导电型的半导体基板上，
在所述第1半导体区域的内部，设置有与所述半导体基板的表面平行且比该半导体基板薄并且杂质浓度高的第6半导体区域，
所述第6半导体区域较所述第1半导体区域的内部的中间的深度而设置在更靠向所述半导体基板侧。
17.根据权利要求5或8所述的半导体装置，其特征在于，
具有所述第1结与所述第2结交替地重复设置的条纹状的平面布局，
所述第1结与所述第2结被配置为条纹状，所述第2结的端部从与该条纹的长边方向正交的方向的最外周部露出，
该第1结的端部与该第2结的端部从与所述条纹的长边方向平行的方向的最外周部交替地露出，
设置于所述最外周部并且包围所述第1结与所述第2结的电场缓和层，分别与从该最外周部露出的所述第1结的端部以及所述第2结的端部相接触。
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