CN113394289A - 半导体装置 - Google Patents

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大桥辉之
河野洋志
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Abstract

本发明提供能够减小特性变动的半导体装置。根据实施方式，半导体装置包括第1元件区域。第1元件区域包括第1～第3半导体区域、第1、第2导电层。第1半导体区域为第1导电型。第2导电层在第1半导体区域与第3部分区域肖特基接触。第2半导体区域为第2导电型。第3半导体区域为第1导电型。第3半导体区域的至少一部分在第2方向上位于第1部分区域与第1半导体部分之间。第3半导体区域中的第1导电型的杂质的浓度高于第1部分区域中的第1导电型的杂质的浓度。

Description

半导体装置
本申请基于日本发明专利申请2020-041890(申请日为2020年3月11日)，根据该申请享受优先权。本申请通过参照该申请而包括该申请的全部内容。
技术领域
本发明的实施方式涉及半导体装置。
背景技术
在例如晶体管等半导体装置中，期望特性变动小。
发明内容
本发明的实施方式提供能够减小特性变动的半导体装置。
根据本发明的实施方式，半导体装置包括第1元件区域。第1元件区域包括第1半导体区域、第2半导体区域、第3半导体区域、第1导电层以及第2导电层。所述第1半导体区域包括第1部分区域、第2部分区域以及第3部分区域，为第1导电型。从所述第1部分区域向所述第1导电层的第2方向与从所述第2部分区域向所述第1部分区域的第1方向交叉。在所述第2方向上，所述第3部分区域位于所述第2部分区域与所述第2导电层之间。所述第2导电层与所述第3部分区域肖特基接触。所述第2半导体区域包括所述第1半导体部分，为第2导电型。所述第1半导体部分在所述第2方向上位于所述第1部分区域与所述第1导电层之间。所述第3半导体区域为所述第1导电型。所述第3半导体区域的至少一部分在所述第2方向上位于所述第1部分区域与所述第1半导体部分之间。所述第3半导体区域中的所述第1导电型的杂质的浓度高于所述第1部分区域中的所述第1导电型的所述杂质的浓度。
根据上述结构的半导体装置，能够提供能够减小特性变动的半导体装置。
附图说明
图1是例示第1实施方式的半导体装置的示意性剖视图。
图2的(a)及图2的(b)是例示第1实施方式的半导体装置的示意图。
图3是例示第1实施方式的半导体装置的特性的示意性剖视图。
图4是例示第1实施方式的半导体装置的示意性剖视图。
图5是例示半导体装置的特性的曲线图。
图6是例示半导体装置的特性的曲线图。
图7是例示实施方式的半导体装置的示意图。
图8的(a)及图8的(b)是例示半导体装置的特性的曲线图。
图9的(a)及图9的(b)是例示半导体装置的特性的曲线图。
图10是例示半导体装置的特性的曲线图。
附图标记
11～18…第1～第8半导体区域；11a～11h…第1～第8部分区域；12a、12b…第1、第2半导体部分；12p～12r…区域；15c、15d…第3、第4半导体部分；31～33…第1～第3导电层；41a、41b…第1、第2化合物区域；51、52…第1、第2电极；60…绝缘构件；110、119…半导体装置；C1、C2…浓度；CC1～CC6…第1～第6条件；D1…肖特基势垒二极管；D2…寄生pn二极管；D3…二极管；E1、E2…第1、第2元件区域；Ec…电子；GP…布线；Hc…空穴；IR…积分值；ISBD…电流；Id…漏极电流；Ie…电子电流；Ih…空穴电流；PId…参数；Tr1…晶体管；Vd…漏极电压；b1～b3…第1～第3边界；bf1…边界；d1～d3…第1～第3距离；e1～e4…第1～第4端；p1、p2…峰值；pZ…位置；t12、t13…厚度
具体实施方式
以下参照附图对本发明的各实施方式进行说明。
附图是示意性或概念性的，各部分的厚度与宽度的关系、部分之间的大小比率等未必与现实相同。即使在表示相同部分的情况下，有时也随着附图不同而彼此的尺寸或比率被表示得不同。
在本申请说明书和各附图中，对于对已出现的图在先说明过的相同要素标注相同附图标记并适当省略详细说明。
(第1实施方式)
图1是例示第1实施方式的半导体装置的示意性剖视图。
如图1所示，实施方式的半导体装置110包括第1元件区域E1。半导体装置110可以包括后述的第2元件区域。第2元件区域例如是单元区域。如后所述，第1元件区域E1的至少一部分设置于第2元件区域的外侧。第1元件区域E1例如是终端区域。
第1元件区域E1包括第1半导体区域11、第2半导体区域12、第3半导体区域13、第1导电层31以及第2导电层32。
第1半导体区域11包括第1部分区域11a、第2部分区域11b以及第3部分区域11c。第1半导体区域11为第1导电型。从第2部分区域11b向第1部分区域11a的第1方向与从第2部分区域11b向第3部分区域11c的第2方向交叉。
将第1方向设为X轴方向。将与X轴方向垂直的一个方向设为Z轴方向。将与X轴方向以及Z轴方向垂直的方向设为Y轴方向。第2方向例如是Z轴方向。
从第1部分区域11a向第1导电层31的第2方向(Z轴方向)与从第2部分区域11b向第1部分区域11a的第1方向交叉。
在第2方向(Z轴方向)上，第3部分区域11c位于第2部分区域11b与第2导电层32之间。例如，从第2导电层32向第1导电层31的方向沿着第1方向(X轴方向)。第2导电层32与第3部分区域11c肖特基接触。例如，由第3部分区域11c和第2导电层32形成肖特基势垒二极管D1。
第2半导体区域12包括第1半导体部分12a。第2半导体区域12为第2导电型。第1半导体部分12a在第2方向(Z轴方向)上位于第1部分区域11a与第1导电层31之间。
第1导电层31与第2半导体区域12电连接。由第1半导体区域11的第1部分区域11a、第2半导体区域12以及第1导电层31形成例如寄生pn二极管D2。
第3半导体区域13为第1导电型。
例如，第1导电型为n型，第2导电型为p型。在实施方式中，也可以第1导电型是p型，第2导电型是n型。以下设为第1导电型为n型，第2导电型为p型。
第3半导体区域13的至少一部分在第2方向(Z轴方向)上位于第1部分区域11a与第1半导体部分12a之间。第3半导体区域13与第3部分区域11c相连。例如，电流能够在第3半导体区域13与第3部分区域11c之间流动。
例如，第3半导体区域13中的第1导电型的杂质的浓度高于第1部分区域11a中的第1导电型的杂质的浓度。例如，第3半导体区域13中的第1导电型的杂质的浓度高于所述第2部分区域11b中的第1导电型的杂质的浓度。例如，第3半导体区域13中的第1导电型的杂质的浓度高于第3部分区域11c中的第1导电型的杂质的浓度。
例如，通过设置第3半导体区域13，基于第1部分区域11a以及第2半导体区域12的寄生pn二极管D2难以导通。寄生pn二极管D2导通的X轴方向上的位置远离肖特基势垒二极管D1在X轴方向上的位置。
通过这样的结构，例如，从第2导电层32朝向第3部分区域11c注入的电子电流与从第1导电层31朝向第2半导体区域12注入的空穴电流的空间位置被分离。由此，电子与空穴的复合被抑制。通过抑制复合，能够抑制半导体内部的缺陷的扩张。例如，能够在半导体内部抑制缺陷的生成。由此，能够抑制半导体装置的特性变动。例如，能够抑制半导体装置的破坏。根据实施方式，能够提供能够减小特性变动的半导体装置。例如，能够得到高可靠性。
第1半导体区域11、第2半导体区域12以及第3半导体区域13例如含有SiC。在半导体区域含有SiC的情况下，当产生复合时，层叠缺陷扩大，容易产生特性劣化。特性劣化例如包括二极管的导通电压Vf的劣化。特性劣化例如包括MOSFET的导通电阻Ron的劣化。特性劣化例如包括MOSFET的阈值电压Vth的劣化。在半导体区域含有SiC的情况下，通过设置上述第3半导体区域13来抑制复合，因此能够有效地减小特性变动。例如，能够得到高可靠性。
如图1所示，半导体装置110可以包括第1电极51以及第2电极52。从第1电极51向第2电极52的方向沿着第2方向(Z轴方向)。在该例中，在第1电极51与第2电极52之间存在第1半导体区域11的至少一部分。在第1半导体区域11与第2电极52之间具有第1导电层31以及第2导电层32。第1导电层31以及第2导电层32与第2电极52电连接。例如，第2导电层32与第2半导体区域12相接。
如后所述，在单元区域包含晶体管等的情况下，第1电极51例如对应于漏极电极，第2电极52对应于源极电极。
如图1所示，在该例中，第1元件区域E1还包括第4半导体区域14。第4半导体区域14为第2导电型(例如p型)。第4半导体区域14在第2方向(Z轴方向)上设置于第1半导体部分12a与第1导电层31之间。第4半导体区域14中的第2导电型的杂质的浓度高于第2半导体区域12(例如第1半导体部分12a)中的第2导电型的杂质的浓度。
在一个例子中，第1导电层31与第4半导体区域14欧姆接触。
在该例中，第1元件区域E1还包括第1化合物区域41a。第1化合物区域41a设置于第4半导体区域14与第1导电层31之间。第1导电层31经由第1化合物区域41a与第4半导体区域14电连接。第1化合物区域41a例如包含硅化物。第1化合物区域41a例如包含含镍硅化物(例如NiSi2)。通过设置第1化合物区域41a，能够得到良好的电连接。
如图1所示，第1半导体区域11可以还包括第4部分区域11d。在第1方向(X轴方向)上，第1部分区域11a位于第2部分区域11b与第4部分区域11d之间。从第4部分区域11d向第3半导体区域13的一部分的方向沿着第2方向(Z轴方向)。例如，第3半导体区域13沿着X轴方向设置得比第1导电层31长。由此，例如能够有效地分离电子电流与空穴电流的空间位置。
如图1所示，第2半导体区域12可以还包括第2半导体部分12b。第2半导体部分12b在第1方向(X轴方向)上位于第3部分区域11c与第4半导体区域14之间。例如，第1半导体区域11还包括第5部分区域11e。第5部分区域11e在第1方向(X轴方向)上位于第2部分区域11b与第1部分区域11a之间。第3半导体区域13的一部分在第2方向(Z轴方向)上位于第5部分区域11e与第2半导体部分12b之间。在这样的第3半导体区域13中，得到与第3部分区域11c的稳定的连接。
如图1所示，第1元件区域E1可以还包括第3导电层33、第2导电型(例如p型)的第5半导体区域15以及第1导电型(例如n形)的第6半导体区域16。
第1半导体区域11还包括第6部分区域11f。第2部分区域11b在第1方向(X轴方向)上位于第6部分区域11f与第1部分区域11a之间。第5半导体区域15包括第3半导体部分15c。第6部分区域11f的至少一部分在第2方向(Z轴方向)上位于第6部分区域11f与第3半导体部分15c之间。第6半导体区域16与第3部分区域11c相连。第6半导体区域16中的第1导电型的杂质的浓度高于第3部分区域11c中的第1导电型的杂质的浓度。
例如，通过第6部分区域11f、第5半导体区域15以及第3导电层33，形成例如另一个寄生pn二极管D2。通过设置第6半导体区域16，例如，从第2导电层32朝向第3部分区域11c注入的电子电流与从第3导电层33朝向第5半导体区域15注入的空穴电流的空间位置被分离。由此，电子与空穴的复合被抑制。通过抑制复合，能够抑制半导体区域中的缺陷。由此，能够抑制半导体装置的特性的变动。根据实施方式，能够提供能够减小特性变动的半导体装置。例如，能够得到高可靠性。
在一个例子中，第3半导体区域13与第6半导体区域16之间沿着第1方向(X轴方向)的距离短于第2导电层32沿着第1方向的长度。
如图1所示，第1元件区域E1可以还包括第2导电型的第7半导体区域17。第7半导体区域17在第2方向(Z轴方向)上设置于第3半导体部分15c与第3导电层33之间。第7半导体区域17中的第2导电型的杂质的浓度高于第5半导体区域15(例如，第3半导体部分15c)中的第2导电型的杂质的浓度。
如图1所示，第1元件区域E1可以还包括第2化合物区域41b。第2化合物区域41b例如包含硅化物(例如NiSi2等)。第2化合物区域41b设置于第7半导体区域17与第3导电层33之间。第3导电层33经由第2化合物区域41b与第7半导体区域17电连接。
如图1所示，第1半导体区域11可以还包括第7部分区域11g。在第1方向(X轴方向)上，第6部分区域11f设置于第7部分区域11g与第2部分区域11b之间。第1半导体区域11可以还包括第8部分区域11h。在第1方向(X轴方向)上，第8部分区域11h设置于第6部分区域11f与第2部分区域11b之间。
第5半导体区域15可以包括第4半导体部分15d。第4半导体部分15d在X轴方向上设置于第7半导体区域17与第3部分区域11c之间。第4半导体部分15d在Z轴方向上设置于第8部分区域11h与第4半导体部分15d之间。第6半导体区域16的一部分在第2方向(Z轴方向)上位于第7部分区域11g与第5半导体区域15之间。
如图1所示，第1元件区域E1可以包括第8半导体区域18。第8半导体区域18例如为第1导电型。第8半导体区域18例如可以是基板。第8半导体区域18例如可以是SiC基板。
例如，可以在第8半导体区域18之上通过外延生长形成第1半导体区域11。例如，向第1半导体区域11的一部分导入杂质，形成上述的第2～第7半导体区域12～17。
在这些半导体区域含有SiC的情况下，n型杂质例如包括从包括N、P以及As的组中选择的至少任一种。p型的杂质例如包括从包括B、Al以及Ga的组中选择的至少任一种。
第1半导体区域11中的第1导电型的杂质的浓度例如为1.1×1015/cm3以上且5×1016/cm3以下。
第2半导体区域12以及第5半导体区域15中的第2导电型的杂质的浓度例如为5×1018/cm3以上且1×1019/cm3以下。
第3半导体区域13以及第6半导体区域16中的第1导电型的杂质的浓度例如为5×1015/cm3以上且5×1017/cm3以下。第3半导体区域13以及第6半导体区域16中的第1导电型的杂质的浓度优选为例如6×1016/cm3以上且2×1017/cm3以下。
第4半导体区域14以及第7半导体区域17中的第2导电型的杂质的浓度例如为1×1019/cm3以上且1×1021/cm3以下。
第8半导体区域18中的第1导电型的杂质的浓度例如为1×1018/cm3以上且1×1020/cm3以下。关于上述半导体区域中的杂质的分布的例子，将在后说明。
第1半导体区域11的至少一部分例如为n区域。第3部分区域11c例如是n-区域。第2半导体区域12以及第5半导体区域15例如是p区域。第3半导体区域13以及第6半导体区域16例如是n+区域。第4半导体区域14以及第7半导体区域17例如是p+区域。
第1导电层31、第2导电层32以及第3导电层33含有从包括Ti、Ni、Mo及多晶硅的组中选择的至少一种。
如图1所示，第1元件区域E1可以包括绝缘构件60。绝缘构件60例如设置于上述的各种半导体区域与第2电极52之间。绝缘构件60例如含有氧化硅(例如SiO2等)。
图2的(a)及图2的(b)是例示第1实施方式的半导体装置的示意图。
图2的(a)是俯视图。图2的(b)是图2的(a)的A1-A1线剖视图。
如图2的(a)及图2的(b)所示，半导体装置110除了第1元件区域E1以外，还包括第2元件区域E2(单元区域)。第2元件区域E2包括晶体管Tr1及二极管D3中的至少任一方。第1元件区域E1的至少一部分设置于第2元件区域E2的外侧。在第1元件区域E1设置有图1所例示的结构。图2的(a)中例示了栅极电极(布线GP)的形状。在第2元件区域E2(单元区域)中，二极管D3例如是肖特基势垒二极管。在第2元件区域E2中，晶体管Tr1(例如MOS晶体管)中的寄生pn二极管被二极管D3(肖特基势垒二极管)钳位。由此，抑制由寄生pn二极管引起的不期望的电荷(例如空穴)的注入。
另一方面，当在第1元件区域E1(终端区域)中未设置上述第3半导体区域13以及第6半导体区域16的情况下，第1元件区域E1的寄生pn二极管D2容易成为导通状态。因此，来自肖特基势垒二极管D1的电子电流与来自寄生pn二极管D2的空穴电流之间的距离短。因此容易产生复合。
在实施方式中，设置有第3半导体区域13以及第6半导体区域16。由此，来自肖特基势垒二极管D1的电子电流与来自寄生pn二极管D2的空穴电流之间的距离变长。由此能够有效地抑制复合。
图3是例示第1实施方式的半导体装置的特性的示意性剖视图。
如图3所示，电子Ec从第2导电层32朝向第1半导体区域11流动。在实施方式中，由于设置有第3半导体区域13，因此电子Ec从第3部分区域11c朝向第3半导体区域13流动。电子Ec的流动(电子电流)沿着X轴方向(沿着X-Y平面)扩展。在电子Ec沿着X轴方向流动的区域中，寄生pn二极管D2难以导通。因此，在电子Ec沿着X轴方向流动的区域中，来自第1导电层31的空穴Hc难以进入。从第2导电层32观察时，空穴Hc在远离X轴方向的区域流动。
电子Ec的密度在第2导电层32的正下方高，随着远离第2导电层32而降低。在空穴Hc流动的区域中，电子的密度低。由此，电子与空穴的复合被抑制。
图4是例示第1实施方式的半导体装置的示意性剖视图。
如图4所示，在实施方式的半导体装置110中，第4半导体区域14包括第1端e1及第2端e2。从第1端e1向第2端e2的方向沿着第1方向(X轴方向)。第1端e1在第1方向(X轴方向)上的位置位于第3部分区域11c在第1方向(X轴方向)上的位置与第2端e2在第1方向(X轴方向)上的位置之间。例如，第1端e1在第1方向(X轴方向)上的位置位于第3部分区域11c与第2半导体区域12之间的边界bf1在第1方向(X轴方向)上的位置与第2端e2在第1方向(X轴方向)上的位置之间。
第3半导体区域13包括第3端e3及第4端e4。从第3端e3向第4端e4的方向沿着第1方向(X轴方向)。第4端e4的位置可以与第2半导体区域12的外缘的位置一致。第4端e4的位置也可以与第1元件区域E1的外缘的位置一致。第1端e1在第1方向(X轴方向)上的位置位于第3端e3在第1方向上的位置与第4端e4的第1方向上的位置之间。
例如，上述的边界bf1在第1方向上的位置位于第3端e3在第1方向上的位置与第1端e1在第1方向上的位置之间。边界bf1在第1方向上的位置也可以与第3端e3在第1方向上的位置一致。
第2端e2在第1方向(X轴方向)上的位置位于第1端e1在第1方向上的位置与第4端e4在第1方向上的位置之间。将第3部分区域11c与第2半导体区域12之间的边界bf1在第1方向(X轴方向)上的位置与第2端e2在第1方向上的位置之间的在第1方向上的距离设为第1距离d1。将第2端e2在第1方向上的位置与第4端e4在第1方向上的位置之间的在第1方向上的距离设为第2距离d2。从第4半导体区域14来看，第2距离d2对应于第3半导体区域13沿着X轴方向延伸的区域的长度。
在实施方式中，优选为第2距离d2长于第1距离d1。由此，能够使实质上注入空穴Hc的位置远离电子Ec的密度高的位置。
在实施方式中，例如，第2距离d2可以为第1距离d1的2倍以上。第2距离d2也可以为第1距离d1的3倍以上。第2距离d2也可以为第1距离d1的5倍以上。第2距离d2也可以为第1距离d1的10倍以上。
在实施方式的一个例子中，第2距离d2例如为5μm以上。第2距离d2可以为例如10μm以下。
如图4所示，将第3半导体区域13沿着第2方向(Z轴方向)的长度设为厚度t13。厚度t13例如为0.1μm以上且2μm以下。厚度t13例如可以为0.2μm以上且2μm以下。例如，厚度t13为第2距离d2的0.001倍以上且1倍以下。
在一个例子中，第3半导体区域13沿着第2方向的厚度t13为第1半导体部分12a沿着第2方向的厚度t12的0.1倍以上且5倍以下。
将第1导电层31与第2导电层32之间沿着第1方向(X轴方向)的距离设为第3距离d3。第3距离d3例如为0.5μm以上且2μm以下。通过使第3距离d3为0.5μm以上，例如制造变得容易。通过使第1距离d1为2μm以下，半导体装置的小型化变得容易。
如图4所示，将第2部分区域11b与第3部分区域11c之间的边界设为第1边界b1。将第1部分区域11a与第3半导体区域13之间的边界设为第2边界b2。将第3半导体区域13与第2半导体区域12之间的边界设为第3边界b3。第1边界b1例如对应于第3部分区域11c的下端。第2边界b2例如对应于第3半导体区域13的下端。第3边界b3例如对应于第2半导体区域12的下端。
例如，第1边界b1在第2方向(Z轴方向)上的位置位于第2边界b2在第2方向上的位置与第3边界b3在第2方向上的位置之间。由此，例如，从第3部分区域11c流向第3半导体区域13的电流比从第3部分区域11c流向第2部分区域11b的电流多。例如，第3半导体区域13的电位与第2半导体区域12的电位之差变小。例如，能够在X轴方向上将寄生pn二极管D2钳位到更远处。
图5是例示半导体装置的特性的曲线图。
图5的横轴是漏极电压Vd。图5的纵轴是漏极电流Id。在图5中，除了实施方式的半导体装置110的特性的测定结果以外，还例示了第1参考例的半导体装置119的特性的测定结果。在半导体装置119中未设置肖特基二极管。除此以外半导体装置119的结构与半导体装置110的结构相同。
如图5所示，半导体装置110与半导体装置119相比，在相同漏极电压Vd处的漏极电流Id的绝对值小。可以认为这是因为在半导体装置110中，基于第1元件区域E1的寄生pn二极管D2的电流比在半导体装置119中小。
图6是例示半导体装置的特性的曲线图。
图6的横轴是漏极电压Vd。图6的纵轴是参数PId。参数PId对应于漏极电流Id相对于漏极电压Vd的变化的2阶微分。
如图6所示，在半导体装置119中，观测到峰值p1和峰值p2。峰值p1起因于第1元件区域E1的寄生pn二极管D2。峰值p2起因于第2元件区域E2的二极管D3。如图6所示，在半导体装置110中，未观测到这些峰值。在半导体装置119中，观测到与上述峰值对应的发光。在半导体装置110中，未观测到发光。
图7是例示实施方式的半导体装置的示意图。
图7例示半导体装置110的半导体区域中的杂质的浓度的分布。图7对应于图1的X1-X2线段处的分布。图7的横轴是Z轴方向上的位置pZ。纵轴为第1导电型的杂质的浓度C1及第2导电型的杂质的浓度C2。如图7所示，第3半导体区域13含有第1导电型的杂质和第2导电型的杂质。第2导电型的杂质的浓度C2在第3半导体区域13的位置具有“底部”(mountainskirt)。
如图7所示，第2半导体区域12可以包括区域12p、区域12q以及区域12r。在第3半导体区域13与区域12r之间存在区域12q。在第3半导体区域13与区域12q之间存在区域12p。区域12r例如是表面侧区域。区域12q例如是中间区域。区域12p是深的区域。区域12r中的第2导电型的杂质浓度例如为1×1015/cm3以上且1×1018/cm3以下。利用这样的浓度，例如阈值电压被适当地调整。区域12q中的第2导电型的杂质浓度例如为1×1017/cm3以上且1×1018/cm3以下。利用这样的浓度，例如能够抑制穿通。区域12p中的第2导电型的杂质浓度例如为1×1016/cm3以上且1×1017/cm3以下。利用这样的浓度，例如能够得到高的耐压。
在实施方式中，第4半导体区域14以及第7半导体区域17在Z轴方向上的位置例如可以对应于区域12q在Z轴方向上的位置。
图8的(a)、图8的(b)、图9的(a)、图9的(b)及图10是例示半导体装置的特性的曲线图。
这些图中示出了与以下的第1～第6条件CC1～CC6的半导体装置的特性相关的模拟结果。在第1条件CC1下，在终端区域未设置肖特基势垒二极管。在第2～第6条件CC2～CC6下，在终端区域设置有肖特基势垒二极管。在第2条件CC2下，在图1所例示的结构中未设置第3半导体区域13。
第3～第6条件CC3～CC6具有图1所例示的结构。第3半导体区域13的厚度t13设为第3半导体区域13的第1导电型的杂质的峰值的半峰全宽。在第3条件CC3下，第3半导体区域13中的第1导电型的杂质浓度的峰值为6×1016/cm3，厚度t13为0.1μm。在第4条件CC4下，第3半导体区域13中的第1导电型的杂质浓度的峰值为1.2×1016/cm3，厚度t13为0.1μm。在第5条件CC5下，第3半导体区域13中的第1导电型的杂质浓度的峰值为1.2×1017/cm3，厚度t13为0.15μm。在第6条件CC6下，第3半导体区域13中的第1导电型的杂质浓度的峰值为1.2×1017/cm3，厚度t13为0.2μm。
图8的(a)的纵轴是漏极电流Id。图8的(b)的纵轴是流过肖特基势垒二极管的电流ISBD。图9的(a)的纵轴是从第1导电层31流动的空穴电流Ih。图9的(b)的纵轴是从第1导电层31流出的电子电流Ie。在这些特性中，漏极电压为4V。
如图8的(a)所示，在第3～第6条件CC3～CC6下，得到大的漏极电流Id。如图8的(b)所示，在第3～第6条件CC3～CC6下，电流ISBD大。如图9的(a)所示，在第3～第6条件CC3～CC6下，空穴电流Ih小。如图9的(b)所示，在第3条件CC3下，电子电流Ie较小。在第4～第6条件CC4～CC6下，实质上不产生电子电流Ie。
图10的纵轴是漂移区域中的间接复合(SRH(Shockley-Read-Hall)复合)的积分值IR。如图10所示，在第3～第6条件CC3～CC6下，SRH复合在第1元件区域E1内的积分值IR小。该倾向在第3半导体区域13中的第1导电型的杂质浓度的峰值高时、或者在厚度t13厚时增加。
在实施方式中，与杂质浓度相关的信息例如通过SIMS(Secondary Ion MassSpectrometry，二次离子质谱)分析等而得到。半导体区域的边例如可以设为能够得到杂质浓度的峰值的1/2的浓度的位置。半导体区域的宽度例如可以设为关于杂质的浓度的半峰全宽。
实施方式可以包括以下的技术方案。
(技术方案1)
一种半导体装置，具备第1元件区域，所述第1元件区域包括：
第1导电型的第1半导体区域，包括第1部分区域、第2部分区域以及第3部分区域；
第1导电层，从所述第1部分区域向所述第1导电层的第2方向与从所述第2部分区域向所述第1部分区域的第1方向交叉；
第2导电层，在所述第2方向上，所述第3部分区域位于所述第2部分区域与所述第2导电层之间，所述第2导电层与所述第3部分区域肖特基接触；
第2导电型的第2半导体区域，包括第1半导体部分，所述第1半导体部分在所述第2方向上位于所述第1部分区域与所述第1导电层之间；以及
所述第1导电型的第3半导体区域，所述第3半导体区域的至少一部分在所述第2方向上位于所述第1部分区域与所述第1半导体部分之间，所述第3半导体区域中的所述第1导电型的杂质的浓度高于所述第1部分区域中的所述第1导电型的所述杂质的浓度。
(技术方案2)
根据技术方案1所述的半导体装置，其中，所述第3半导体区域中的所述第1导电型的所述杂质的所述浓度高于所述第3部分区域中的所述第1导电型的所述杂质的浓度。
(技术方案3)
根据技术方案1或2所述的半导体装置，其中，
还具备第2元件区域，该第2元件区域包括晶体管和二极管中的至少任一方，
所述第1元件区域的至少一部分设置于所述第2元件区域的外侧。
(技术方案4)
根据技术方案1～3中任一技术方案所述的半导体装置，其中，
所述第1元件区域还包括所述第2导电型的第4半导体区域，
所述第4半导体区域在所述第2方向上设置于所述第1半导体部分与所述第1导电层之间，
所述第4半导体区域中的所述第2导电型的杂质的浓度高于所述第1半导体部分中的所述第2导电型的所述杂质的浓度。
(技术方案5)
根据技术方案4所述的半导体装置，其中，所述第1导电层与所述第4半导体区域欧姆接触。
(技术方案6)
根据技术方案4或5所述的半导体装置，其中，
所述第1元件区域还包括第1化合物区域，
所述第1化合物区域设置于所述第4半导体区域与所述第1导电层之间，
所述第1导电层经由所述第1化合物区域与所述第4半导体区域电连接。
(技术方案7)
根据技术方案6所述的半导体装置，其中，所述第1化合物区域含有硅化物。
(技术方案8)
根据技术方案1～7中任一技术方案所述的半导体装置，其中，
所述第1半导体区域还包括第4部分区域，
在所述第1方向上，所述第1部分区域位于所述第2部分区域与所述第4部分区域之间，
从所述第4部分区域向所述第3半导体区域的一部分的方向沿着所述第2方向。
(技术方案9)
根据技术方案4～6中任一技术方案所述的半导体装置，其中，
所述第4半导体区域包括第1端及第2端，
从所述第1端向所述第2端的方向沿着所述第1方向，
所述第1端在所述第1方向上的位置位于所述第3部分区域在所述第1方向上的位置与所述第2端在所述第1方向上的位置之间，
所述第3半导体区域包括第3端及第4端，
从所述第3端向所述第4端的方向沿着所述第1方向，
所述第1端在所述第1方向上的所述位置位于所述第3端在所述第1方向上的位置与所述第4端在所述第1方向上的位置之间，
所述第2端在所述第1方向上的所述位置位于所述第1端在所述第1方向上的所述位置与所述第4端在所述第1方向上的所述位置之间。
(技术方案10)
根据技术方案9所述的半导体装置，其中，第2距离长于第1距离，所述第2距离是所述第2端在所述第1方向上的所述位置与所述第4端在所述第1方向上的所述位置之间的在所述第1方向上的距离，所述第1距离是所述第3部分区域与所述第2半导体区域之间的边界在所述第1方向上的位置与所述第2端在所述第1方向上的所述位置之间的在所述第1方向上的距离。
(技术方案11)
根据技术方案9或10所述的半导体装置，其中，所述边界在所述第1方向上的所述位置位于所述第3端在所述第1方向上的所述位置与所述第1端在所述第1方向上的所述位置之间。
(技术方案12)
根据技术方案1～11中任一技术方案所述的半导体装置，其中，所述第1导电层与所述第2导电层之间沿着所述第1方向的长度为0.5μm以上且2μm以下。
(技术方案13)
根据技术方案1～12中任一技术方案所述的半导体装置，其中，所述第2部分区域与所述第3部分区域之间的边界在所述第2方向上的位置位于所述第1部分区域与所述第3半导体区域之间的边界在所述第2方向上的位置与所述第3半导体区域与所述第2半导体区域之间的边界在所述第2方向上的位置之间。
(技术方案14)
根据技术方案1～13中任一技术方案所述的半导体装置，其中，
所述第2半导体区域还包括第2半导体部分，
所述第2半导体部分在所述第1方向上位于所述第3部分区域与所述第4半导体区域之间，
所述第1半导体区域还包括第5部分区域，
所述第3半导体区域的一部分在所述第2方向上位于所述第5部分区域与所述第2半导体部分之间。
(技术方案15)
根据技术方案1～14中任一技术方案所述的半导体装置，其中，
所述第1元件区域还包括：
第3导电层；
所述第2导电型的第5半导体区域；以及
所述第1导电型的第6半导体区域，
所述第1半导体区域还包括第6部分区域，
所述第5半导体区域包括第3半导体部分，
所述第2部分区域在所述第1方向上位于所述第6部分区域与所述第1部分区域之间，
所述第6半导体区域的至少一部分在所述第2方向上位于所述第6部分区域与所述第3半导体部分之间，
所述第6半导体区域与所述第3部分区域相连，所述第6半导体区域中的所述第1导电型的杂质的浓度高于所述第3部分区域中的所述第1导电型的所述杂质的所述浓度。
(技术方案16)
根据技术方案15所述的半导体装置，其中，
所述第1元件区域还包括所述第2导电型的第7半导体区域，
所述第7半导体区域在所述第2方向上设置于所述第3半导体部分与所述第3导电层之间，
所述第7半导体区域中的所述第2导电型的杂质的浓度高于所述第3半导体部分中的所述第2导电型的所述杂质的浓度。
(技术方案17)
根据技术方案16所述的半导体装置，其中，
所述第1元件区域还包括含有硅化物的第2化合物区域，
所述第2化合物区域设置于所述第7半导体区域与所述第3导电层之间，
所述第3导电层经由所述第2化合物区域与所述第7半导体区域电连接。
(技术方案18)
根据技术方案15～17中任一技术方案所述的半导体装置，其中，所述第3半导体区域与所述第6半导体区域之间沿着所述第1方向的距离短于所述第2导电层的沿着所述第1方向的长度。
(技术方案19)
根据技术方案1～18中任一技术方案所述的半导体装置，其中，还具备：
第1电极；以及
第2电极，
从所述第1电极向所述第2电极的方向沿着所述第2方向，
在所述第1电极与所述第2电极之间具有所述第1半导体区域的至少一部分，
在所述第1半导体区域与所述第2电极之间具有所述第1导电层以及所述第2导电层，
所述第1导电层以及所述第2导电层与所述第2电极电连接。
(技术方案20)
根据技术方案1～19中任一技术方案所述的半导体装置，其中，所述第1半导体区域、所述第2半导体区域以及所述第3半导体区域含有SiC。
根据实施方式，能够提供能够减小特性变动的半导体装置。
以上参照具体例，对本发明的实施方式进行了说明。但是本发明并不限定于这些具体例。例如，关于半导体装置中包括的半导体区域、导电层、化合物区域、电极及绝缘构件等各要素的具体构成，只要本领域技术人员从公知的范围中适当选择，由此同样地实施本发明并能够得到同样效果，就包含在本发明的范围内。
另外，将各具体例中的任意两个以上要素在技术上可行的范围内组合而成的技术方案只要包括本发明的主旨，都包含在本发明的范围内。
此外，作为本发明的实施方式，本领域技术人员基于上述的半导体装置能够适当设计变更而实施的所有半导体装置只要包含本发明的主旨，也属于本发明的范围。
此外，理解为在本发明的思想范畴内，本领域技术人员能够想到各种变更例及修正例，这些变更例及修正例也属于本发明的范围。
对本发明的几个实施方式进行了说明，但这些实施方式是作为例子而提出的，并不意在限定发明的范围。这些新颖的实施方式能够以其它各种方式实施，在不脱离发明主旨的范围内，能够进行各种省略、置换、变更。这些实施方式及其变形包含在发明的范围或主旨内，并且包含在权利要求书所记载的发明及其等同范围内。

Claims (10)

1.一种半导体装置，具备第1元件区域，所述第1元件区域包括：
第1导电型的第1半导体区域，包括第1部分区域、第2部分区域以及第3部分区域；
第1导电层，从所述第1部分区域向所述第1导电层的第2方向与从所述第2部分区域向所述第1部分区域的第1方向交叉；
第2导电层，在所述第2方向上，所述第3部分区域位于所述第2部分区域与所述第2导电层之间，所述第2导电层与所述第3部分区域肖特基接触；
第2导电型的第2半导体区域，包括第1半导体部分，所述第1半导体部分在所述第2方向上位于所述第1部分区域与所述第1导电层之间；以及
所述第1导电型的第3半导体区域，所述第3半导体区域的至少一部分在所述第2方向上位于所述第1部分区域与所述第1半导体部分之间，所述第3半导体区域中的所述第1导电型的杂质的浓度高于所述第1部分区域中的所述第1导电型的所述杂质的浓度。
2.根据权利要求1所述的半导体装置，其中，所述第3半导体区域中的所述第1导电型的所述杂质的所述浓度高于所述第3部分区域中的所述第1导电型的所述杂质的浓度。
3.根据权利要求1所述的半导体装置，其中，
还具备第2元件区域，该第2元件区域包括晶体管和二极管中的至少任一方，
所述第1元件区域的至少一部分设置于所述第2元件区域的外侧。
4.根据权利要求1所述的半导体装置，其中，
所述第1元件区域还包括所述第2导电型的第4半导体区域，
所述第4半导体区域在所述第2方向上设置于所述第1半导体部分与所述第1导电层之间，
所述第4半导体区域中的所述第2导电型的杂质的浓度高于所述第1半导体部分中的所述第2导电型的所述杂质的浓度。
5.根据权利要求4所述的半导体装置，其中，
所述第1元件区域还包括第1化合物区域，
所述第1化合物区域设置于所述第4半导体区域与所述第1导电层之间，
所述第1导电层经由所述第1化合物区域与所述第4半导体区域电连接。
6.根据权利要求1所述的半导体装置，其中，
所述第1半导体区域还包括第4部分区域，
在所述第1方向上，所述第1部分区域位于所述第2部分区域与所述第4部分区域之间，
从所述第4部分区域向所述第3半导体区域的一部分的方向沿着所述第2方向。
7.根据权利要求4所述的半导体装置，其中，
所述第4半导体区域包括第1端及第2端，
从所述第1端向所述第2端的方向沿着所述第1方向，
所述第1端在所述第1方向上的位置位于所述第3部分区域在所述第1方向上的位置与所述第2端在所述第1方向上的位置之间，
所述第3半导体区域包括第3端及第4端，
从所述第3端向所述第4端的方向沿着所述第1方向，
所述第1端在所述第1方向上的所述位置位于所述第3端在所述第1方向上的位置与所述第4端在所述第1方向上的位置之间，
所述第2端在所述第1方向上的所述位置位于所述第1端在所述第1方向上的所述位置与所述第4端在所述第1方向上的所述位置之间。
8.根据权利要求7所述的半导体装置，其中，第2距离长于第1距离，所述第2距离是所述第2端在所述第1方向上的所述位置与所述第4端在所述第1方向上的所述位置之间的在所述第1方向上的距离，所述第1距离是所述第3部分区域与所述第2半导体区域之间的边界在所述第1方向上的位置与所述第2端在所述第1方向上的所述位置之间的在所述第1方向上的距离。
9.根据权利要求1所述的半导体装置，其中，还具备：
第1电极；以及
第2电极，
从所述第1电极向所述第2电极的方向沿着所述第2方向，
在所述第1电极与所述第2电极之间具有所述第1半导体区域的至少一部分，
在所述第1半导体区域与所述第2电极之间具有所述第1导电层以及所述第2导电层，
所述第1导电层以及所述第2导电层与所述第2电极电连接。
10.根据权利要求1所述的半导体装置，其中，所述第1半导体区域、所述第2半导体区域以及所述第3半导体区域含有SiC。
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