KR101036380B1 - 실리콘 카바이드 소자를 위한 에지 링 종단 - Google Patents

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Abstract

실리콘 카바이드 소자를 위한 에지 종단은 실리콘 카바이드계 반도체 접합으로부터 이격되어 인접한 실리콘 카바이드층 내에 복수개의 동심원 형태의 부유 가드링을 가진다. 산화막과 같은 절연층은 부유 가드링 상에 제공되고 실리콘 카바이드 표면전하 보충영역은 부유 가드링 사이에 제공되고 절연층에 인접한다. 또한, 상기 에지 종단의 제조방법을 제공한다.
Figure R1020057012990
실리콘 카바이드, 가드링, 표면전하 보충영역, 공핍

Description

실리콘 카바이드 소자를 위한 에지 링 종단{Edge ring termination for silicon carbide devices}
도 1a 내지 도 1d는 통상적인 MFGR 구조와 그 구조의 이상적인 전계 프로파일의 도면이다.
도 2는 오프셋 전계판을 가진 MFGR의 도면이다.
도 3은 본 발명의 실시예에 따른 에지 종단 구조의 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 에지 종단 구조의 단면도이다.
도 5a 및 도 5b는 본 발명의 실시예에 따른 동작을 설명하기 위한 단면도들이다.
도 6a 내지 도 6j는 본 발명의 실시예에 따른 에지 종단 구조를 제조하는 방법을 설명하기 위한 단면도들이다.
도 7a,8a 9a, 10a, 11a 및 12a는 6개의 별개의 웨이퍼 상에 제공된 4개의 가드링 종단 구조를 가진 쇼트키 소자를 위한 절연파괴전압의 분포도이다.
도 7b, 8b, 9b, 10b, 11b 및 12b는 6개의 별개의 웨이퍼 상에 제공된 6개의 가드링 종단 구조를 가진 쇼트키 소자를 위한 절연파괴전압의 분포도이다.
도 7c, 8c, 9c, 10c, 11c 및 12c는 6개의 별개의 웨이퍼 상에 제공된 8개의 가드링 종단 구조를 가진 쇼트키 소자를 위한 절연파괴전압의 분포도이다.
도 7d, 8d, 9d, 10d, 11d 및 12d는 6개의 별개의 웨이퍼 상에 제공된 마지막 종단 구조에 JTE를 구비한 8개의 가드링 종단 구조를 가진 쇼트키 소자를 위한 절연파괴전압의 분포도이다.
도 7e, 8e, 9e, 10e, 11e 및 12e는 6개의 별개의 웨이퍼 상에 제공된 JTE를 구비한 하나의 가드링 종단 구조를 가진 쇼트키 소자를 위한 절연파괴전압의 분포도이다. 이는 Kinoshita 등에 의해 Tech Digest of ISPSD '02. 253-256쪽의 "RESURF로 보완된 가드링: SiC 전력소자에서 안정되고 높은 절연파괴전압을 제공하는 새로운 종단구조(Guard ring Assisted RESURF: A New Termination Structure Providing Stable and High Breakdown Voltage for SiC Power Devices)"(일본 논문)와 기술된 것과 유사하다.
도 7f, 8f, 9f, 10f, 11f 및 12f는 6개의 별개의 웨이퍼 상에 제공된 전하보충층 종단 구조를 가진 1.75㎛의 가드링을 가진 쇼트키 소자를 위한 절연파괴전압의 분포도이다.
도 7g, 8g, 9g, 10g, 11g 및 12g는 6개의 별개의 웨이퍼 상에 제공된 전하보충층 종단 구조를 가진 2.0㎛의 가드링을 가진 쇼트키 소자를 위한 절연파괴전압의 분포도이다.
도 7h, 8h, 9h, 10h, 11h 및 12h는 6개의 별개의 웨이퍼 상에 제공된 JTE 종단 구조를 가진 쇼트키 소자를 위한 절연파괴전압의 분포도이다.
본 발명은 미세전자소자에 관한 것으로, 특히 실리콘 카바이드 소자를 위한 에지 링 종단(edge ring termination)에 관한 것이다.
전압, 예를 들어 약 600V 내지 약 2.5kV 사이의 전압을 조작할 수 있는 고전압 실리콘 카바이드(SiC) 쇼트키(Schottky) 다이오드는 유사한 전압범위를 가지도록 제조된 실리콘 PIN 다이오드와 경합할 것으로 예상되고 있다. 이러한 다이오드들은 그들의 활성영역에 의존하여 약 100A(암페어) 또는 그 이상의 전류를 조작할 수 있다. 고전압 쇼트키 다이오드는 중요한 응용분야, 특히 전력 조정, 분산 및 제어 분야 등을 많이 가지고 있다.
이러한 응용분야에서 SiC 쇼트키 다이오드의 중요한 특성은 스위칭 속도이다. 실리콘계 PIN 소자는 전형적으로 상대적으로 낮은 스위칭 속도를 나타낸다. 실리콘 PIN 다이오드는 전압범위에 의존하여 약 20kHz의 최대 스위칭 속도를 가질 수 있다. 대조적으로, 실리콘 카바이드계 소자는 이론적으로, 예를 들어 실리콘보다 약 100배를 초과하는 보다 높은 스위칭 속도가 가능하다. 덧붙여, 실리콘 카바이드 소자는 실리콘 소자에 비해 더 높은 전류밀도를 조작할 수 있다.
통상의 SiC 쇼트키 다이오드 구조는 드리프트 영역으로 작용하는 n- 에피택셜층 상에 n형 SiC 기판을 형성한다. 상기 소자는 전형적으로 n-층상에 집적 형성된 쇼트키 접촉을 포함한다. 쇼트키 콘택 주변부는 일반적으로 이온주입에 의해 형성된 p형 JTE(junction termination extension)영역이다. 이온주입은 알루미늄, 보론, 또는 다른 적당한 p형 도펀트일 수 있다. JTE영역은 에지에 집중된 전계장을 줄이거나 방지하고 공핍영역과 소자의 표면의 상호작용을 줄이거나 방지하려는 데 목적이 있다. 표면효과는 공핍영역을 불균일하게 퍼지게 하고, 소자의 절연파괴 전압(break down voltage)에 부정적인 영향을 미친다. 다른 종단 기술은 표면효과에 의해 좀더 강하게 영향을 받을 수 있는 가드링(guard ring)과 부유장 링(floating field ring)을 포함한다. 또한, 채널저지 영역은 공핍영역이 소자의 에지까지 확장되는 것을 방지하기 위하여 질소 또는 인과 같은 n형 도펀트의 이온주입에 의해 형성할 수 있다.
부가적이고 통상적인 SiC 쇼트키 다이오드의 종단은 Singh 등에 의해 ISPSD 1997년, 157-160쪽의 "높은 산출량과 낮은 누설전류를 가진 4H-SiC 쇼트키 다이오드에서의 평면 종단(Planar Termination in 4H-SiC Schottky Diodes With Low Leakage And High Yields)"에 기술되어 있다. SiC 쇼트키 장벽 다이오드를 위한 p형 에피택시 가드링 종단은 Ueno 등에 의해 IEEE Electron Device Letters, Vol 16, No 7, 1995년 7월, 331-332쪽의 "고전압 SiC 쇼트키 장벽 다이오드를 위한 가드링 종단(The Guard-ring Termination for High-Voltage SiC Schottky Barrier Diodes)"에 기술되어 있다. 덧붙여, 다른 종류의 종단 기술은 "전압 흡수 에지를 가진 PN 접합으로 이루어진 SiC 반도체소자(SiC Semiconductor Device Comprising A PN Juction With A Voltage Absorbing Edge)"라고 명명된 공개된 PCT 출원 No. WO 97/08/08754에 기술되어 있다.
위에서 간단하게 언급한 바와 같이, JTE, 다중부유 가드링(multiple floating guard rings; MFGR) 및 전계판(feild paltes; FP)은 고전압 실리콘 카바이드 소자에서 통상적으로 사용되는 종단 구조이다. JTE는 효과적인 에지 종단이 될 수 있으나, 활성 도핑농도와 접합깊이의 생성물을 정밀하게 제어하는 것이 요구된다. 게다가, 부가적인 포토리소그래피 공정과 이온주입 공정으로 추가적인 제조비용이 발생할 수 있다.
또한, FP는 통상적인 에지 종단 기술일 수 있고 비용측면에서 유리할 수 있다. 통상적인 FP 소자에서, 고전계는 금속전계판 아래의 산화막에 의해서 유지된다. 이러한 기술은 반도체에서 가장 높은 전계가 상대적으로 낮은 실리콘 소자를 위하여 잘 수행된다. 그러나, SiC 소자에서 차단상태(blocking state)에서 전기장은 산화막-반도체 계면의 2.5배 정도의 매우 높은(~2MV/cm)일 수 있다. 높은 전기장은 매우 높은 산화막 전계를 유도하고 장기적으로 신뢰성을 훼손시킬 수 있다. 따라서, FP는 SiC 소자에 사용하기에는 적당하지 않다.
JTE에 추가하여 다중부유 가드링은 JTE의 감도를 줄이기 위해 이온주입량의 변화를 위한 기술로써 제안되었다. Kinoshita 등에 의해 Tech Digest of ISPSD '02. 253-256쪽의 "RESURF로 보완된 가드링: SiC 전력소자에서 안정되고 높은 절연파괴전압을 제공하는 새로운 종단구조"를 참조하자. Kinoshita 등은 상기 기술은 이온주입량의 변화에 대한 감도를 감소한다고 보고하였다. 그러나, 종단에 이용된 영역은 가드링을 JTE의 내부 에지와 외부 에지 양쪽에 추가함으로써 JTE 단독의 면적보다 거의 3배가 증가하였다.
또한, MFGR은 JTE보다 제조단계가 적을 수 있기 때문에 에지 종단을 형성하는 데 비용측면에서 유리할 수 있다. 그러나, MFGR은 산화막-반도체의 계면에서 표면전하에 매우 민감할 수 있다. 도 1a 내지 도 1d는 이상적인 다중부유 가드링 (MFGR) 종단의 이상적인 전계 프로파일(profile)을 나타낸 도면이다.
도 1a는 간단하게 하기 위하여, p형 SiC 가드링 사이의 간격을 일정하게 하는 통상적인 MFGR 소자를 설명하는 것이다. 차단상태에서, 주접합에서 공핍영역이 시작되어 수평 그리고 수직 양방향으로 확장한다. 일단 공핍영역이 제1 가드링에 대하여 펀치쓰루(punch through)하게 되면, 제1 가드링의 포텐셜은 주접합의 포텐셜에 고정된다. 이때, 가드링의 펀치쓰루 측에서 n-영역으로 적은 양의 홀을 주입한다. 손실된 전하는 가드링의 외부 에지로부터 n형 전하의 공핍에 의하여 교체된다. 이러한 펀치쓰루와 전하주입은 최종 가드링에 도달할 때까지 계속된다. 가드링 사이의 공핍된 n형 전하의 양은 같기 때문에(MFGR의 균일한 간격), 각각의 가드링의 x-전계는 도 1b에 보여진 바와 같이 모든 가드링에서 동일하다.
그러나, 도 1c에 나타난 바와 같이, 모든 가드링의 y-전계는 모든 가드링의 n형 전하의 공핍된 양이 다르기 때문에 다르다. 가장 높은 y-전계값은 주접합에서 나타나고, 연속적으로 가드링의 y-전계는 감소한다. X와 y 전계의 벡터합은 도 1d에 나타내었고, 주접합의 바닥면 구석(도 1a의 원)에서 가장 큰 전기장을 보여준다. 그러므로, 만일 균일하게 이격된 MFGR 종단을 사용하면 원으로 표시된 주접합의 바닥 에지에서 절연파괴가 일어날 것으로 여겨진다. 만일, 각각의 부유 가드링이 같은 전기장을 유지하기 원한다면, 가드링 사이의 간격은 변할 수 있다. 주접합과 가장 근접한 내부 가드링 사이의 간격은 가장 좁고, 최외곽 가드링 사이의 간격은 가장 커야할 것이다.
MFGR 종단 구조에 관련된 하나의 잠재적인 문제점은 산화막-반도체 계면에서 전하에 매우 민감하다는 것이다. MOS 트랜지스터의 MOS 게이트 영역에서의 순전하(net charge)는 매우 작을 수 있다. 그러나, 필드산화막은 자주 전형적으로 열적으로 성장된 산화막에 비해 품질이 떨어지고 플라즈마 공정단계는 높은 산화막 전하를 가져올 수 있다. 산화막-반도체 계면에서 많은 양의 홀이 존재한다면, 가볍게 도핑된 n층의 표면은 등전위선을 누르는 n+ 영역으로 변한다. 그러므로, 산화막-반도체 계면에서의 높은 전계의 결과는 부유 가드링의 효율을 감소시켜 소자의 차단전압을 감소시킨다. 덧붙여, 대부분이 양전하인 이러한 전하는 산화막-반도체 계면으로부터 멀어지거나 가까워져, 시간의존 절연파괴전압 또는 절연파괴 워크아웃(walk-out)의 원인이 된다. 절연파괴 워크아웃은 최초 절연파괴전압은 시간과 전압에 따라서 증가하는 것이다. 이러한 문제는 일반적으로 산화막이 증착되어 형성되는 실리콘 카바이드 소자에서 더욱 크다. 일반적으로 증착된 산화막은 열적으로 성장한 산화막에 비하여 물성이 좋지 않다. 그리고, 실리콘 카바이드 소자는 실리콘 소자에 비하여 산화막-반도체 계면에서의 전하밀도가 크다.
각각의 가드링 상에 오프셋(offset) 전계판(FP)을 놓는 것이 IEEE Transactions on Electron Devices, Vol 38, No 3, 1991년 7월, 1666-1675쪽의 "얕은 접합을 가진 고전압 차단 구조의 표면전하의 감도와 최적화"에서 Yilmaz에 의해 제안되었다. 이러한 구조는 도 2에 도시되었다. 도 2에 나타난 바와 같이, n형 반도체층(10) 내에 주접합(12)과 복수개의 부유 가드링(14)이 형성되어 있다. 산화막(16)은 반도체층(10) 상에 제공되고, 산화막(16)내에는 개구부가 형성되어 있다. 오프셋 전계판(18)은 가드링(14)과 접촉하기 위하여 개구부에 매립되어 산화막(16) 상으로 확장된다.
Yilmaz는 각각의 가드링을 유지하는 전압은 균일하게 분포될 수 있고, 기생전하의 감도는 계면 근처에 등전위선에 퍼져서 감소될 수 있다고 설명하였다. 이러한 기술은 실리콘 소자 내의 드리프트층의 도핑농도는 낮고 가드링 사이는 상대적으로 넓은 간격을 가지기 때문에 실리콘 소자에 상대적으로 용이하게 적용될 수 있다. 그러나, 실리콘 카바이드 소자에서, 동일한 차단능력을 가진 실리콘 소자의 보다 드리프트층의 도핑농도가 약 100배 이상이고, 각각의 가드링이 유지하는 전계는 실리콘 소자에 비해 약 10배 정도 크다. 그러므로, 가드링은 실리콘 소자에 비해 좀 더 가까울 것이 요구되고, 필드산화막의 두께도 실리콘 소자에 비해 두꺼워야 한다.
상기한 조건은 오프셋 전계판- 부유 가드링 구조는 각각 전계판이 각각의 가드링에 분리되어 접촉되고 가드링의 에지는 이웃하는 가드링의 에지와 중첩되지 않아야 하기 때문에 포토리소그래피와 같은 통상적인 제조기술로 실리콘 카바이드 소자에 적용하기 곤란하다. 이러한 조건을 만족하기 위해서는, 각각의 가드링은 확장되어야 하며, 가드링의 정렬한계는 0.25㎛보다 작아야 한다. 이러한 정렬은 불가능하지는 않지만 SiC를 위한 통상적인 콘택 정렬기를 가지고 얻기가 어렵다.
요구되는 산화막의 두께가 두껍기 때문에 오프셋 전계판-부유 가드링 구조에서 단차피복성(step coverage)도 또 다른 문제가 될 수 있다. 덧붙여, 전계판 설계에서, 전계 또는 전압을 유지하는 산화막으로써 원하는 결과를 얻기 위하여 산화막의 품질도 매우 중요하다. 실리콘 카바이드 소자에서의 산화막은 일반적으로 실리 콘 소자에 적용되는 산화막보다 낮은 품질을 가진다. 이에 따라, 오프셋 전계판-부유 가드링 구조는 실리콘 카바이드 소자에 있어서 실용적이지 않을 수 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 표면전하의 영향을 받지 않고 통상의 포토리소그래피 기술로 제작할 수 있는 실리콘 카바이드소자를 위한 에지링 종단 구조를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 의한 실리콘 카바이드 소자를 위한 에지 종단은 실리콘 카바이드계 반도체 접합을 적어도 부분적으로 둘러싼 실리콘 카바이드층 내에 서로 인접하여 이격된 복수개의 동심원의 부유 가드링을 포함한다. 상기 부유 가드링들 상에 실리콘 산화막과 같은 절연층을 제공하고 상기 부유 가드링들 사이에 있고 또한 상기 절연층에 인접하는 실리콘 카바이드 표면전하 보충영역을 제공한다.
본 발명의 상세한 실시예에서, 상기 부유 가드링은 상기 실리콘 카바이드층 내로 제1 거리만큼 확장되고, 상기 표면전하 보충영역은 상기 실리콘 카바이드층 내로 제2 거리만큼 확장된다. 어떤 실시예에서는, 상기 제2 거리는 상기 제1 거리보다 작을 수 있다. 다른 실시예에서, 상기 표면전하 보충영역은 상기 가드링보다 가볍게 도핑될 수 있다. 상기 표면전하 보충영역은 인접하는 상기 부유 가드링들과 접촉하기 위하여 인접하는 상기 부유 가드링들 사이에 확장될 수 있다. 선택적으로, 상기 표면전하 보충영역은 상기 인접하는 부유 가드링 사이에 확장될 수 있지만, 단지 인접하는 상기 부유 가드링의 하나와 접촉할 수 있다.
어떤 실시예에서, 표면전하 보충영역은 표면전하 보충층을 제공하기 위하여 상기 부유 가드링의 형성 전이나 후에 상기 실리콘 카바이드 내에 도펀트를 주입하여 형성할 수 있다. 상기 표면전하 보충영역은 여러 개의 표면전하 보충영역을 제공할 수 있고, 상기 부유 가드링과 오버랩되는 단일영역을 제공할 수 있다. 상기 표면전하 보충영역은 상기 여러 개의 영역과 상기 단일영역의 조합으로 제공될 수 있다. 상기 표면전하 보충영역은 상기 실리콘 카바이드층 상에 제2 실리콘 카바이드층으로써 제공될 수 있다. 상기 제2 층은 예를 들어 실리콘 카바이드층의 에피택셜 성장에 의해 제공될 수 있다.
본 발명의 어떤 실시예에서, 표면전하 보충영역은 표면전하 보충영역의 표면이 인접하는 산화막의 표면전하에 의해 부분적으로 공핍되고 상기 소자에 인가되는 역방향 전압에 의해 완전히 공핍되는 도펀트 농도를 가진다. 즉, 어떤 실시예에서는, 상기 가드링 사이에 표면전하 보충영역이 있음에도 불구하고, 최대 차단전압이 상기 소자에 인가될 때, 상기 가드링은 서로 고립된다. 본 발명의 어떤 실시예에서, 상기 표면전하 보충영역은 약 1×1012 내지 약 7×1012cm-2의 도즈 전하를 가진다. 이때, 도즈 전하는 도핑농도를 표면전하 보충영역의 표면의 깊이를 곱한 것이다. 어떤 실시예에서, 표면전하 보충영역은 상기 실리콘 카바이드층 내로 약 0.1㎛ 내지 약 2.0㎛의 거리만큼 확장된다. 나아가, 본 발명의 어떤 실시예에서는 상기 표면전하 보충영역이 인접하는 가드링과 접촉하지 않을 때, 간격은 약 0.1㎛ 내지 2.0㎛일 수 있다.
본 발명의 상세한 실시예에서, 부유 가드링은 균일한 간격, 불균일한 간격 또는 균일한 간격과 불균일한 간격의 조합인 간격을 가질 수 있다. 나아가, 사기 가드링은 상기 실리콘 카바이드층 내로 약 0.1㎛ 내지 약 2.0㎛만큼 확장될 수 있다. 상기 가드링은 약 0.1㎛ 내지 약 10㎛의 간격을 가질 수 있다. 부가하여, 본 발명의 어떤 실시예에서는 약 1 내지 약 100개의 가드링을 제공할 수 있다. 상기 가드링은 상기 소자의 상기 주접합으로부터 약 2㎛ 내지 약 1mm의 거리만큼 확장될 수 있다. 상기 부유 가드링은 약 1×1018cm-3 내지 약 1×1020cm-3의 도핑농도를 가질 수 있다.
본 발명의 다른 실시예에 있어서, 상기 실리콘 카바이드층은 n형 실리콘 카바이드층이고 상기 가드링과 상기 표면전하 보충층은 p형 실리콘 카바이드일 수 있다. 또한 반대되는 구조를 제공할 수 있다.
또한 여기에 인용된 에지 종단 구조의 제조방법을 제공한다.
본 발명의 장점 및 특징, 그리고 동일하게 얻을 수 있는 방법은 바람직하고 전형적인 실시예를 설명하는 부가된 도면에 관련하여 얻어진 본 발명의 후속되는 상세한 설명에서 용이하고 명백하게 고찰될 것이다.
이하 첨부된 도면을 참조하면서 본 발명의 바람직한 실시예를 상세히 설명한다. 다음에서 설명되는 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술되는 실시예에 한정되는 것은 아니다. 본 발명의 실시예 들은 당분야에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 도면에 있어서, 층 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 게재될 수도 있다. 실시예 전체에 걸쳐서 동일한 참조부호는 동일한 구성요소를 나타낸다.
도 3은 본 발명의 상세한 실시예를 설명하기 위한 실리콘 카바이드 반도체소자(20)의 단면도이다. 도 3에서 설명하듯이, 가볍게 도핑된 n형 실리콘 카바이드층과 같은 실리콘 카바이드층(30)은 내부에 예를 들어, p형 실리콘 카바이드층의 주접합(32)과 p형 실리콘 카바이드 부유 가드링과 같은 복수개의 부유 가드링(34)을 형성한다. 산화막과 같은 절연층(26)은 실리콘 카바이드층(30) 상에 제공된다. 절연층(26)은 증착 또는 성장된 산화막으로 당해 분야의 통상의 지식을 가진 자에 의해 제조될 수 있다. 본 발명의 상세한 설명에서, 절연층(26)은 SiO2와 같은 산화막, Si3N4와 같은 질화막, 산화막-질화막-산화막 구조 및/또는 산화질화막 또는 폴리이미드층과 같은 유기막일 수 있다.
도 3에서 좀더 설명되듯이, p형 실리콘 카바이드와 같은 실리콘 카바이드의 얇은 영역은 등전위선을 퍼지게 하고 표면전계를 감소시키기 위해 간격이 있는 부유 가드링(34) 사이에 제공되고 이에 따라 표면전하 보충 영역 또는 층(36)을 제공한다. 도 3에 나타난 바와 같이, 표면전하 보충 영역(36)의 각각은 두 개의 인접한 가드링(34)의 첫 번째 링에 접촉하여 인접하고, 두 개의 인접한 가드링(34)의 두번째 링을 향하여 첫 번째 링으로부터 확장될 수 있다. 선택적으로, 2 이상의 실리콘 카바이드의 얇은 영역은 인접하는 부유 가드링(34)를 향하는 부유 가드링의 각각으로부터 확장될 수 있는 2 이상의 가드링 사이에 제공된다. 본 발명의 다른 실시예에서, 표면전하 보충 영역(36)은 크기, 도핑, 모양 또는 인접하는 가드링(24)에 대한 상대적인 위치로 구분할 필요는 없다. 표면전하 보충영역(36)은 예를 들어, p형 실리콘 카바이드층으로써 제공될 수 있다.
P형 실리콘 카바이드 표면전하 보충영역이 n형 실리콘 영역에 제공되어지는 도 3에서 설명된 구조를 위하여, 표면전하 보충영역 또는 층(36)의 도즈량 전하(농도 × 깊이 = 도즈량)는 약 1×1012에서 약 5×1012cm-2일 수 있다. 산화막-반도체 계면은 양전하의 약 1×1012에서 2×1012cm-2의 도즈량을 가질 것으로 여겨진다. 표면전하 보충영역(36)의 표면은 전형적으로 양의 표면전하에 의해 공핍될 수 있고, 표면전하 보충영역(36) 내의 공핍영역 내의 음의 전하는 산화막 계면전하로부터 발생하는 전기장을 종료시켜, 양의 계면전하의 부정적인 효과를 상쇄시킬 수 있다. 게다가, 표면전하 보충 영역(36)의 전하량은, 가드링이 적절하게 작동하도록 요구되는 낮은 전압(소자의 차단전압보다 낮은 전압)에서 이 영역들이 완전히 공핍될 수 있을 정도로 작다.
그러므로, 표면전하 보충영역(36)은 산화막 전하의 변화에 둔감하거나 덜 민감한 다중 부유 가드링 종단을 만들 수 있다. 이에 따라, 본 발명의 실시예에 따른 표면전하 보충영역(36)은 IEDM Tech, 1997년, 238-241쪽의 "고전압의 얇은 소자(RESURF 소자)"에서 Appels 등이 RESURF를 이용한 JTE 종단과는 다르다. 왜냐하면, 표면전하 보충영역(36)의 기능은 산화막 전하를 보충하는 것인데 반해, 종래의 JTE 내의 p층은 측면 전계를 최소화하기 위하여 수직방향의 드리프트층의 공핍영역 내의 전하를 제거시킨다.
도 3에서 설명된 구조는 산화막 전하를 보충하는 데 효과적일 수 있는 데 반해, 실리콘 카바이드 소자에 제공된 상기 부유 가드링 사이의 작은 간격은 포토리소그래피 공정이 요구되는 엄격한 정렬한계 때문에 상기 소자들을 제조하기 어렵다. 그러므로, 실리콘 카바이드 소자 내에, 도 4에 나타난 바와 같이 모든 가드링이 연결되도록 모든 표면전하 보충층을 병합시키는 것이 바람직할 것이다. 이에 따라, 도 4에서 설명되듯이, 실리콘 카바이드 소자(20')은 인접하는 하나의 부유 가드링(34) 사이에 제공되는 표면전하 보충층(38)을 구비한다. 상기 소자(20')에서 전하 보충층(38)은 p형 실리콘 카바이드층으로 설명된다. 상기 층(38)은 도 3에서 설명된 것과 동일한 약 1×1012에서 약 7×1012cm-2의 총전하를 가질 수 있다. P층(38)내의 전하는 양의 산화막 전하를 중화시키므로 소자를 산화막-반도체 계면전하에 덜 민감하게 한다.
어떤 실시예에서, 표면전하 보충영역/층(16, 38)은 약 0.1㎛ 내지 약 2㎛의 두께를 가질 수 있다. 그러므로, 표면전하 보충영역(36)이 인접하는 부유 가드링과 연결되지 않은 본 발명의 어떤 실시예에서, 간격은 약 0.1㎛ 내지 2㎛일 수 있다.
본 발명의 상세한 실시예에서, 부유 가드링(34)은 균일한 간격, 불균일한 간격 또는 균일한 간격 및 불균일한 간격이 조합된 간격을 가질 수 있다. 나아가, 가드링(34)은 실리콘 카바이드층 내로 약 0.1㎛ 내지 약 2㎛까지 확장될 수 있다. 가드링(34)은 약 0.1㎛ 내지 약 10㎛의 간격을 가질 수 있다. 덧붙여, 본 발명의 주요한 실시예에서, 약 1 내지 약 100개의 가드링(34)을 제공할 수 있다. 가드링(34)은 소자의 주접합으로부터 약 2㎛ 내지 약 1㎛의 거리만큼 확장될 수 있다. 부유 가드링(34)은 약 1×1018cm-3 내지 약 1×1020cm-3의 도펀트 농도를 가질 수 있다.
본 발명의 주요한 실시예에 따른 소자의 제조방법은 p층(38) 또는 p영역(36)은 가드링(34)을 형성하기 전 또는 후에 형성된다. 상기 p층(38) 또는 p영역(36)은 예를 들어, 이온주입 또는 통상의 다른 방식으로 제조될 수 있다. 선택적으로, p층/p영역은 n-SiC층(30) 상에 형성된 SiC의 증착층 또는 SiC의 에피택셜 성장층일 수 있으며, 영역의 경우에는 원하는 표면전하 보충영역 및/또는 영역을 제공하기 위하여 패터닝한다. 이와 같은 경우, 가드링은 SiC층이 형성되기 전 또는 형성된 후에 형성될 수 있다.
본 발명의 주요한 실시예에 따른 종단의 동작은 도 5a 및 도 5b에 의해 설명된다. 작은 역방향 전압이 가해질 때, 표면전하 보충층(38; SCCL)의 중성부분, 즉 산화막 전하에 의하여 공핍되지 않은 부분은 공핍되기 시작하고 도 5a에 도시된 바와 같이 공핍영역(50)을 제공한다. SCCL(38)은 완전히 공핍되지 않기 때문에, 이때 모든 가드링은 전기적으로 연결되고, SCCL(38)의 상기 부분은 도 5a에 보여지는 바 와 같이 공핍영역의 확장에 의해 최외곽 가드링의 외부로 절연파괴영역이 확장되는 것을 방지한다. 높은 역방향 전압에서, SCCL(38)은 완전히 공핍되고 가드링은 전기적으로 고립된다. 그러나, 가드링은 아직도 커패시턴스에 의해 서로 연결되어 있다(도 5a의 C1, C2, C3 및 C4 참조). 상기 소자에 인가된 전압은 가드링 사이의 커패시턴스에 의하여 분산된다.
예를 들어, 만일 도 5a에서 V1이 주접합(32)과 제1 가드링(34) 사이의 전압이고, V2는 제1 가드링(34)과 제2 가드링(34) 사이의 전압이고, V3은 제2 가드링과 제3 가드링 사이의 전압이고, V4는 제3 가드링과 n층(30) 사이의 전압이라면, V1=(1/C1)/(1/C1+1/C2+1/C3+1/C4)×총전압이다. 이때 총전압은 V1+V2+V3+V4이다. 각각의 가드링의 포텐셜은 각각의 가드링 하부의 수직방향으로 공핍영역의 폭에 의해 결정되는 가해진 역방향 전압과 커패시턴스의 비에 의해 결정된다. 각각의 가드링의 포텐셜은 주접합에 가까워질수록 증가한다. 결과적으로, 도 5b에 나타난 바와 같이 공핍영역(50')이 점차로 퍼져간다.
본 발명의 실시예가 PN 주접합을 참조하여 설명한 데 반해, 개시된 본 발명의 범주에서 당해분야에서 통상의 지식을 가진 자에 의해 본 발명에 따른 에지 종단 기술은 다른 소자 및/또는 접합형태 예컨대 쇼트키 접합에 적용될 수 있다.
본 발명의 실시예에 따른 접합 에지 종단의 제조방법은 도 6a 내지 도 6j를 참조하여 설명된다. 도 6a에 나타난 바와 같이, 접합(32)을 내재한 실리콘 카바이드층(30)이 형성되고 부유 가드링(34)과 이격되어 형성된다. 상기 영역들은 예를 들어, 실리콘 카바이드 기판 및/또는 에피택셜층에 이온주입을 하여 형성될 수 있 다.
도 6b에 도시된 바와 같이, 마스크층(100)이 접합(32)과 가드링(34) 영역에 대응하여 실리콘 카바이드층 상에 패터닝되어 형성될 수 있다. 마스크층(100)은 통상적인 마스크물질로 형성될 수 있고, 예를 들어 통상적인 포토리소그래피 기술 또는 다른 통상적인 기술에 의해 패터닝될 수 있다. 마스크층(100)은 인접하는 접합(32)과 가드링(34)들 사이의 창(window)을 개구시킨다. 상기 창은 인접하는 가드링(34) 및/또는 가드링(34) 및 접합 사이에 완전하게 또는 부분적으로 확장될 수 있다.
도 6c는 마스크층(100)을 이온주입 마스크로 하여 이온주입을 이용하여 표면전하 보충영역(36)이 형성되는 것을 설명한다. 그후, 마스크층(100)은 제거되고(도 6d), 절연막(26)이 결과물 상에 형성된다(도 6e). 절연막(26)은 예를 들어, 결과물 상에 열산화막 및/또는 증착된 산화막에 의해 형성될 수 있다.
도 6f는 본 발명의 다른 실시예에 따른 에지 종단 구조의 제조방법을 설명한다. 도 6f에 보여진 바와 같이, 실리콘 카바이드층(30) 상에 얇은 실리콘 카바이드층(120)이 형성된다. 실리콘 카바이드층(120)은 이온주입층 및/또는 에피택셜층일 수 있고 표면전하 보충영역 및/또는 층을 참조하여 상술한 두께와 도핑정도를 가질 수 있다.
도 6g는 마스크층(140)의 패터닝과 형성을 설명한다. 마스크층(140)은 표면전하 보충영역에 대응하여 통상의 마스크 형성기술을 이용하여 형성될 수 있다. 마스크 내의 창은 접합(32)과 가드링(34)에 대응할 수 있다. 마스크층(140)을 이온주 입마스크로 하여, 실리콘 카바이드층(30)에 이온주입하여 접합(32) 및/또는 가드링(34)을 형성한다. 마스크층(140)을 제거하고(도 6i), 결과물 상에 절연층(26)을 형성한다(도 6j). 절연막(26)은 예를 들어, 결과물 상에 열산화막 및/또는 증착된 산화막에 의해 형성될 수 있다.
본 발명의 실시예는 제조에 있어서 특별한 동작, 특별한 마스크패턴 등을 참조하여 설명되었지만, 본 발명의 개시의 범주에서 당해분야에서 통상의 지식을 가진 자에 의해 본 발명이 개시된 것으로부터 다른 동작, 동작의 순서, 마스크 패턴 등으로 적용될 수 있다. 예를 들어, 가드링과 표면전하 보충영역의 다른 이온주입 순서를 제공할 수 있다. 나아가, 상기 소자의 제조에 있어서 특별한 동작은 제조되어지는 소자에 따라 달라질 수 있다. 즉, 예를 들어 트랜지스터의 제조는 다이오드의 제조와는 다른 공정을 거칠 수 있다. 이에 따라, 본 발명의 실시예는 제조에 있어서 여기에 기술된 에지 종단 구조에 제공되어지는 제조공정 특별한 공정에 제한되지 않고 완성될 수 있다.
실시예
아래의 예는 본 발명의 특별한 실시예를 설명하는 것으로 본 발명의 실시예에 제한하는 것은 아니다.
넓이 1.58mm2의 활성영역을 가진 쇼트키 다이오드는 본 발명의 실시예에 따른 접합 종단 기술을 이용하여 제조된다. 다양한 접합 종단 배열이 아래의 표 1에 기재되어 있다.
4 GR 6 GR
 6 GR +
최종 GR 상에 JTE 		8 GR 6 GR +
p층 A		 6 GR +
p층 B		 GR + JTE
(Kinoshita 등)		 1-zone
JTE
GR 폭 3.25㎛ 3.0㎛
GR 간격 1.75㎛ 2.0㎛
활성p층
도즈량 		3×E12 3×E12
활성JTE 도즈량 1×E13 1×E13
BV 워크
아웃		 최상 최상 최상 최상 약간 약간 약간 최소
웨이퍼1
평균 BV		 606.7 670.0 593 678 707 722 664.5 711.4
웨이퍼1
최대 BV		 742 787 808 824 851 870 820 825
웨이퍼2
평균 BV		 623.7 639.2 660.0 676.3 685.6 722.2 712.6 741.9
웨이퍼2
최대 BV		 715 763 740 755 856 880 905 850
웨이퍼3
평균 BV		 671.6 709.2 720.1 736.9 739.4 695.1 793.3 779.0
웨이퍼3
최대 BV		 748 817 836 843 907 968 979 1056
웨이퍼4
평균 BV		 678.4 755 713 729.4 739.6 746.5 702.7 713.7
웨이퍼4
최대 BV		 906 880 922 904 915 885 790 905
웨이퍼5
평균 BV		 717.9 755 781.6 776 821.1 801.1 855.6 804.4
웨이퍼5
최대 BV		 790 915 905 885 1007 947 1100 1046
웨이퍼6
평균 BV		 637.8 696.2 656.2 602.9 631.6 660.1 654.4 686.4
웨이퍼6
최대 BV		 760 836 817 805 782 820 851 926
표 1에서 소자들은 가드링의 수와 JTE 및/또는 전하보충층(p층)이 있다면, JTE 및/또는 전하보충층에 따라 구분된다. 1-zone JTE에 대한 참조는 단일 도핑 수준의 JTE를 가진 소자를 말한다. 소자의 다양한 물리적 그리고 전기적 특성들을 표1에 기재하였다. 표 1에서, BV는 절연파괴전압이고, 소자를 위한 평균과 최대 절연파괴전압을 제조된 6개의 웨이퍼 각각에 대해 기재하였다.
6개의 웨이퍼의 도핑농도는 웨이퍼1은 ~7.1×E15, 웨이퍼2는 ~7.7×E15, 웨이퍼3은 6.25×E15, 웨이퍼4는 6.3×E15, 웨이퍼5는 5.3×E15 및 웨이퍼6은 5.5×E15이다. P층 소자의 모든 이온주입은 포토레지스트 마스크에 의해 상온에서 수행된다. 그러나, 다른 이온주입온도에서도 수행될 수 있다. 보론은 모든 소자의 도펀트로 사용된다. 도 7a 내지 도 12h는 표 1의 소자들 사이의 절연파괴전압 분포도이다. 도 7a,8a 9a, 10a, 11a 및 12a는 6개의 별개의 웨이퍼 상에 제공된 4개의 가드링 종단 구조를 가진 쇼트키 소자를 위한 절연파괴전압의 분포도이다. 도 7b, 8b, 9b, 10b, 11b 및 12b는 6개의 별개의 웨이퍼 상에 제공된 6개의 가드링 종단 구조를 가진 쇼트키 소자를 위한 절연파괴전압의 분포도이다. 도 7c, 8c, 9c, 10c, 11c 및 12c는 6개의 별개의 웨이퍼 상에 제공된 8개의 가드링 종단 구조를 가진 쇼트키 소자를 위한 절연파괴전압의 분포도이다. 도 7d, 8d, 9d, 10d, 11d 및 12d는 6개의 별개의 웨이퍼 상에 제공된 마지막 종단 구조에 JTE를 구비한 8개의 가드링 종단 구조를 가진 쇼트키 소자를 위한 절연파괴전압의 분포도이다. 도 7e, 8e, 9e, 10e, 11e 및 12e는 6개의 별개의 웨이퍼 상에 제공된 JTE를 구비한 하나의 가드링 종단 구조를 가진 쇼트키 소자를 위한 절연파괴전압의 분포도이다. 이는 Kinoshita 등에 의해 Tech Digest of ISPSD '02. 253-256쪽의 "RESURF로 보완된 가드링: SiC 전력소자에서 안정되고 높은 절연파괴전압을 제공하는 새로운 종단구조(Guard ring Assistedd RESURF: A New Termination Structure Providing Stable and High Breakdown Voltage for SiC Power Devices)"(일본 논문)와 기술된 것과 유사하다. 도 7f, 8f, 9f, 10f, 11f 및 12f는 6개의 별개의 웨이퍼 상에 제공된 전하보충층 종단 구조를 가진 1.75㎛의 가드링을 가진 쇼트키 소자를 위한 절연파괴전압의 분포도이다. 도 7g, 8g, 9g, 10g, 11g 및 12g는 6개의 별개의 웨이퍼 상에 제공된 전하보충층 종단 구조를 가진 2.0㎛의 가드링을 가진 쇼트키 소자를 위한 절연파괴전압의 분포도이다. 도 7e, 8e, 9e, 10e, 11e 및 12e는 6개의 별개의 웨이퍼 상에 제공된 JTE 종단 구조를 가진 쇼트키 소자를 위한 절연파괴전압의 분포도이다. 도 7h, 8h, 9h, 10h, 11h 및 12h는 6개의 별개의 웨이퍼 상에 제공된 JTE 종단 구조를 가진 쇼트키 소자를 위한 절연파괴전압의 분포도이다.
이상, 본 발명은 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상의 범위내에서 당분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
상술한 본 발명에 따른 실리콘 카바이드 에지 링 종단에 의하면, 부유 가드링 사이에 표면전하 보충층을 삽입함으로써, 표면전하, 특히 산화막의 계면전하의 영향을 최소화할 수 있다.
또한, 표면전하 보충층을 병합함으로써, 통상의 포토리소그래피 공정을 이용하여 본 발명의 에지 종단 구조를 제조할 수 있다.
본 발명은 반도체부품에 사용되는 것으로, 특히 반도체 전력소자에 유용하게 적용될 수 있다.

Claims (45)

  1. 실리콘 카바이드 반도체 소자의 에지 종단 구조에 있어서,
    실리콘 카바이드계 반도체 접합을 적어도 부분적으로 둘러싼 실리콘 카바이드층 내에 서로 이격된 복수개의 동심원의 부유 가드링;
    상기 부유 가드링들 상에 형성된 절연층;
    상기 부유 가드링들 사이에 있고 또한 상기 절연층에 인접하는 실리콘 카바이드 표면전하 보충영역을 포함하고, 상기 표면전하 보충영역은, 상기 절연층에 인접하는 상기 표면전하 보충영역의 표면이 상기 절연층의 표면전하에 의해 부분적으로 공핍되고 상기 실리콘 카바이드 반도체 소자에 상기 실리콘 카바이드 반도체 소자의 차단 전압보다 낮은 역방향 전압을 인가하면 완전히 공핍되는 도핑농도를 가지는 실리콘 카바이드 반도체 소자의 에지 종단 구조.
  2. 제1항에 있어서, 상기 부유 가드링은 상기 실리콘 카바이드층 내부로 제1 거리만큼 확장되고, 상기 표면전하 보충영역은 상기 실리콘 카바이드층 내부로 제2 거리만큼 확장되며, 상기 제2 거리는 상기 제1 거리에 비해 작은 것을 특징으로 하는 실리콘 카바이드 반도체 소자의 에지 종단 구조.
  3. 제1항에 있어서, 상기 표면전하 보충영역은 상기 가드링에 비해 가볍게 도핑된 것을 특징으로 하는 실리콘 카바이드 반도체 소자의 에지 종단 구조.
  4. 제1항에 있어서, 상기 표면전하 보충영역은 인접하는 상기 부유 가드링에 완전하게 확장되는 것을 특징으로 하는 실리콘 카바이드 반도체 소자의 에지 종단 구조.
  5. 제1항에 있어서, 상기 표면전하 보충영역은 인접하는 상기 부유 가드링에 확장되지만, 인접하는 두개의 부유 가드링 사이에는 완전하게 확장되지 않는 것을 특징으로 하는 실리콘 카바이드 반도체 소자의 에지 종단 구조.
  6. 제1항에 있어서, 상기 표면전하 보충영역은 상기 실리콘 카바이드층 내에 이온주입 영역을 포함하는 것을 특징으로 하는 실리콘 카바이드 반도체 소자의 에지 종단 구조.
  7. 제1항에 있어서, 상기 표면전하 보충영역은 복수개의 표면전하 보충영역을 포함하는 것을 특징으로 하는 실리콘 카바이드 반도체 소자의 에지 종단 구조.
  8. 제1항에 있어서, 상기 표면전하 보충영역은 상기 부유 가드링과 오버랩되는 단일영역을 포함하는 것을 특징으로 하는 실리콘 카바이드 반도체 소자의 에지 종단 구조.
  9. 제1항에 있어서, 상기 표면전하 보충영역은 상기 실리콘 카바이드층 상에 제2 실리콘 카바이드층을 포함하는 것을 특징으로 하는 실리콘 카바이드 반도체 소자의 에지 종단 구조.
  10. 제1항에 있어서, 상기 표면전하 보충영역은 1×1012에서 7×1012cm-2의 도즈량을 가지는 것을 특징으로 하는 실리콘 카바이드 반도체 소자의 에지 종단 구조.
  11. 제1항에 있어서, 상기 표면전하 보충영역은 상기 실리콘 카바이드층 내로 0.1㎛ 내지 2.0㎛의 거리로 확장된 것을 특징으로 하는 실리콘 카바이드 반도체 소자의 에지 종단 구조.
  12. 제1항에 있어서, 상기 표면전하 보충영역은 두 개의 부유 가드링에 완전히 확장되지 않고 상기 두 개의 부유 가드링의 하나와 상기 표면전하 보충영역 사이에 0.1㎛ 내지 2.0㎛의 간격을 제공하는 것을 특징으로 하는 실리콘 카바이드 반도체 소자의 에지 종단 구조.
  13. 제1항에 있어서, 상기 부유 가드링은 균일한 간격, 불균일한 간격 또는 균일한 간격과 불균일한 간격이 조합된 간격을 가진 것을 특징으로 하는 실리콘 카바이드 반도체 소자의 에지 종단 구조.
  14. 제1항에 있어서, 상기 가드링은 상기 실리콘 카바이드층 내에 1.0㎛ 내지 2.0㎛까지 확장되는 것을 특징으로 하는 실리콘 카바이드 반도체 소자의 에지 종단 구조.
  15. 제1항에 있어서, 상기 가드링은 0.1㎛ 내지 10㎛의 간격을 가진 것을 특징으로 하는 실리콘 카바이드 반도체 소자의 에지 종단 구조.
  16. 제1항에 있어서, 상기 복수개의 부유 가드링은 2 내지 100개의 링을 포함하는 것을 특징으로 하는 실리콘 카바이드 반도체 소자의 에지 종단 구조.
  17. 제1항에 있어서, 상기 가드링은 상기 실리콘 카바이드 반도체 소자의 반도체 접합으로부터 2㎛ 내지 1mm의 거리로 확장되는 것을 특징으로 하는 실리콘 카바이드 반도체 소자의 에지 종단 구조.
  18. 제1항에 있어서, 상기 부유 가드링은 1×1018cm-3 내지 1×1020cm-3의 도핑농도를 가지는 것을 특징으로 하는 실리콘 카바이드 반도체 소자의 에지 종단 구조.
  19. 제1항에 있어서, 상기 실리콘 카바이드층은 n형 실리콘 카바이드층이고 상기 가드링과 상기 표면전하 보충영역은 p형 실리콘 카바이드층인 것을 특징으로 하는 실리콘 카바이드 반도체 소자의 에지 종단 구조.
  20. 제1항에 있어서, 상기 실리콘 카바이드층은 p형 실리콘 카바이드층이고 상기 가드링과 상기 표면전하 보충영역은 n형 실리콘 카바이드층인 것을 특징으로 하는 실리콘 카바이드 반도체 소자의 에지 종단 구조.
  21. 실리콘 카바이드 반도체 소자의 에지 종단 구조의 제조방법에 있어서,
    실리콘 카바이드계 반도체 접합을 적어도 부분적으로 둘러싼 실리콘 카바이드층 내에 서로 이격된 복수개의 동심원의 부유 가드링을 형성하는 단계;
    상기 부유 가드링들 상에 절연층을 형성하는 단계;
    상기 부유 가드링들 사이에 있고 또한 상기 절연층에 인접하는 실리콘 카바이드 표면전하 보충영역을 형성하는 단계를 포함하고, 상기 표면전하 보충영역은, 상기 절연층에 인접하는 상기 표면전하 보충영역의 표면이 상기 절연층의 표면전하에 의해 부분적으로 공핍되고 상기 실리콘 카바이드 반도체 소자에 상기 실리콘 카바이드 반도체 소자의 차단 전압보다 낮은 역방향 전압을 인가하면 완전히 공핍되는 도핑농도를 가지는 실리콘 카바이드 반도체 소자의 에지 종단 구조의 제조방법.
  22. 제21항에 있어서, 상기 복수개의 부유 가드링을 형성하는 단계는 상기 실리콘 카바이드층 내로 제1 거리만큼 확장된 복수개의 부유 가드링을 형성하는 단계를 포함하고 상기 실리콘 카바이드 표면전하 보충영역은 실리콘 카바이드층 내로 제1 거리보다 작은 제2 거리만큼 확장된 표면전하 보충영역을 형성하는 단계를 포함하는 것을 특징으로 하는 실리콘 카바이드 반도체 소자의 에지 종단 구조의 제조방법.
  23. 제21항에 있어서, 상기 표면전하 보충영역은 상기 가드링에 비해 가볍게 도핑된 것을 특징으로 하는 실리콘 카바이드 반도체 소자의 에지 종단 구조의 제조방법.
  24. 제21항에 있어서, 상기 표면전하 보충영역은 인접하는 상기 부유 가드링에 완전하게 확장되는 것을 특징으로 하는 실리콘 카바이드 반도체 소자의 에지 종단 구조의 제조방법.
  25. 제21항에 있어서, 상기 표면전하 보충영역은 인접하는 상기 부유 가드링에 확장되지만, 인접하는 두개의 부유 가드링 사이에는 완전하게 확장되지 않는 것을 특징으로 하는 실리콘 카바이드 반도체 소자의 에지 종단 구조의 제조방법.
  26. 제21항에 있어서, 상기 표면전하 보충영역을 형성하는 단계는 상기 실리콘 카바이드층 내에 이온주입을 하는 단계를 포함하는 것을 특징으로 하는 실리콘 카바이드 반도체 소자의 에지 종단 구조의 제조방법.
  27. 제21항에 있어서, 상기 표면전하 보충영역은 복수개의 표면전하 보충영역을 포함하는 것을 특징으로 하는 실리콘 카바이드 반도체 소자의 에지 종단 구조의 제조방법.
  28. 제21항에 있어서, 상기 표면전하 보충영역은 상기 부유 가드링과 오버랩되는 단일영역을 포함하는 것을 특징으로 하는 실리콘 카바이드 반도체 소자의 에지 종단 구조의 제조방법.
  29. 제21항에 있어서, 상기 실리콘 카바이드 표면전하 보충영역을 형성하는 단계는 상기 실리콘 카바이드층 상에 실리콘 카바이드 에피택셜층을 형성하는 단계를 포함하는 것을 특징으로 하는 실리콘 카바이드 반도체 소자의 에지 종단 구조의 제조방법.
  30. 제21항에 있어서, 상기 표면전하 보충영역은 1×1012에서 7×1012cm-2의 도즈량을 가지는 것을 특징으로 하는 실리콘 카바이드 반도체 소자의 에지 종단 구조의 제조방법.
  31. 제21항에 있어서, 상기 표면전하 보충영역은 상기 실리콘 카바이드층 내로 0.1㎛ 내지 2.0㎛의 거리로 확장된 것을 특징으로 하는 실리콘 카바이드 반도체 소자의 에지 종단 구조의 제조방법.
  32. 제21항에 있어서, 상기 표면전하 보충영역은 두 개의 부유 가드링에 완전히 확장되지 않고 상기 두 개의 부유 가드링의 하나와 상기 표면전하 보충영역 사이에 0.1㎛ 내지 2.0㎛의 간격을 제공하는 것을 특징으로 하는 실리콘 카바이드 반도체 소자의 에지 종단 구조의 제조방법.
  33. 제21항에 있어서, 상기 부유 가드링은 균일한 간격, 불균일한 간격 또는 균일한 간격과 불균일한 간격이 조합된 간격을 가진 것을 특징으로 하는 실리콘 카바이드 반도체 소자의 에지 종단 구조의 제조방법.
  34. 제21항에 있어서, 상기 가드링은 상기 실리콘 카바이드층 내에 1.0㎛ 내지 2.0㎛까지 확장되는 것을 특징으로 하는 실리콘 카바이드 반도체 소자의 에지 종단 구조의 제조방법.
  35. 제21항에 있어서, 상기 가드링은 0.1㎛ 내지 10㎛의 간격을 가진 것을 특징으로 하는 실리콘 카바이드 반도체 소자의 에지 종단 구조의 제조방법.
  36. 제21항에 있어서, 상기 복수개의 부유 가드링은 2 내지 100개의 링을 포함하는 것을 특징으로 하는 실리콘 카바이드 반도체 소자의 에지 종단 구조의 제조방법.
  37. 제21항에 있어서, 상기 가드링은 상기 실리콘 카바이드 반도체 소자의 반도체 접합으로부터 2㎛ 내지 1mm의 거리로 확장되는 것을 특징으로 하는 실리콘 카바이드 반도체 소자의 에지 종단 구조의 제조방법.
  38. 제21항에 있어서, 상기 부유 가드링은 1×1018cm-3 내지 1×1020cm-3의 도핑농도를 가지는 것을 특징으로 하는 실리콘 카바이드 반도체 소자의 에지 종단 구조의 제조방법.
  39. 제21항에 있어서, 상기 실리콘 카바이드층은 n형 실리콘 카바이드층이고 상기 가드링과 상기 표면전하 보충영역은 p형 실리콘 카바이드층인 것을 특징으로 하는 실리콘 카바이드 반도체 소자의 에지 종단 구조의 제조방법.
  40. 실리콘 카바이드 반도체 소자의 에지 종단 구조에 있어서,
    실리콘 카바이드계 반도체 접합의 적어도 한 부분을 둘러싼 실리콘 카바이드층 내에 서로 이격된 복수개의 동심원의 부유 가드링;
    상기 부유 가드링들 상에 형성된 절연층;
    상기 부유 가드링들의 영역 내에 상기 실리콘 카바이드층과 상기 절연층 사이의 계면에 전하의 중화를 위한 수단을 포함하고,
    상기 중화를 위한 수단은 상기 부유 가드링들 중 인접한 부유 가드링들 사이에 있는 표면전하 보충층을 포함하고,
    상기 표면전하 보충층의 전하량은, 상기 표면전하 보충층이 상기 실리콘 카바이드 반도체 소자의 차단 전압보다 낮은 전압에서 공핍될 정도로 작은 실리콘 카바이드 반도체 소자의 에지 종단 구조.
  41. 제40항에 있어서, 상기 표면전하 보충층은 1×1012에서 7×1012cm-2의 도핑 농도를 갖는 것을 특징으로 하는 실리콘 카바이드 반도체 소자의 에지 종단 구조.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102372131B1 (ko) 2020-11-27 2022-03-08 재단법인 부산테크노파크 고내압 실리콘 카바이드 쇼트키 베리어 다이오드 및 제조방법

Families Citing this family (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7026650B2 (en) * 2003-01-15 2006-04-11 Cree, Inc. Multiple floating guard ring edge termination for silicon carbide devices
US9515135B2 (en) * 2003-01-15 2016-12-06 Cree, Inc. Edge termination structures for silicon carbide devices
WO2004097914A1 (ja) * 2003-04-25 2004-11-11 Sumitomo Electric Industries, Ltd. 半導体装置の製造方法
US8901699B2 (en) 2005-05-11 2014-12-02 Cree, Inc. Silicon carbide junction barrier Schottky diodes with suppressed minority carrier injection
US8026160B2 (en) * 2005-09-08 2011-09-27 Mitsubishi Electric Corporation Semiconductor device and semiconductor device manufacturing method
US7728402B2 (en) * 2006-08-01 2010-06-01 Cree, Inc. Semiconductor devices including schottky diodes with controlled breakdown
US8432012B2 (en) 2006-08-01 2013-04-30 Cree, Inc. Semiconductor devices including schottky diodes having overlapping doped regions and methods of fabricating same
WO2008020911A2 (en) 2006-08-17 2008-02-21 Cree, Inc. High power insulated gate bipolar transistors
US7955929B2 (en) * 2007-01-10 2011-06-07 Freescale Semiconductor, Inc. Method of forming a semiconductor device having an active area and a termination area
US8835987B2 (en) 2007-02-27 2014-09-16 Cree, Inc. Insulated gate bipolar transistors including current suppressing layers
US8866150B2 (en) * 2007-05-31 2014-10-21 Cree, Inc. Silicon carbide power devices including P-type epitaxial layers and direct ohmic contacts
US7687825B2 (en) * 2007-09-18 2010-03-30 Cree, Inc. Insulated gate bipolar conduction transistors (IBCTS) and related methods of fabrication
US8110888B2 (en) * 2007-09-18 2012-02-07 Microsemi Corporation Edge termination for high voltage semiconductor device
US9640609B2 (en) * 2008-02-26 2017-05-02 Cree, Inc. Double guard ring edge termination for silicon carbide devices
US8232558B2 (en) 2008-05-21 2012-07-31 Cree, Inc. Junction barrier Schottky diodes with current surge capability
US8097919B2 (en) * 2008-08-11 2012-01-17 Cree, Inc. Mesa termination structures for power semiconductor devices including mesa step buffers
US7759186B2 (en) * 2008-09-03 2010-07-20 The United States Of America As Represented By The Secretary Of The Navy Method for fabricating junction termination extension with formation of photosensitive dopant mask to control doping profile and lateral width for high-voltage electronic devices
US7825487B2 (en) * 2008-09-30 2010-11-02 Northrop Grumman Systems Corporation Guard ring structures and method of fabricating thereof
US8106487B2 (en) 2008-12-23 2012-01-31 Pratt & Whitney Rocketdyne, Inc. Semiconductor device having an inorganic coating layer applied over a junction termination extension
US8294507B2 (en) 2009-05-08 2012-10-23 Cree, Inc. Wide bandgap bipolar turn-off thyristor having non-negative temperature coefficient and related control circuits
US8637386B2 (en) 2009-05-12 2014-01-28 Cree, Inc. Diffused junction termination structures for silicon carbide devices and methods of fabricating silicon carbide devices incorporating same
US8193848B2 (en) 2009-06-02 2012-06-05 Cree, Inc. Power switching devices having controllable surge current capabilities
US8629509B2 (en) * 2009-06-02 2014-01-14 Cree, Inc. High voltage insulated gate bipolar transistors with minority carrier diverter
US8541787B2 (en) * 2009-07-15 2013-09-24 Cree, Inc. High breakdown voltage wide band-gap MOS-gated bipolar junction transistors with avalanche capability
US8354690B2 (en) 2009-08-31 2013-01-15 Cree, Inc. Solid-state pinch off thyristor circuits
US9117739B2 (en) 2010-03-08 2015-08-25 Cree, Inc. Semiconductor devices with heterojunction barrier regions and methods of fabricating same
US8415671B2 (en) 2010-04-16 2013-04-09 Cree, Inc. Wide band-gap MOSFETs having a heterojunction under gate trenches thereof and related methods of forming such devices
DE112010005547T5 (de) 2010-05-10 2013-03-07 Hitachi, Ltd. Halbleiterbauelement
US8803277B2 (en) 2011-02-10 2014-08-12 Cree, Inc. Junction termination structures including guard ring extensions and methods of fabricating electronic devices incorporating same
EP2693483B1 (en) * 2011-03-28 2016-11-16 Toyota Jidosha Kabushiki Kaisha Vertical-type semiconductor device
US9318623B2 (en) * 2011-04-05 2016-04-19 Cree, Inc. Recessed termination structures and methods of fabricating electronic devices including recessed termination structures
US9142662B2 (en) 2011-05-06 2015-09-22 Cree, Inc. Field effect transistor devices with low source resistance
US9029945B2 (en) 2011-05-06 2015-05-12 Cree, Inc. Field effect transistor devices with low source resistance
JP2013030618A (ja) 2011-07-28 2013-02-07 Rohm Co Ltd 半導体装置
US8680587B2 (en) 2011-09-11 2014-03-25 Cree, Inc. Schottky diode
WO2013036370A1 (en) 2011-09-11 2013-03-14 Cree, Inc. High current density power module comprising transistors with improved layout
US9373617B2 (en) 2011-09-11 2016-06-21 Cree, Inc. High current, low switching loss SiC power module
US8618582B2 (en) 2011-09-11 2013-12-31 Cree, Inc. Edge termination structure employing recesses for edge termination elements
US9640617B2 (en) 2011-09-11 2017-05-02 Cree, Inc. High performance power module
US8664665B2 (en) 2011-09-11 2014-03-04 Cree, Inc. Schottky diode employing recesses for elements of junction barrier array
WO2013136550A1 (ja) 2012-03-16 2013-09-19 三菱電機株式会社 半導体装置およびその製造方法
EP2850660A1 (en) * 2012-05-17 2015-03-25 General Electric Company Semiconductor device with junction termination extension
US8901639B2 (en) 2012-07-26 2014-12-02 Cree, Inc. Monolithic bidirectional silicon carbide switching devices
JP5628462B1 (ja) * 2012-12-03 2014-11-19 パナソニック株式会社 半導体装置およびその製造方法
JP6242633B2 (ja) 2013-09-03 2017-12-06 株式会社東芝 半導体装置
US9711600B2 (en) 2013-09-09 2017-07-18 Hitachi, Ltd. Semiconductor device and method of manufacturing the same, power conversion device, three-phase motor system, automobile, and railway vehicle
WO2015040675A1 (ja) * 2013-09-17 2015-03-26 株式会社日立製作所 半導体装置、電力変換装置、鉄道車両、および半導体装置の製造方法
JP2015126193A (ja) * 2013-12-27 2015-07-06 株式会社豊田中央研究所 縦型半導体装置
CN103824760B (zh) * 2014-01-30 2017-04-26 株洲南车时代电气股份有限公司 一种碳化硅功率器件结终端的制造方法
JP6065154B2 (ja) 2014-04-30 2017-01-25 三菱電機株式会社 炭化珪素半導体装置
JP6265274B2 (ja) * 2014-09-17 2018-01-24 富士電機株式会社 半導体装置
EP3012870A1 (en) 2014-10-20 2016-04-27 ABB Technology AG Edge termination for high voltage semiconductor devices
DE112016004086T5 (de) 2015-09-09 2018-06-14 Sumitomo Electric Industries, Ltd. Halbleiterbauelement
US9818862B2 (en) 2016-01-05 2017-11-14 Nxp Usa, Inc. Semiconductor device with floating field plates
US9691752B1 (en) * 2016-04-11 2017-06-27 United Microelectronics Corp. Semiconductor device for electrostatic discharge protection and method of forming the same
KR102550521B1 (ko) 2016-10-21 2023-06-30 한국전기연구원 실리콘 카바이드 반도체 소자의 제조방법
CN110603645B (zh) * 2017-05-08 2023-09-19 罗姆股份有限公司 半导体装置
TWI743818B (zh) * 2020-06-02 2021-10-21 台灣半導體股份有限公司 具有多保護環結構之蕭特基二極體
US20230170383A1 (en) * 2021-11-30 2023-06-01 Wolfspeed, Inc. Edge termination for power semiconductor devices and related fabrication methods

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1076363A2 (en) * 1999-08-11 2001-02-14 Dynex Semiconductor Limited High voltage semiconductor device

Family Cites Families (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL107889C (ko) * 1958-08-26
NL230892A (ko) * 1958-08-27
BE760009A (fr) * 1969-12-10 1971-05-17 Western Electric Co Oscillateur a haute frequence
US4096622A (en) * 1975-07-31 1978-06-27 General Motors Corporation Ion implanted Schottky barrier diode
US4329699A (en) * 1979-03-26 1982-05-11 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method of manufacturing the same
JPS56124273A (en) * 1980-03-04 1981-09-29 Semiconductor Res Found Semiconductor device
JPS57211752A (en) 1981-06-24 1982-12-25 Hitachi Ltd Semiconductor device
DE3279779D1 (en) * 1981-09-11 1989-07-27 Nippon Telegraph & Telephone Low-loss and high-speed diodes
JPS58148469A (ja) 1982-02-27 1983-09-03 Nippon Telegr & Teleph Corp <Ntt> シヨツトキダイオ−ド
JPS58140139A (ja) 1982-02-16 1983-08-19 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US4638551A (en) * 1982-09-24 1987-01-27 General Instrument Corporation Schottky barrier device and method of manufacture
US4816879A (en) * 1982-12-08 1989-03-28 North American Philips Corporation, Signetics Division Schottky-type rectifier having controllable barrier height
GB2134705B (en) * 1983-01-28 1985-12-24 Philips Electronic Associated Semiconductor devices
JPS59232467A (ja) * 1983-06-16 1984-12-27 Toshiba Corp ガ−ドリング付きシヨツトキ−バリヤ−ダイオ−ド
US4762806A (en) * 1983-12-23 1988-08-09 Sharp Kabushiki Kaisha Process for producing a SiC semiconductor device
CA1270931A (en) * 1984-06-15 1990-06-26 Jun Takada Heat-resistant thin film photoelectric converter with diffusion blocking layer
JPS61137368A (ja) * 1984-12-10 1986-06-25 Hitachi Ltd 半導体装置
US4742377A (en) * 1985-02-21 1988-05-03 General Instrument Corporation Schottky barrier device with doped composite guard ring
US4738937A (en) * 1985-10-22 1988-04-19 Hughes Aircraft Company Method of making ohmic contact structure
JPS62279672A (ja) 1986-05-28 1987-12-04 Kanegafuchi Chem Ind Co Ltd 半導体装置
US4907040A (en) * 1986-09-17 1990-03-06 Konishiroku Photo Industry Co., Ltd. Thin film Schottky barrier device
JPH0671074B2 (ja) 1986-11-25 1994-09-07 日本電気株式会社 半導体装置
US4901120A (en) * 1987-06-10 1990-02-13 Unitrode Corporation Structure for fast-recovery bipolar devices
US4875083A (en) * 1987-10-26 1989-10-17 North Carolina State University Metal-insulator-semiconductor capacitor formed on silicon carbide
US4866005A (en) * 1987-10-26 1989-09-12 North Carolina State University Sublimation of silicon carbide to produce large, device quality single crystals of silicon carbide
US5270252A (en) * 1988-10-25 1993-12-14 United States Of America As Represented By The Secretary Of The Navy Method of forming platinum and platinum silicide schottky contacts on beta-silicon carbide
US4918497A (en) * 1988-12-14 1990-04-17 Cree Research, Inc. Blue light emitting diode formed in silicon carbide
JP3221673B2 (ja) 1989-11-01 2001-10-22 新電元工業株式会社 高耐圧半導体装置
SK85994A3 (en) * 1992-01-16 1995-08-09 Univ Cincinnati Mixture for preparation of composites material, method of preparation of ceramic composite products, electric heating article and ceramic composite product
JPH0750420A (ja) 1994-03-31 1995-02-21 Semiconductor Energy Lab Co Ltd 絶縁ゲート型電界効果トランジスタの製造方法
US5565384A (en) 1994-04-28 1996-10-15 Texas Instruments Inc Self-aligned via using low permittivity dielectric
JPH088242A (ja) 1994-06-17 1996-01-12 Toshiba Chem Corp 半導体装置
TW286435B (ko) * 1994-07-27 1996-09-21 Siemens Ag
JPH0897441A (ja) * 1994-09-26 1996-04-12 Fuji Electric Co Ltd 炭化けい素ショットキーダイオードの製造方法
JP3581447B2 (ja) * 1995-08-22 2004-10-27 三菱電機株式会社 高耐圧半導体装置
US5967795A (en) * 1995-08-30 1999-10-19 Asea Brown Boveri Ab SiC semiconductor device comprising a pn junction with a voltage absorbing edge
US5804355A (en) * 1996-03-14 1998-09-08 Agfa-Gevaert N.V. Producing a contone image by sequentially exposing a thermo-sensitive imaging material by means of a set of radiation beams
JP3147331B2 (ja) 1996-04-02 2001-03-19 株式会社ワコール 補整機能を備えた股部を有する衣類
DE19616605C2 (de) * 1996-04-25 1998-03-26 Siemens Ag Schottkydiodenanordnung und Verfahren zur Herstellung
US6002159A (en) * 1996-07-16 1999-12-14 Abb Research Ltd. SiC semiconductor device comprising a pn junction with a voltage absorbing edge
US5801836A (en) * 1996-07-16 1998-09-01 Abb Research Ltd. Depletion region stopper for PN junction in silicon carbide
SE9700156D0 (sv) * 1997-01-21 1997-01-21 Abb Research Ltd Junction termination for Si C Schottky diode
CN1131548C (zh) * 1997-04-04 2003-12-17 松下电器产业株式会社 半导体装置
SE9702220D0 (sv) * 1997-06-11 1997-06-11 Abb Research Ltd A semiconductor device with a junction termination and a method for production thereof
US5932894A (en) * 1997-06-26 1999-08-03 Abb Research Ltd. SiC semiconductor device comprising a pn junction
JPH1187331A (ja) 1997-09-01 1999-03-30 Matsushita Electron Corp 半導体装置の製造方法
US6972436B2 (en) * 1998-08-28 2005-12-06 Cree, Inc. High voltage, high temperature capacitor and interconnection structures
SE9802909L (sv) * 1998-08-31 1999-10-13 Abb Research Ltd Metod för framställning av en pn-övergång för en halvledaranordning av SiC samt en halvledaranordning av SiC med pn-övergång
EP1064684A1 (de) * 1999-01-15 2001-01-03 Infineon Technologies AG Randabschluss für ein halbleiterbauelement, schottky-diode mit einem randabschluss und verfahren zur herstellung einer schottky-diode
US6313482B1 (en) * 1999-05-17 2001-11-06 North Carolina State University Silicon carbide power devices having trench-based silicon carbide charge coupling regions therein
US6242784B1 (en) * 1999-06-28 2001-06-05 Intersil Corporation Edge termination for silicon power devices
FR2803103B1 (fr) 1999-12-24 2003-08-29 St Microelectronics Sa Diode schottky sur substrat de carbure de silicium
US6686616B1 (en) 2000-05-10 2004-02-03 Cree, Inc. Silicon carbide metal-semiconductor field effect transistors
US6573128B1 (en) * 2000-11-28 2003-06-03 Cree, Inc. Epitaxial edge termination for silicon carbide Schottky devices and methods of fabricating silicon carbide devices incorporating same
JP3708057B2 (ja) * 2001-07-17 2005-10-19 株式会社東芝 高耐圧半導体装置
FR2837322B1 (fr) * 2002-03-14 2005-02-04 Commissariat Energie Atomique DIODE SCHOTTKY DE PUISSANCE A SUBSTRAT SiCOI, ET PROCEDE DE REALISATION D'UN TELLE DIODE
US7026650B2 (en) 2003-01-15 2006-04-11 Cree, Inc. Multiple floating guard ring edge termination for silicon carbide devices
WO2004066391A1 (ja) 2003-01-20 2004-08-05 Mitsubishi Denki Kabushiki Kaisha 半導体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1076363A2 (en) * 1999-08-11 2001-02-14 Dynex Semiconductor Limited High voltage semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102372131B1 (ko) 2020-11-27 2022-03-08 재단법인 부산테크노파크 고내압 실리콘 카바이드 쇼트키 베리어 다이오드 및 제조방법

Also Published As

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