JPS58148469A - シヨツトキダイオ−ド - Google Patents
シヨツトキダイオ−ドInfo
- Publication number
- JPS58148469A JPS58148469A JP3132382A JP3132382A JPS58148469A JP S58148469 A JPS58148469 A JP S58148469A JP 3132382 A JP3132382 A JP 3132382A JP 3132382 A JP3132382 A JP 3132382A JP S58148469 A JPS58148469 A JP S58148469A
- Authority
- JP
- Japan
- Prior art keywords
- type layer
- type
- schottky
- value
- metal electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 229910052751 metal Inorganic materials 0.000 claims abstract description 25
- 239000002184 metal Substances 0.000 claims abstract description 25
- 238000005036 potential barrier Methods 0.000 claims abstract description 13
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 13
- 239000010703 silicon Substances 0.000 claims abstract description 13
- 239000000758 substrate Substances 0.000 claims abstract description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 11
- 239000012535 impurity Substances 0.000 claims description 2
- 238000010030 laminating Methods 0.000 claims 1
- 238000011084 recovery Methods 0.000 abstract description 6
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 abstract description 5
- 229910052697 platinum Inorganic materials 0.000 abstract description 3
- 230000003647 oxidation Effects 0.000 abstract description 2
- 238000007254 oxidation reaction Methods 0.000 abstract description 2
- 230000002093 peripheral effect Effects 0.000 abstract 2
- 230000015556 catabolic process Effects 0.000 description 16
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 238000009825 accumulation Methods 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 3
- 239000000969 carrier Substances 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical class [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000001627 detrimental effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 150000003057 platinum Chemical class 0.000 description 1
- 238000004321 preservation Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical class [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 230000001755 vocal effect Effects 0.000 description 1
- 239000013585 weight reducing agent Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/872—Schottky diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28537—Deposition of Schottky electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/47—Schottky barrier electrodes
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、高速の電力スイッチングに用いて好適なショ
ットキ整流ダイオードに関するものである。
ットキ整流ダイオードに関するものである。
近年、電力エレクトロニクスの分野においては、各種方
面への高速度スイッチングの導入が盛んとなりつつある
。例えば、スイッチング電源、電動機制御、各種産業機
械の電子制御等がその主要な応用面として挙げられる。
面への高速度スイッチングの導入が盛んとなりつつある
。例えば、スイッチング電源、電動機制御、各種産業機
械の電子制御等がその主要な応用面として挙げられる。
このような電力分野における高速スイッチングの導入は
、長年の要求事項であった電力節約と機器の小型軽量化
の目的に応えるものでおるが、他方、半導体装置の特性
の大幅な向上を必要とする。
、長年の要求事項であった電力節約と機器の小型軽量化
の目的に応えるものでおるが、他方、半導体装置の特性
の大幅な向上を必要とする。
高速の電力スイッチングを採用する場合に、最も問題と
なることのひとつとして、高周波整流あるいはフライホ
イーリング動作を行なう高速ダイオードをいかに実現す
るかということがある。即ち、高速動作という観点から
すれば、ショットキダイオードが、多数中ヤリア素子で
あることから現在量も優れたものである。のみならず、
ショットキダイオードは、順電圧降下が小さいことに加
えて高効率動作が可能であるという利点を有する。
なることのひとつとして、高周波整流あるいはフライホ
イーリング動作を行なう高速ダイオードをいかに実現す
るかということがある。即ち、高速動作という観点から
すれば、ショットキダイオードが、多数中ヤリア素子で
あることから現在量も優れたものである。のみならず、
ショットキダイオードは、順電圧降下が小さいことに加
えて高効率動作が可能であるという利点を有する。
しかしながら、他方、このショットキダイオードは、従
来逆方向耐圧が低く、せいぜい５０’Ｖかそれ以下でる
って、本質的に低電圧の用途に限定されざるを得々い。
来逆方向耐圧が低く、せいぜい５０’Ｖかそれ以下でる
って、本質的に低電圧の用途に限定されざるを得々い。
従って、本発明の目的は、ショットキ整流ダイオードが
従来布する高速逆回復特性を保持しながら逆方向耐圧を
大幅に向上させた７ヨツトキダイオードを提供すること
にある。
従来布する高速逆回復特性を保持しながら逆方向耐圧を
大幅に向上させた７ヨツトキダイオードを提供すること
にある。
このような目的を達成するために、本発明は、ｎ形基板
上に積層したｎ形層と金属電極間に形成されるショット
キ電位障壁値を、順方向バイアス時にｎ形層を伝導度変
調するに足る量の正孔の金属電極からｎ形層への流入を
妨げない値に設定したものである。以下、本発明の原理
を、従来のショットキダイオードとの対比において説明
する。
上に積層したｎ形層と金属電極間に形成されるショット
キ電位障壁値を、順方向バイアス時にｎ形層を伝導度変
調するに足る量の正孔の金属電極からｎ形層への流入を
妨げない値に設定したものである。以下、本発明の原理
を、従来のショットキダイオードとの対比において説明
する。
第１図は、ショットキダイオードの一般的な構造を示す
断面図である。同図において、低抵抗のｎ形基板１の表
面にｎ形層２を堆積し、その上にこれとショットキ接合
を形成する金属電極３が設けられている。通常ｎ形基板
１の抵抗率は０．１Ω譚以下、好ましくは０．０２Ω釧
以下に設定される。なお、表面保饅用の酸化膜である。
断面図である。同図において、低抵抗のｎ形基板１の表
面にｎ形層２を堆積し、その上にこれとショットキ接合
を形成する金属電極３が設けられている。通常ｎ形基板
１の抵抗率は０．１Ω譚以下、好ましくは０．０２Ω釧
以下に設定される。なお、表面保饅用の酸化膜である。
上記構成において、逆耐圧を高くとるためには、ｎ形層
２の抵抗率と厚さを、いずれも大きくとればよい。しか
しながらそれは、他方でｎ形層２の抵抗値を増大させ、
順電流通電時におけるｎ形層２での寄生電圧降下を激増
させるため、自ら限度を有する。従って、従来の電力用
ショットキダイオードではｎ形層２の抵抗率と厚さを１
Ω譚以下、３μｍ以下に設定することが常識的に行なわ
れており、その結果、実用上の耐圧は前述したように５
０Ｖ以内程度に留まっていた。
２の抵抗率と厚さを、いずれも大きくとればよい。しか
しながらそれは、他方でｎ形層２の抵抗値を増大させ、
順電流通電時におけるｎ形層２での寄生電圧降下を激増
させるため、自ら限度を有する。従って、従来の電力用
ショットキダイオードではｎ形層２の抵抗率と厚さを１
Ω譚以下、３μｍ以下に設定することが常識的に行なわ
れており、その結果、実用上の耐圧は前述したように５
０Ｖ以内程度に留まっていた。
従来のショットキダイオードにおいて、ｎ形層２の厚さ
と抵抗率とをこのように制限していたのは、ショットキ
ダイオードが多数キャリア素子であり、少数キャリアに
よるｎ形層２の伝導度変調を期待できないため、ｎ形層
２の抵抗値の増加が直ちに順電圧降下の増大に結びつく
と考えられていたためである。また他方で、ショットキ
ダイオードにおいては少数キャリアの存在はたとえ少量
でも動作速度を低下させて有害な作用を及ぼすと考えら
れ、少数キャリアの注入は極力回避されて来たという事
情がある。
と抵抗率とをこのように制限していたのは、ショットキ
ダイオードが多数キャリア素子であり、少数キャリアに
よるｎ形層２の伝導度変調を期待できないため、ｎ形層
２の抵抗値の増加が直ちに順電圧降下の増大に結びつく
と考えられていたためである。また他方で、ショットキ
ダイオードにおいては少数キャリアの存在はたとえ少量
でも動作速度を低下させて有害な作用を及ぼすと考えら
れ、少数キャリアの注入は極力回避されて来たという事
情がある。
しかしながら、本発明者は、種々の解析と実験とを重ね
た結果、ある条件下においては、順方向通電時にｎ形層
２に伝導度変調を生じさせ、しかも逆回復特性を全く阻
害することのないようにで −きることを見出した。本
発明は、仁の結果に基いて、ショットキダイオードの構
造定数を以下に述べるような値に設定したものである。
た結果、ある条件下においては、順方向通電時にｎ形層
２に伝導度変調を生じさせ、しかも逆回復特性を全く阻
害することのないようにで −きることを見出した。本
発明は、仁の結果に基いて、ショットキダイオードの構
造定数を以下に述べるような値に設定したものである。
即ち、一定のｎ形層２の厚さの範囲内において、第２図
にφ１．φｈで示すようなショットキ接合における電子
に対する電位障壁値および正孔に対する電位障壁値を、
順方向バイアス時にｎ形層２を伝導度変調するに足る量
の正孔の金属電極３からｎ形層２への流入を妨げない値
に設定したものである。このような構成をとることによ
り、ｎ形層２の厚さおよび抵抗率を従来よりはるかに大
きくすることが可能になシ、耐圧特性を格段に向上させ
ることができる。なお、第２図は各層におけるエネルギ
一単位構造を示す図であり、図中、（イ）、 （０）
、 ｅｉはそれぞれｎ形基板ｌ、ｎ形層２．金属電極３
の各領域に対応する。また、Ｆはフェルミ単位を示す。
にφ１．φｈで示すようなショットキ接合における電子
に対する電位障壁値および正孔に対する電位障壁値を、
順方向バイアス時にｎ形層２を伝導度変調するに足る量
の正孔の金属電極３からｎ形層２への流入を妨げない値
に設定したものである。このような構成をとることによ
り、ｎ形層２の厚さおよび抵抗率を従来よりはるかに大
きくすることが可能になシ、耐圧特性を格段に向上させ
ることができる。なお、第２図は各層におけるエネルギ
一単位構造を示す図であり、図中、（イ）、 （０）
、 ｅｉはそれぞれｎ形基板ｌ、ｎ形層２．金属電極３
の各領域に対応する。また、Ｆはフェルミ単位を示す。
そこで、本発明を構成するに必要なφ１とφ轟の具体的
な範囲を、シリコンの場合を例にとって示す。
な範囲を、シリコンの場合を例にとって示す。
はじめに、本発明によって実際に高耐圧のショットキー
ダイオードを実現する場合には、ｎ形層２の厚さと抵抗
率はどの程度必要かを検討する。
ダイオードを実現する場合には、ｎ形層２の厚さと抵抗
率はどの程度必要かを検討する。
即ち、一般に第１図に示すような構造において金属電極
３をｎ形基板１に対して負とすれば、空乏層がｎ形層２
と金属電極３との境界、即ちショットキ接合面からｎ形
層２の内部に伸びる。ここでｎ形層２の抵抗率を低い値
から次第に増加させれば、それに伴って逆耐圧も上昇す
る。しかし、空乏層の伸び得る範囲はｎ形層２の厚さよ
り大きくはならないため、抵抗率がある程度以上高くな
ると逆耐圧は一定に達してそれ以上は増大しない。
３をｎ形基板１に対して負とすれば、空乏層がｎ形層２
と金属電極３との境界、即ちショットキ接合面からｎ形
層２の内部に伸びる。ここでｎ形層２の抵抗率を低い値
から次第に増加させれば、それに伴って逆耐圧も上昇す
る。しかし、空乏層の伸び得る範囲はｎ形層２の厚さよ
り大きくはならないため、抵抗率がある程度以上高くな
ると逆耐圧は一定に達してそれ以上は増大しない。
この最大逆耐圧値は半導体のなだれ電界値とｎ形層２の
厚さとの相乗積に等しい。そこで、第３図に、シリコン
の場合についてｎ形層２の厚さを５μｍから２０μｍま
で変えた場合のｎ形層２の抵抗率と逆耐圧との関係を示
す。即ち、同図にお艷て、（ａ） 、 （ｂ） 、 （
ｃ） 、 （ｄ）はそれぞれｎ形層２の厚さが５μｍ。
厚さとの相乗積に等しい。そこで、第３図に、シリコン
の場合についてｎ形層２の厚さを５μｍから２０μｍま
で変えた場合のｎ形層２の抵抗率と逆耐圧との関係を示
す。即ち、同図にお艷て、（ａ） 、 （ｂ） 、 （
ｃ） 、 （ｄ）はそれぞれｎ形層２の厚さが５μｍ。
１０μｍ、１５μｍ、２０μｍの場合を示す。ここで、
５μｍの厚さは、従来のショットキーダイオードの逆耐
圧よりも明確に大きい（少なくとも２倍）逆耐圧を得る
に必要な最小値であり、２０μｍは後述するように本シ
ョットキーダイオードに特有の正孔注入効果が素子の動
作特性を劣化させない丸めの最大値である。
５μｍの厚さは、従来のショットキーダイオードの逆耐
圧よりも明確に大きい（少なくとも２倍）逆耐圧を得る
に必要な最小値であり、２０μｍは後述するように本シ
ョットキーダイオードに特有の正孔注入効果が素子の動
作特性を劣化させない丸めの最大値である。
第３図から、所定のｎ形層２の厚さについて、高耐圧特
性を有効に実現するためには、ｎ形層２の抵抗率を少な
くとも１０−１好ましくはより大きくとることが望まし
いことが分る。なお、このｎ形層２は、複数層で構成し
てもよい。
性を有効に実現するためには、ｎ形層２の抵抗率を少な
くとも１０−１好ましくはより大きくとることが望まし
いことが分る。なお、このｎ形層２は、複数層で構成し
てもよい。
次に、このように高抵抗率のｎ形層２を用い九場合、ダ
イオードの電流電圧特性が、従来の場合と異なって来る
。即ち、第４図に示すように、印加電圧の小さい領域で
は図中人で示すように通常のショットキダイオードの特
性と同様の傾向を示す。なお、同図は横軸、縦軸共に対
数目盛を用いて示している。ところが、印加電圧の上昇
につれて電流値が増加して来ると、ｎ形層２による直列
抵抗のため、特性曲線は図中Ｂで示すようにわん曲し、
そのままでは、既に矢印で示す常用電流範囲以下で、破
線Ｃで示すように順電圧降下が激増して使用に耐えなく
なる。
イオードの電流電圧特性が、従来の場合と異なって来る
。即ち、第４図に示すように、印加電圧の小さい領域で
は図中人で示すように通常のショットキダイオードの特
性と同様の傾向を示す。なお、同図は横軸、縦軸共に対
数目盛を用いて示している。ところが、印加電圧の上昇
につれて電流値が増加して来ると、ｎ形層２による直列
抵抗のため、特性曲線は図中Ｂで示すようにわん曲し、
そのままでは、既に矢印で示す常用電流範囲以下で、破
線Ｃで示すように順電圧降下が激増して使用に耐えなく
なる。
そこで、ショットキ接合の正孔に対する電位障壁値φｈ
をある値よりも小さくとる。これにょシ、金属電極３か
らｎ形層２に正孔を注入して伝導度変調を生じさせ、高
抵抗のｎ形層２の直列抵抗効果を低減することが可能に
なる。この結果、第４図にＤで示すように常用電流範囲
内での１願電圧降下を小さくすることができる。なお、
電流が更に大きくなると、φｈの電位降壁を越えて注入
される正孔量には限界があるために伝導度変調が不足し
、同図中Ｅで示すように順電圧降下が大きくなる。
をある値よりも小さくとる。これにょシ、金属電極３か
らｎ形層２に正孔を注入して伝導度変調を生じさせ、高
抵抗のｎ形層２の直列抵抗効果を低減することが可能に
なる。この結果、第４図にＤで示すように常用電流範囲
内での１願電圧降下を小さくすることができる。なお、
電流が更に大きくなると、φｈの電位降壁を越えて注入
される正孔量には限界があるために伝導度変調が不足し
、同図中Ｅで示すように順電圧降下が大きくなる。
従って、この領域を常用電流範囲内としないように、φ
ｈの上限を定める必要がある。
ｈの上限を定める必要がある。
次に、ショットキ接合の電子に対する電位障壁値φＢに
も上限が存在する。即ち、このφＢの値が過大であると
、ｎ形層２の伝導帯がショットキ接合近傍で上方に曲が
る度合が大きくなり、同一順電流を流すためにｎ形層２
に存在しなければならない電子量が大きくなる。これは
、電気的中性確保のためにｎ形層２に蓄積すべき正孔量
を増大させることとなり、素子の動作速度を低下させる
。
も上限が存在する。即ち、このφＢの値が過大であると
、ｎ形層２の伝導帯がショットキ接合近傍で上方に曲が
る度合が大きくなり、同一順電流を流すためにｎ形層２
に存在しなければならない電子量が大きくなる。これは
、電気的中性確保のためにｎ形層２に蓄積すべき正孔量
を増大させることとなり、素子の動作速度を低下させる
。
これらφ札φＢの上限値は、シリコンの場合について、
次のように定められる。即ち、第５図は、ｎ形層２の厚
さが５〜２０ｔｍｒの範囲で順電圧降下および正孔蓄積
時間のφム、φ１に対する依存性を、φＡ −−０，１
〜０．６ ｅＶ 、φ！＋＝１．２〜０．５ｅＶ （７
）範囲について示したものである。シリコンの場合、後
述するような特殊な構造をとらない限り、φＢとφ五の
和は常に禁制帯幅１．１ｅＶに等しくなるため、横軸に
おいて両者を逆向きに目盛り付けした。なお、同図にお
いて、実線が順電圧降下を、１点鎖線が正孔蓄積時間を
示し、それぞれ（Ｐ） ｌ （ｂ） ｌ （Ｃ）がｎ形
層２の厚さが５μ、１５μｍ、２０μｍの場合に対応す
る。
次のように定められる。即ち、第５図は、ｎ形層２の厚
さが５〜２０ｔｍｒの範囲で順電圧降下および正孔蓄積
時間のφム、φ１に対する依存性を、φＡ −−０，１
〜０．６ ｅＶ 、φ！＋＝１．２〜０．５ｅＶ （７
）範囲について示したものである。シリコンの場合、後
述するような特殊な構造をとらない限り、φＢとφ五の
和は常に禁制帯幅１．１ｅＶに等しくなるため、横軸に
おいて両者を逆向きに目盛り付けした。なお、同図にお
いて、実線が順電圧降下を、１点鎖線が正孔蓄積時間を
示し、それぞれ（Ｐ） ｌ （ｂ） ｌ （Ｃ）がｎ形
層２の厚さが５μ、１５μｍ、２０μｍの場合に対応す
る。
また、一般に電力用ダイオードの常用動作電流密度は５
０〜３００ＡＡがであるところから、順電圧降下は３０
０Ａ７ＣｒＲ”での値を、また正孔蓄積時間は上記範囲
内での最大値をもって示した。なお、ｎ形層２の抵抗率
を１０Ωσ以上とした場合、図示の特性は抵抗率には殆
んど依存しない。
０〜３００ＡＡがであるところから、順電圧降下は３０
０Ａ７ＣｒＲ”での値を、また正孔蓄積時間は上記範囲
内での最大値をもって示した。なお、ｎ形層２の抵抗率
を１０Ωσ以上とした場合、図示の特性は抵抗率には殆
んど依存しない。
そこで、第５図において、順電圧降下が右方で急増する
のは、φＢの増大に伴ってｎ形層２に注入される正孔量
が低下し、伝導度変調が不足することによる。まだ、図
の左方において正孔蓄積時間が急激に増大するのは、φ
Ｂの増加によりｎ形層２の伝導帯がショットキ接合近傍
で上方に強くわん曲する効果が原因である。同図から、
本発明を構成するためには、φに、φＢは図中矢印で示
したようにφＡ＜０．３５ｅＶ 、φＢ＜０．９５ｅＶ
の範囲とする必要があることが分る。また、この場合従
来のショットキダイオードと同等（３０ｎｓ程度）の高
速性を確保するためには、ｎ形層２の厚さとして２０μ
ｍ以下が要求されることも分る。このようなφ＾、φＢ
の条件を満足する電極用金属としては、白金、パラジウ
ム、あるいはこれらのシリサイド化合物等が好適である
。
のは、φＢの増大に伴ってｎ形層２に注入される正孔量
が低下し、伝導度変調が不足することによる。まだ、図
の左方において正孔蓄積時間が急激に増大するのは、φ
Ｂの増加によりｎ形層２の伝導帯がショットキ接合近傍
で上方に強くわん曲する効果が原因である。同図から、
本発明を構成するためには、φに、φＢは図中矢印で示
したようにφＡ＜０．３５ｅＶ 、φＢ＜０．９５ｅＶ
の範囲とする必要があることが分る。また、この場合従
来のショットキダイオードと同等（３０ｎｓ程度）の高
速性を確保するためには、ｎ形層２の厚さとして２０μ
ｍ以下が要求されることも分る。このようなφ＾、φＢ
の条件を満足する電極用金属としては、白金、パラジウ
ム、あるいはこれらのシリサイド化合物等が好適である
。
ところで、そのままでは上記条件を満足しない金属でも
、次のようにして等測的にφｈ、φＢｔ−要求範囲内に
おさめることが可能である。
、次のようにして等測的にφｈ、φＢｔ−要求範囲内に
おさめることが可能である。
即ち、第６図は、φ＾＜０．３５＠Ｖを満足するがφ１
＜０．９５・Ｖを満足しない金属を金属電極３に用いて
、本発明に係るシリコンショットキダイオードを形成す
る場合の構造を示すが、第１図に示した構造との相違点
は、ｎ形層２の金属電極（ショットキ電極）３との境界
に高不純物濃度の薄いｎ形の介在層５を設けたことにあ
る。この場合、ｎ形の介在層５の厚さは、ショットキ電
極３から零バイアス状態で伸びている空乏層の厚さより
も小さく、例えば不純物濃度１０”〜１ｏ鈎儒−１で１
００Ｘ以下とする必要がある。
＜０．９５・Ｖを満足しない金属を金属電極３に用いて
、本発明に係るシリコンショットキダイオードを形成す
る場合の構造を示すが、第１図に示した構造との相違点
は、ｎ形層２の金属電極（ショットキ電極）３との境界
に高不純物濃度の薄いｎ形の介在層５を設けたことにあ
る。この場合、ｎ形の介在層５の厚さは、ショットキ電
極３から零バイアス状態で伸びている空乏層の厚さより
も小さく、例えば不純物濃度１０”〜１ｏ鈎儒−１で１
００Ｘ以下とする必要がある。
このような構造をとった場合、第７図に示すように、シ
ョットキ電極３の領域ｆ９の近傍の９乏層中に電界の強
い部分ができ、ここをトンネル効果によシミ子が自由に
通過するため、電子に対する実効的な零位障壁値φ１′
が、声際値φ１よりも小さくなり、等測的にφｇ（即ち
φ’ ）＜０．９５＠ｙを満足できるようになる。なお
、同図においてに）はｎ形層５の領域を示す。この方法
によるφ１の実効的低減は、０．１〜０．２ｅＶ程度な
ら制御性よく行なえる。
ョットキ電極３の領域ｆ９の近傍の９乏層中に電界の強
い部分ができ、ここをトンネル効果によシミ子が自由に
通過するため、電子に対する実効的な零位障壁値φ１′
が、声際値φ１よりも小さくなり、等測的にφｇ（即ち
φ’ ）＜０．９５＠ｙを満足できるようになる。なお
、同図においてに）はｎ形層５の領域を示す。この方法
によるφ１の実効的低減は、０．１〜０．２ｅＶ程度な
ら制御性よく行なえる。
なお、このような作用については、例えば下記の論文に
詳しく論じられている。
詳しく論じられている。
Ｊ 、ｉ、、＜、５ｈａｎｎｏｎ″Ｒｅｄｕｃｉｎｇ
ｔｈｅ ｅｆｆｅｃｔｉｖｅ ｈｅｉｇｂｅｓｔｏｆ
ａ ５ｃｈｏｔｔｋｙ ｂａｒｒｉｅｒ ｕｓｉｎｇ
ｌａｗ−ｅｎｅｒｇｙ ｉｏｎｉｍｐｌａｎｔａｔｉｏ
ｎ”、 Ａｐｐｌ、Ｐｈｙｓ、Ｌａｔｔ、、Ｖｏｌ、２
４ 。
ｔｈｅ ｅｆｆｅｃｔｉｖｅ ｈｅｉｇｂｅｓｔｏｆ
ａ ５ｃｈｏｔｔｋｙ ｂａｒｒｉｅｒ ｕｓｉｎｇ
ｌａｗ−ｅｎｅｒｇｙ ｉｏｎｉｍｐｌａｎｔａｔｉｏ
ｎ”、 Ａｐｐｌ、Ｐｈｙｓ、Ｌａｔｔ、、Ｖｏｌ、２
４ 。
４８ 、 ｐｐ、 ３６９−３７１ （１９７４）また
、φｋ＜０．３５ｅＶ 、φＢ＜０．９５ｅＶを一応満
足する場合でも、φＢは上記範囲内でできるａｂ大きく
とることが、逆漏れ電流低減の観点から望ましい。
、φｋ＜０．３５ｅＶ 、φＢ＜０．９５ｅＶを一応満
足する場合でも、φＢは上記範囲内でできるａｂ大きく
とることが、逆漏れ電流低減の観点から望ましい。
そこで、次のようにすることにより、等測的にφＢを大
きくすることが可能でるる。
きくすることが可能でるる。
即ち、第８図に示すようＩｃＳｎ形層２とショットキ電
極３との間に薄いｐ形の介在層６を介在させる。この結
果、第９図に示すようにショットキ接合の電子に対する
実効的な電位障壁値φＢ′が実際値φＢよりも大きくな
シ、素子の逆漏れ電流を小さくすることができる。なお
、同図において−はｐ形の介在層６の領域を示す。この
場合、上記実効値φＢ′は０．９５６Ｖ以下に抑える必
要があることは言うまでもない。なお、この方法による
ショットキ接合のφＢの実効的増大に関しては、例えば
下記の文献に詳しく論じられている。
極３との間に薄いｐ形の介在層６を介在させる。この結
果、第９図に示すようにショットキ接合の電子に対する
実効的な電位障壁値φＢ′が実際値φＢよりも大きくな
シ、素子の逆漏れ電流を小さくすることができる。なお
、同図において−はｐ形の介在層６の領域を示す。この
場合、上記実効値φＢ′は０．９５６Ｖ以下に抑える必
要があることは言うまでもない。なお、この方法による
ショットキ接合のφＢの実効的増大に関しては、例えば
下記の文献に詳しく論じられている。
Ｊ、Ｍ、５ｈａｎｎｏｎ 、“Ｉｎｃｒｅａｓｉｎｇ
ｔｈｅ Ｂｆｅｃｔｉｖｅｈｅｉｇｈｔ ｏｆ ａ ５
ｃｈｏｔｔｋｙ ｂａｒｒｉｅｒ ｕｓｉｎｇ ｌｏｗ
−ｅｎｅｒｇｙ ｉｏｎ ｉｍｐｌａｎｔａｔｉｏｎ
” 、 Ａｐｐｌ、Ｐｈｙｓ、Ｌｅｔ帖ｖｏ１．２５．
Ｊｉｌ、ｐｐ、７５−７７ （１９７４）同様に逆方向
漏れ電流を低減させる方法として、ｎ形層２とショット
キ電極３との境界に、薄い高抵抗のｎ形層もしくはｐ形
層またはその双方を介在させてもよい。即ち、この場合
も、第１０ＷＪＫ示すように介在層の領域（へ）が存在
することにょショットキ接合近傍の電界強度が弱められ
、φ１の値が小さくなる。
ｔｈｅ Ｂｆｅｃｔｉｖｅｈｅｉｇｈｔ ｏｆ ａ ５
ｃｈｏｔｔｋｙ ｂａｒｒｉｅｒ ｕｓｉｎｇ ｌｏｗ
−ｅｎｅｒｇｙ ｉｏｎ ｉｍｐｌａｎｔａｔｉｏｎ
” 、 Ａｐｐｌ、Ｐｈｙｓ、Ｌｅｔ帖ｖｏ１．２５．
Ｊｉｌ、ｐｐ、７５−７７ （１９７４）同様に逆方向
漏れ電流を低減させる方法として、ｎ形層２とショット
キ電極３との境界に、薄い高抵抗のｎ形層もしくはｐ形
層またはその双方を介在させてもよい。即ち、この場合
も、第１０ＷＪＫ示すように介在層の領域（へ）が存在
することにょショットキ接合近傍の電界強度が弱められ
、φ１の値が小さくなる。
次に、本発明の具体的な実施例について説明する。
第１１図は、本発明の一実施例を示す断面図である。同
図において、先ず、１は厚さｔ＝２８０Ｒ１゜抵抗率０
．０１０錆のシリコンからなるｎ形基板で６沙、この上
に抵抗率２５Ω−のシリコンからなるｎ形層２を厚さｔ
ｔ＝ｔｓ、ｃｍに堆積した。次に、この表面からｐ形ガ
ードリンク７を表面濃度５Ｘ１０”ｃｒｒｌ−８で１μ
ｍの深さに形成した。次いで、このガードリング周辺部
を５μｍの深さにメサエッチし、引続き酸化を行なって
厚さ０．６μｍ程度の酸化膜４を形成して周辺を保護し
た。次に、白金を０．５μｍ蒸着してショットキ電極３
を形成した。なお、裏面には表面濃度Ｉ Ｘ １０”ｃ
Ｗｌ−’以上のｎ形拡散を１μｍ程度行なってからニッ
ケルを０．２μｍ、銀を０．５μｍの厚さに蒸着して金
属電極８を形成した。電極形成後、４５０℃、２０分間
の熱処理を行なった。このようにして形成されたダイオ
ードとしての有効面積はｚｏｉｍでめった。
図において、先ず、１は厚さｔ＝２８０Ｒ１゜抵抗率０
．０１０錆のシリコンからなるｎ形基板で６沙、この上
に抵抗率２５Ω−のシリコンからなるｎ形層２を厚さｔ
ｔ＝ｔｓ、ｃｍに堆積した。次に、この表面からｐ形ガ
ードリンク７を表面濃度５Ｘ１０”ｃｒｒｌ−８で１μ
ｍの深さに形成した。次いで、このガードリング周辺部
を５μｍの深さにメサエッチし、引続き酸化を行なって
厚さ０．６μｍ程度の酸化膜４を形成して周辺を保護し
た。次に、白金を０．５μｍ蒸着してショットキ電極３
を形成した。なお、裏面には表面濃度Ｉ Ｘ １０”ｃ
Ｗｌ−’以上のｎ形拡散を１μｍ程度行なってからニッ
ケルを０．２μｍ、銀を０．５μｍの厚さに蒸着して金
属電極８を形成した。電極形成後、４５０℃、２０分間
の熱処理を行なった。このようにして形成されたダイオ
ードとしての有効面積はｚｏｉｍでめった。
第１２図に、上記ダイオードの逆方向特性を示す。同図
において（ａ）、 （ｂ） 、 （ｃ＞はそれぞれ接合
許容温度が２５℃、１００℃、１２５℃の場合を、示す
。
において（ａ）、 （ｂ） 、 （ｃ＞はそれぞれ接合
許容温度が２５℃、１００℃、１２５℃の場合を、示す
。
同図から明らかなように、耐圧として２００℃以上の値
が得られ、かつ接合許容温度としては１２５℃が可能で
ある。なお、この場合、耐圧はｐ形ガードリングメサ部
の降伏電圧で制限されており、更に向上させることも可
能である。
が得られ、かつ接合許容温度としては１２５℃が可能で
ある。なお、この場合、耐圧はｐ形ガードリングメサ部
の降伏電圧で制限されており、更に向上させることも可
能である。
第１３図に、このダイオードの逆回復特性を示す。同図
は初めに順方向電流を３０ｍＡ流し、続いて５０ん４１
８の減少率で低下させた場合の電流値の時間変化率を示
したものである。
は初めに順方向電流を３０ｍＡ流し、続いて５０ん４１
８の減少率で低下させた場合の電流値の時間変化率を示
したものである。
同図から明らかなように、電流方向が反転した後の逆回
復時間は５０ｎｓ 、逆電流最大値は１．４Ａであり、
本ダイオードが従来のショットキダイオード（５０〜６
０ｎｓ ） と同程度の高速性を保持していることが
分る。なお、本ダイオードの順電圧降下は電流３０Ａで
ｏ、ｓ ｏ ｖであった。
復時間は５０ｎｓ 、逆電流最大値は１．４Ａであり、
本ダイオードが従来のショットキダイオード（５０〜６
０ｎｓ ） と同程度の高速性を保持していることが
分る。なお、本ダイオードの順電圧降下は電流３０Ａで
ｏ、ｓ ｏ ｖであった。
以上説明したように、本発明によれば、順方向バイアス
時に、ショットキ接合を形成するｎ形層を伝導度変調す
るに足る量の正孔がショットキ電極からｎ形層へ流入す
るため、順電圧降下を増大させずにｎ形層の厚さおよび
抵抗率を従来よりはるかに大きくすることが可能となる
。この結果、ショットキダイオードの高速性を損うこと
なく、耐圧特性を格段に向上させることができ、特に電
力分野における高速スイッチング利用装置の特性−向上
に多大の貢献をなすものである。
時に、ショットキ接合を形成するｎ形層を伝導度変調す
るに足る量の正孔がショットキ電極からｎ形層へ流入す
るため、順電圧降下を増大させずにｎ形層の厚さおよび
抵抗率を従来よりはるかに大きくすることが可能となる
。この結果、ショットキダイオードの高速性を損うこと
なく、耐圧特性を格段に向上させることができ、特に電
力分野における高速スイッチング利用装置の特性−向上
に多大の貢献をなすものである。
第１図は一般のｐｎ接合ダイオードを示す断面図、第２
図はそのエネルギー準位構造図、第３図はシリコンの場
合における最大逆耐圧値とｎ形層の抵抗率との関係を示
す図、第４図は本発明に係るショットキダイオードの電
流電圧特性を示す図、第５図はシリコンの場合における
順電圧降下および正孔蓄積時間のショットキ電位障壁値
依存性を示す図、第６図は本発明に係るショットキダイ
オードの一例を示す断面図、第７図はそのエネルギ一単
位構造図、第８図は本発明に係るショットキダイオード
の他の例を示す断面図、第９図はそのエネルギー準位構
造図、第１０図は本発明に係るショットキダイオードの
更に他の例におけるエネルギ一単位構造図、第１１図は
本発明の一実施例を示す断面図、第１２図はその逆方向
特性を示す図、第１３図は同じく逆回復特性を示す図で
ある。 １・・・・ｎ形基板、２・・・・ｎ形層、３・・・・金
属電極（ショットキ電極）、Ｓ、Ｓ・・・・介在層、φ
１．φ１′、φｈ・・・・ショットキ電位障壁値。 特許出願人 日本電信電話公社 代理人 山川 政樹 第１図 ■ 第２図 第３図 ｎ形４緯ｊＬ４５ （ｎｃｍ） 第６図 第７図 第８図 第９図 （／ｒ９ 第１０図 第１１図
図はそのエネルギー準位構造図、第３図はシリコンの場
合における最大逆耐圧値とｎ形層の抵抗率との関係を示
す図、第４図は本発明に係るショットキダイオードの電
流電圧特性を示す図、第５図はシリコンの場合における
順電圧降下および正孔蓄積時間のショットキ電位障壁値
依存性を示す図、第６図は本発明に係るショットキダイ
オードの一例を示す断面図、第７図はそのエネルギ一単
位構造図、第８図は本発明に係るショットキダイオード
の他の例を示す断面図、第９図はそのエネルギー準位構
造図、第１０図は本発明に係るショットキダイオードの
更に他の例におけるエネルギ一単位構造図、第１１図は
本発明の一実施例を示す断面図、第１２図はその逆方向
特性を示す図、第１３図は同じく逆回復特性を示す図で
ある。 １・・・・ｎ形基板、２・・・・ｎ形層、３・・・・金
属電極（ショットキ電極）、Ｓ、Ｓ・・・・介在層、φ
１．φ１′、φｈ・・・・ショットキ電位障壁値。 特許出願人 日本電信電話公社 代理人 山川 政樹 第１図 ■ 第２図 第３図 ｎ形４緯ｊＬ４５ （ｎｃｍ） 第６図 第７図 第８図 第９図 （／ｒ９ 第１０図 第１１図
Claims (4)
- （１）ｎ形基板と、ｎ形層と、金属電極とをこの順に積
層してなるショットキダイ建−ドにおいて、ｎ形層と金
属電極との間に形成されるショットキ電位障壁値を、順
方向バイアス時にｎ形層を伝導度変調するに足る量の正
孔の金属電極からｎ形層への流入を妨げない値に設定し
たことを特徴とするショットキダイオード。 - （２）ｎ形基板はシリコンからなり、ｎ形層は抵抗率１
０ＱＣｒｎ以上で厚さ５〜２０μｍのシリコン層からな
り、かつｎ形層と金属電極との間に形成されるショット
キ電位障壁値は電子に対して０．９５ｅＶ以下で正孔に
対して０．３５ｅＶ以下であることを特徴とする特許請
求の範囲第１項記載のショットキダイオード。 - （３）ｎ形基板と、ｎ形層と、金属電極とをこの順に積
層してなるショットキダイオードにおいて、ｎ形層と金
属電極との間に当該ｎ形層と不純物濃度の異なるｎ形も
しくはｐ形の少なくとも一方の層からなる介在層を設け
、等測的に前記ｎ形層と金属電極との間に形成されるシ
ョットキ電位障壁値を、順方向バイアス時Ｋｎ形層を伝
導変調するに足る量の正孔の金属電極からｎ形層への流
入を妨げない値に設定したことを特徴とするショットキ
ダイオード。 - （４）ｎ形基板はシリコンからなり、ｎ形層は抵抗率１
０Ωｍ以上で厚さ５〜２０μｍのシリコン層からなり、
かつ等測的に当＃ｎ形層と金属電極との間に形成される
ショットキ電位障壁値は電子に対して０．９５６Ｖ以下
で正孔に対して０３５・Ｖ以下であることを特徴とする
特許請求の範囲第３項記載のショットキダイオード。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3132382A JPS58148469A (ja) | 1982-02-27 | 1982-02-27 | シヨツトキダイオ−ド |
| DE8282108373T DE3279779D1 (en) | 1981-09-11 | 1982-09-10 | Low-loss and high-speed diodes |
| EP82108373A EP0074642B1 (en) | 1981-09-11 | 1982-09-10 | Low-loss and high-speed diodes |
| CA000411227A CA1189634A (en) | 1981-09-11 | 1982-09-10 | Low-loss and high-speed diodes |
| US06/936,949 US4720734A (en) | 1981-09-11 | 1986-12-01 | Low loss and high speed diodes |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3132382A JPS58148469A (ja) | 1982-02-27 | 1982-02-27 | シヨツトキダイオ−ド |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58148469A true JPS58148469A (ja) | 1983-09-03 |
Family
ID=12328055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3132382A Pending JPS58148469A (ja) | 1981-09-11 | 1982-02-27 | シヨツトキダイオ−ド |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58148469A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS595676A (ja) * | 1982-07-02 | 1984-01-12 | Oki Electric Ind Co Ltd | 半導体装置 |
| JPH02264475A (ja) * | 1989-01-25 | 1990-10-29 | Cree Res Inc | 炭化珪素ショットキーダイオード及びその製造方法 |
| US6573128B1 (en) | 2000-11-28 | 2003-06-03 | Cree, Inc. | Epitaxial edge termination for silicon carbide Schottky devices and methods of fabricating silicon carbide devices incorporating same |
| US7026650B2 (en) | 2003-01-15 | 2006-04-11 | Cree, Inc. | Multiple floating guard ring edge termination for silicon carbide devices |
| JP2008135592A (ja) * | 2006-11-29 | 2008-06-12 | Shindengen Electric Mfg Co Ltd | ショットキバリア半導体装置 |
| JP2012104696A (ja) * | 2010-11-11 | 2012-05-31 | Nippon Inter Electronics Corp | 半導体装置 |
| WO2012084253A1 (de) * | 2010-12-23 | 2012-06-28 | Diotec Semiconductor Ag | Lithographiefreier schottky-halbleiterprozess mit möglichkeit der integration einer schutzdiode |
| US9515135B2 (en) | 2003-01-15 | 2016-12-06 | Cree, Inc. | Edge termination structures for silicon carbide devices |
-
1982
- 1982-02-27 JP JP3132382A patent/JPS58148469A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS595676A (ja) * | 1982-07-02 | 1984-01-12 | Oki Electric Ind Co Ltd | 半導体装置 |
| JPH02264475A (ja) * | 1989-01-25 | 1990-10-29 | Cree Res Inc | 炭化珪素ショットキーダイオード及びその製造方法 |
| US6573128B1 (en) | 2000-11-28 | 2003-06-03 | Cree, Inc. | Epitaxial edge termination for silicon carbide Schottky devices and methods of fabricating silicon carbide devices incorporating same |
| US6673662B2 (en) | 2000-11-28 | 2004-01-06 | Cree, Inc. | Epitaxial edge termination for silicon carbide Schottky devices and methods of fabricating silicon carbide devices incorporating same |
| US7026650B2 (en) | 2003-01-15 | 2006-04-11 | Cree, Inc. | Multiple floating guard ring edge termination for silicon carbide devices |
| US7419877B2 (en) | 2003-01-15 | 2008-09-02 | Cree, Inc. | Methods of fabricating silicon carbide devices including multiple floating guard ring edge termination |
| US7842549B2 (en) | 2003-01-15 | 2010-11-30 | Cree, Inc. | Methods of fabricating silicon carbide devices incorporating multiple floating guard ring edge terminations |
| US8124480B2 (en) | 2003-01-15 | 2012-02-28 | Cree, Inc. | Methods of fabricating silicon carbide devices incorporating multiple floating guard ring edge terminations |
| US9515135B2 (en) | 2003-01-15 | 2016-12-06 | Cree, Inc. | Edge termination structures for silicon carbide devices |
| JP2008135592A (ja) * | 2006-11-29 | 2008-06-12 | Shindengen Electric Mfg Co Ltd | ショットキバリア半導体装置 |
| JP2012104696A (ja) * | 2010-11-11 | 2012-05-31 | Nippon Inter Electronics Corp | 半導体装置 |
| WO2012084253A1 (de) * | 2010-12-23 | 2012-06-28 | Diotec Semiconductor Ag | Lithographiefreier schottky-halbleiterprozess mit möglichkeit der integration einer schutzdiode |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6080938B2 (ja) | トランジスタセルおよびエンハンスメントセルを有する半導体装置 | |
| US11646369B2 (en) | Silicon carbide semiconductor device having a conductive layer formed above a bottom surface of a well region so as not to be in ohmic connection with the well region and power converter including the same | |
| JP6237915B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| JP3417013B2 (ja) | 絶縁ゲート型バイポーラトランジスタ | |
| US11081598B2 (en) | Trench MOS Schottky diode | |
| US5289019A (en) | Insulated gate bipolar transistor | |
| US7906796B2 (en) | Bipolar device and fabrication method thereof | |
| EP0074642B1 (en) | Low-loss and high-speed diodes | |
| JPH0370907B2 (ja) | ||
| JP6824135B2 (ja) | 半導体装置及びその製造方法 | |
| JP2012512538A (ja) | バイポーラパンチスルー半導体装置およびそのような半導体装置の製造方法 | |
| JPS58148469A (ja) | シヨツトキダイオ−ド | |
| JP2012248736A (ja) | 半導体装置 | |
| JP2006245475A (ja) | 半導体装置及びその製造方法 | |
| JPH05226638A (ja) | 半導体装置 | |
| JP3468571B2 (ja) | 半導体装置 | |
| CN109148605B (zh) | 快恢复二极管及制备方法、电子设备 | |
| JPH033954B2 (ja) | ||
| JP2934606B2 (ja) | 半導体装置 | |
| JPH07273354A (ja) | ダイオ−ド | |
| US20210050458A1 (en) | Semiconductor power device and method for manufacture | |
| JPS6153877B2 (ja) | ||
| CN112310191A (zh) | 半导体装置 | |
| US9960247B2 (en) | Schottky barrier structure for silicon carbide (SiC) power devices | |
| US3461356A (en) | Negative resistance semiconductor device having an intrinsic region |