KR102372131B1 - 고내압 실리콘 카바이드 쇼트키 베리어 다이오드 및 제조방법 - Google Patents

고내압 실리콘 카바이드 쇼트키 베리어 다이오드 및 제조방법 Download PDF

Info

Publication number
KR102372131B1
KR102372131B1 KR1020200161882A KR20200161882A KR102372131B1 KR 102372131 B1 KR102372131 B1 KR 102372131B1 KR 1020200161882 A KR1020200161882 A KR 1020200161882A KR 20200161882 A KR20200161882 A KR 20200161882A KR 102372131 B1 KR102372131 B1 KR 102372131B1
Authority
KR
South Korea
Prior art keywords
electric field
silicon carbide
limiting ring
field limiting
oxide film
Prior art date
Application number
KR1020200161882A
Other languages
English (en)
Inventor
김동수
최동욱
Original Assignee
재단법인 부산테크노파크
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 재단법인 부산테크노파크 filed Critical 재단법인 부산테크노파크
Priority to KR1020200161882A priority Critical patent/KR102372131B1/ko
Application granted granted Critical
Publication of KR102372131B1 publication Critical patent/KR102372131B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H01L29/66143—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes

Abstract

본 발명은 실리콘 카바이드 쇼트키 베리어 다이오드 및 제조방법에 관한 것으로서, 더욱 상세하게는 P- 저농도층을 P+ 층과 이웃하게 형성하여 표면 전계를 완화시킴으로써 대전력 파워반도체인 실리콘 카바이드 다이오드의 Chip 제작 공정에서 고내압 특성을 개선하여 기존의 P+ 고농도 FLR 구조에 비하여 더 안정적이고 높은 항복전압을 얻는 것에 관한 것으로서,
n+형 실리콘 카바이드 기판(10)의 상면에 n-형 실리콘 카바이드 에피텍셜층(20)을 성장시키는 에피텍셜층성장단계(S10); 상기 n-형 실리콘 카바이드 에피텍셜층(20) 상면에 산화막(30)을 형성하는 산화막형성단계(S20); 상기 산화막(30) 상면에 p+이온 주입을 위한 일정 간격을 갖는 복수의 트렌치를 패터닝 하는 제1 패터닝단계(S30); 상기 산화막(30)부터 상기 n-형 실리콘 카바이드 에피텍셜층(20)의 표면까지 상기 제1 패터닝단계(S30)에 따라 트렌치하고 p+이온을 주입하여 주 접합부(40)와 제1 전계제한링(41)을 형성하는 p+이온주입단계(S40); 상기 산화막(30)을 재형성하며, 상기 산화막(30) 상면에 p-이온 주입을 위한 일정 간격을 갖는 복수의 트렌치를 패터닝 하는 제2 패터닝단계(S50); 상기 산화막(30)부터 상기 주 접합부(40)와 상기 제1 전계제한링(41) 및 상기 n-형 실리콘 카바이드 에피텍셜층(20)의 표면까지 상기 제2 패터닝단계(S50)에 따라 트렌치하고 p-이온을 주입하여 제2 전계제한링(50)을 형성하는 p-이온주입단계(S60); 상기 산화막(30)을 재형성하며, 상기 주 접합부(40) 상면에 위치한 산화막(30) 일부를 제거하고, 쇼트키 금속(60)을 노출된 상기 주 접합부(40)와 접촉시키며, 상기 쇼트키 금속(60)의 상면에 전극(70)을 형성하는 전극형성단계(S70);를 포함하는 고내압 실리콘 카바이드 쇼트키 베리어 다이오드 제조방법.

Description

고내압 실리콘 카바이드 쇼트키 베리어 다이오드 및 제조방법 {High breakdown voltage silicon carbide Schottky barrier diode and manufacturing method}
본 발명은 실리콘 카바이드 쇼트키 베리어 다이오드 및 제조방법에 관한 것으로서, 더욱 상세하게는 P- 저농도층을 P+ 층과 이웃하게 형성하여 표면 전계를 완화시킴으로써 대전력 파워반도체인 실리콘 카바이드 다이오드의 Chip 제작 공정에서 고내압 특성을 개선하여 기존의 P+ 고농도 FLR 구조에 비하여 더 안정적이고 높은 항복전압을 얻는 것에 관한 것이다.
전력반도체 중에서 높은 항복전압, 높은 열전도성, 큰 전자 유동속도와 같은 우수한 대전력 및 스위칭성을 충족시켜줄 수 있는 소자로, 기존의 실리콘(Si) 소자보다 우수한 실리콘카바이드(SiC) 소자가 주목받고 있다.
이러한 실리콘카바이드 소자 중에서, 예컨대 쇼트키 배리어 다이오드(SBD; Schottky Barrier Diode)는 금속전극과 실리콘카바이드의 접촉면에 형성되는 쇼트키 배리어를 이용해 정류 작용을 실현시키는 소자를 말하며, 특히 쇼트키 배리어 다이오드를 만드는데 있어서 쇼트키 배리어 높이(SBH; Schottky Barrier Height)는 중요한 변수이고, 쇼트키 배리어 높이는 역누설전류(reverse leakage current)에 대한 쇼트키 배리어를 나타내는 것으로, PN 다이오드의 내부전계(built-in potential)보다 낮아 높은 순방향 전류특성과 함께 단극성(unipolar)동작으로 인해 짧은 역방향 회복시간(reverse recovery time)을 가지는 특징이 있다.
하지만, 이와 같은 쇼트키 배리어 다이오드는 전극의 단부 및 PN 접합의 단부에 집중되는 전계에 의해 다이오드의 내전압 특성이 현저하게 저하되는 문제가 있었는데, 고전압 특성을 증가시키기 위하여 일반적으로 Field Limited Ring (이하, FLR) 구조를 사용하였다.
그러나 내압을 증가시키기 위해서 많은 수의 FLR을 추가하게 되면 칩 사이즈 증가와 더불어 고농도 도핑으로 인해 FLR에서의 전계집중도가 증가하여 고내압 특성이 오히려 반감하게 되는 문제점과 FLR사이의 간격을 좁게하여 FLR사이의 공핍층을 연결하는 공정이 어려워지기 때문에 FLR의 개수를 늘리는 것에는 한계가 있는 문제점 또한 있었다.
이러한 FLR에서 고내압 특성이 반감되는 문제점을 해결하기 위하여, 대한민국 등록특허공보 제10-1830174호 “전계제한링이 형성된 전력반도체용 소자 및 그 제조방법”은 전계제한링의 접합깊이를 선형적으로 증가 또는 감소하도록 변화시켜 실리콘 카바이드 전력반도체 소자의 항복전압을 증가시키는 기술을 공지한 바 있으나, 주 접합으로부터 멀어질수록 깊이가 변화하여 공정이 까다로우며 최적화 설계의 어려운 단점 또한 있었다.
또한, 표면 전계를 완화함으로써 더욱 큰 항복전압의 특성을 가지기 위하여, 대한민국 등록특허공보 제10-1036380호 “실리콘 카바이드 소자를 위한 에지 링 종단”에서 복수의 고농도 전계제한링의 일측에 저농도 전계제한링을 형성하여 역방향 바이어스의 FLR의 표면 전계가 감소하는 효과를 발휘하여 동일한 면적에서 더 높은 내압을 얻을 수 있는 기술을 공지한 바 있으나, 반도체 표면에 마스크 필름을 정확하게 위치시키고 빛을 가하여 회로를 구성하는 마스크 얼라이너 작업 시 전계제한링의 시프트가 종종 발생하여 공핍영역이 충분히 연결되지 못하여 내압이 증가하는 효과를 볼 수 없게 되는 단점이 있었다.
따라서, 쇼트키 다이오드의 고내압 특성은 향상하면서 공정은 더욱 간단하고 공정 시 FLR의 미끄러짐에 의해 생기는 불량에 대한 신뢰도가 높은 실리콘 카바이드 쇼트키 베리어 다이오드 및 제조방법이 필요한 실정이다.
대한민국 등록특허 제10-1830174호 (2018.02.12.) 대한민국 등록특허 제10-1036380호 (2011.05.16.)
본 발명은 상기한 문제점을 해결하기 위하여 창작된 것으로, 본 발명의 목적은 각각의 농도로 도핑된 제1 전계제한링과 제2 전계제한링을 구비하여 전극의 단부에 집중되는 전계를 분산하여 항복전압을 높이고, 각각의 정해진 깊이와 폭 및 간격으로 제1 전계제한링과 제2 전계제한링을 형성하며, 마스크 얼라이너 시 전계제한링의 미끄러짐을 공정이 간편한 고내압 실리콘 카바이드 쇼트키 베리어 다이오드 및 제조 방법을 제공할 수 있다.
본 발명의 목적들은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 본 발명의 기술분야에서 통상의 지식을 지닌 자에게 명확하게 이해될 수 있을 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 고내압 실리콘 카바이드 쇼트키 베리어 다이오드 제조방법은n+형 실리콘 카바이드 기판(10)의 상면에 n-형 실리콘 카바이드 에피텍셜층(20)을 성장시키는 에피텍셜층성장단계(S10); 상기 n-형 실리콘 카바이드 에피텍셜층(20) 상면에 산화막(30)을 형성하는 산화막형성단계(S20); 상기 산화막(30) 상면에 p+이온 주입을 위한 일정 간격을 갖는 복수의 트렌치를 패터닝 하는 제1 패터닝단계(S30); 상기 산화막(30)부터 상기 n-형 실리콘 카바이드 에피텍셜층(20)의 표면까지 상기 제1 패터닝단계(S30)에 따라 트렌치하고 p+이온을 주입하여 주 접합부(40)와 제1 전계제한링(41)을 형성하는 p+이온주입단계(S40); 상기 산화막(30)을 재형성하며, 상기 산화막(30) 상면에 p-이온 주입을 위한 일정 간격을 갖는 복수의 트렌치를 패터닝 하는 제2 패터닝단계(S50); 상기 산화막(30)부터 상기 주 접합부(40)와 상기 제1 전계제한링(41) 및 상기 n-형 실리콘 카바이드 에피텍셜층(20)의 표면까지 상기 제2 패터닝단계(S50)에 따라 트렌치하고 p-이온을 주입하여 제2 전계제한링(50)을 형성하는 p-이온주입단계(S60); 상기 산화막(30)을 재형성하며, 상기 주 접합부(40) 상면에 위치한 산화막(30) 일부를 제거하고, 쇼트키 금속(60)을 노출된 상기 주 접합부(40)와 접촉시키며, 상기 쇼트키 금속(60)의 상면에 전극(70)을 형성하는 전극형성단계(S70);를 포함한다.
더하여, 상기 p-이온주입단계(S60)에서, 상기 제2 전계제한링(50)은, 상기 주 접합부(40)와 상기 제1 전계제한링(41)의 바깥방향으로 일부분 겹치게 형성하는 것이 특징으로 한다.
또한, 상기 p-이온주입단계(S60)에서, 상기 제2 전계제한링(50)은, 상기 주 접합부(40)와 상기 제1 전계제한링(41) 보다 형성되는 깊이가 얕은 것이 특징으로 한다.
게다가, 상기 전극형성단계(S70)에서, 상기 쇼트키 금속(60)은, 상기 산화막(30)의 상부로 일측이 중첩되도록 형성하는 것이 특징으로 한다.
이와 더불어 본 발명은 n+형 실리콘 카바이드 기판(10)의 상면에 성장된 n-실리콘 카바이드 에피텍셜층(20); 상기 n-실리콘 카바이드 에피텍셜층(20) 상단부 일측을 트렌치하고 p+이온을 주입하여 형성되는 주 접합부(40); 상기 주 접합부(40)의 바깥 방향으로 일정한 간격을 가지며, 복수의 트렌치 패터닝을 따라 p+이온이 주입된 제1 전계제한링(41); 상기 주 접합부(40)와 상기 제1 전계제한링(41)의 바깥 방향으로 일정한 간격을 가지며, 복수의 트렌치 패터닝을 따라 p-이온이 주입된 제2 전계제한링(50); 상기 n-실리콘 카바이드 에피텍셜층(20) 상면에 위치하며, 상기 주 접합부(40)와 상기 제1 전계제한링(41) 및 상기 제2 전계제한링(50)을 덮는 산화막(30); 상기 주 접합부(40)와 접촉하는 쇼트키 금속(60); 및 상기 쇼트키 금속(60) 상면에 전극(70)을 포함한다.
이때, 상기 제2 전계제한링(50)은 상기 주 접합부(40)와 상기 제1 전계제한링(41)의 바깥방향으로 일부분 겹치게 형성되는 것이 특징으로 한다.
또한, 상기 제2 전계제한링(50)은 상기 주 접합부(40)와 상기 제1 전계제한링(41) 보다 형성되는 깊이가 얕은 것이 특징으로 한다.
게다가, 상기 쇼트키 금속(60)은, 상기 산화막(30)의 상부로 일측이 중첩되도록 형성되는 것이 특징으로 한다.
본 발명은 각각의 농도로 도핑된 제1 전계제한링과 제2 전계제한링을 구비하여 전극의 단부에 집중되는 전계를 분산하여 항복전압을 높이고, 각각의 정해진 깊이와 폭 및 간격으로 제1 전계제한링과 제2 전계제한링을 형성하며, 마스크 얼라이너 시 전계제한링의 미끄러짐을 공정이 간편한 고내압 실리콘 카바이드 쇼트키 베리어 다이오드 및 제조 방법을 제공할 수 있는 효과가 있다.
도 1 내지 도 5는 본 발명에 따른 실리콘 카바이드 쇼트키 베리어 다이오드의 제조방법을 나타낸 순서도이다.
도 6은 본 발명에 따른 제1 전계제한링의 깊이에 따른 농도의 그래프이다.
도 7은 본 발명에 따른 제2 전계제한링의 깊이에 따른 농도의 그래프이다.
도 8은 본 발명에 따른 제2 전계제한링의 유무에 따른 항복전압 비교 그래프이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
아래 첨부된 도면을 참조하여 본 발명의 실시를 위한 구체적인 내용을 상세히 설명한다. 도면에 관계없이 동일한 부재번호는 동일한 구성요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며, 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 1 내지 도 5는 본 발명에 따른 실리콘 카바이드 쇼트키 베리어 다이오드의 제조방법을 나타낸 순서도이다.
도 1에 도시된 바와 같이, 에피텍셜층성장단계(S10)는 n+형 실리콘 카바이드 기판(10)의 상면에 n-형 실리콘 카바이드 에피텍셜층(20)을 성장시키는 단계이며, n-형 실리콘 카바이드 에피텍셜층(20)을 성장시키는 방법의 실시예로는 화학기상증착(CVD, chemical vapor deposition) 공법을 사용하여 n-형 불순물이 도핑되면서 n-형 실리콘 카바이드 에피텍셜층(20)을 일정 두께까지 성장시킨다.
올바른 실시예로, n+형 실리콘 카바이드 기판(10)은 3C-SiC, 4H-SiC 및 6H-SiC 중에서 어느 하나 이상이 선택적으로 적용될 수 있으며, n-형 실리콘 카바이드 에피텍셜층(20)은 HYPE(Hydride Vapor Phase Epitaxy), MOCVD(Metal Organic Chemical VaporDeposition), MBE(Molecular Beam Epitaxy) 또는 스퍼터링을 이용하여 성장될 수 있지만, 이에 한정하지는 않는다.
도 2에 도시된 바와 같이, 산화막형성단계(S20)는 n-형 실리콘 카바이드 에피텍셜층(20) 상면에 산화막(30)을 형성하는 단계이며, 산화막(30)은 증착 또는 성장된 산화막으로, 이산화규소로 형성된 산화막, 질화규소로 형성된 질화막, 산화막-질화막-산화막 구조 및/또는 산화질화막 또는 폴리이미드층과 같은 유기막을 사용할 수 있다.
도 1 내지 도 2에 도시된 바와 같이, n+ 실리콘 카바이드 기판(10)의 상면에 n-형 실리콘 카바이드 에피텍셜층(20)을 형성한 후에 산화막(30)을 형성하는 이유는 n-형 실리콘 카바이드 에피텍셜층(20)을 트렌치 작업을 하기 위한 패터닝을 하기 위함이다.
도 3에 도시된 바와 같이, 제1 패터닝단계(S30)는 산화막(30) 상면에 고농도로 도핑된 p+이온 주입을 위한 일정 간격을 갖는 복수의 트렌치를 패터닝 하는 단계이며,
다음으로, 고농도로 도핑된 p+이온주입단계(S40)는 산화막(30)부터 n-형 실리콘 카바이드 에피텍셜층(20)의 표면까지 마스크를 통하여 트렌치하고 p+이온을 주입하여 주 접합부(40)와 제1 전계제한링(41)을 형성하는 단계이다.
도 4에 도시된 바와 같이, 제2 패터닝단계(S50)는 산화막(30)을 재형성하며, 산화막(30) 상면에 저농도로 도핑된 p-이온 주입을 위한 일정 간격을 갖는 복수의 트렌치를 패터닝 하는 단계이고,
다음으로, 저농도로 도핑된 p-이온주입단계(S60)는 산화막(30)부터 주 접합부(40)와 제1 전계제한링(41) 및 n-형 실리콘 카바이드 에피텍셜층(20)의 표면까지 마스크를 통하여 트렌치하고 p-이온을 주입하여 제2 전계제한링(50)을 형성하는 단계이다.
특히, 제2 전계제한링(50)은 주 접합부(40)와 제1 전계제한링(41)의 바깥방향으로 일부분 겹치게 형성되는데, p+이온의 측면에 p-의 이온을 주입하는 방식과 비교하였을 때, p+이온과 p-이온이 겹치는 폭만큼 간격에 대한 여유를 둘 수 있으므로 공핍층 연결이 쉬워지고, 제1 전계제한링(41)의 간격을 좁혀 내압을 높이거나, 패터닝을 여유 있게 하여 불량률을 줄일 수 있는 장점이 생기게 된다.
더하여, 제1 패터닝단계와 제2 패터닝단계 중에 있는 노광(Exposure) 및 정렬(mask align)하는 과정에서 p+이온으로 구성된 주 접합부(40)와 제1 전계제한링(41)과 p-이온으로 구성된 제2 전계제한링(50)의 간격이 넓어짐에 따라 공핍층을 단절시키는 불량이 발생할 수 있는데, 제2 전계제한링(50)이 주 접합부(40)와 제1 전계제한링(41)의 바깥방향으로 일부분 겹치게 됨으로써, 공핍층을 단절시키는 간격에 대하여 여유가 생기게 되므로 밀림(shift) 현상에 대한 불량을 예방할 수 있게 된다.
또한, p-이온의 공핍층이 p+의 공핍층보다 넓게 퍼지는 특성을 활용하여, 제2 전계제한링(50)은 주 접합부(40)와 제1 전계제한링(41) 보다 형성되는 깊이가 얕게 형성되며, 이를 통하여 공핍층의 연결이 일정하게 유지될 수 있게된다.
도 5에 도시된 바와 같이, 전극형성단계(S70)는 산화막(30)을 재형성하며, 주 접합부(40) 상면에 위치한 산화막(30) 일부를 제거하고, 쇼트키 금속(60)을 노출된 상기 주 접합부(40)와 접촉시키며, 쇼트키 금속(60)의 상면에 전극(70)을 형성하는 단계이다.
이때, 쇼트키 금속(60)은 산화막(30)의 상부로 일측이 중첩되도록 형성하는데, 이를 통하여 쇼트키 금속(60)의 하부에 집중되는 전계를 분산하며, 주 접합부(40)의 공핍층을, 첫 번째 제1 전계제한링(41)까지 완만하게 연결할 수 있게 된다.
도 6 내지 도 7은 본 발명에 따른 제1 전계제한링(41)과 제2 전계제한링(50)의 깊이에 따른 농도를 나탄낸 그래프이다.
도 6 내지 도 7에 도시된 바와 같이, p+와 p-이온을 알루미늄(Al)을 통하여 형성하고, n-형 실리콘 카바이드 에피텍셜층(20)은 약
Figure 112020128017195-pat00001
으로 도핑한 상태이다.
에피텍셜층(20) 표면에서 깊이 약 0.6
Figure 112020128017195-pat00002
에서, 주 접합부(40)와 제1 전계제한링(41)을 형성하는 p+이온의 농도는 약
Figure 112020128017195-pat00003
~
Figure 112020128017195-pat00004
로 도핑하였으며, 에피텍셜층(20) 표면에서 깊이 약 0.4
Figure 112020128017195-pat00005
에서 형성되는 제2 전계제한링(50)을 형성하는 p-이온의 농도는 약
Figure 112020128017195-pat00006
~
Figure 112020128017195-pat00007
으로 도핑하였으나, 해당 p이온의 금속 종류와 해당 도핑 수치 및 깊이를 한정하는 것은 아니다.
도 8은 제2 전계제한링의 유무에 따른 항복전압 비교 그래프이다.
도시된 바와 같이, p+타입의 주 접합부(40)와 제1 전계제한링(41)만 구성하였을 때의 내압보다 p-타입의 제2 전계제한링(50)을 추가하였을 때 높은 항복전압을 보임을 확인할 수 있다.
이상과 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해되어야 한다.
10: n+형 실리콘 카바이드 기판
20: n-형 실리콘 카바이드 에피텍셜층
30: 산화막
40: 주 접합부
41: 제1 전계제한링
50: 제2 전계제한링
60: 쇼트키 금속
70: 전극

Claims (8)

  1. n+형 실리콘 카바이드 기판(10)의 상면에 n-형 실리콘 카바이드 에피텍셜층(20)을 성장시키는 에피텍셜층성장단계(S10);
    상기 n-형 실리콘 카바이드 에피텍셜층(20) 상면에 산화막(30)을 형성하는 산화막형성단계(S20);
    상기 산화막(30) 상면에 p+이온 주입을 위한 일정 간격을 갖는 복수의 트렌치를 패터닝 하는 제1 패터닝단계(S30);
    상기 산화막(30)부터 상기 n-형 실리콘 카바이드 에피텍셜층(20)의 표면까지 상기 제1 패터닝단계(S30)에 따라 트렌치하고 p+이온을 주입하여 주 접합부(40)와 제1 전계제한링(41)을 형성하는 p+이온주입단계(S40);
    상기 산화막(30)을 재형성하며, 상기 산화막(30) 상면에 p-이온 주입을 위한 일정 간격을 갖는 복수의 트렌치를 패터닝 하는 제2 패터닝단계(S50);
    상기 산화막(30)부터 상기 주 접합부(40)와 상기 제1 전계제한링(41) 및 상기 n-형 실리콘 카바이드 에피텍셜층(20)의 표면까지 상기 제2 패터닝단계(S50)에 따라 트렌치하고 p-이온을 주입하여 제2 전계제한링(50)을 형성하는 p-이온주입단계(S60);
    상기 산화막(30)을 재형성하며, 상기 주 접합부(40) 상면에 위치한 산화막(30) 일부를 제거하고, 쇼트키 금속(60)을 노출된 상기 주 접합부(40)와 접촉시키며, 상기 쇼트키 금속(60)의 상면에 전극(70)을 형성하는 전극형성단계(S70);를 포함하며,
    상기 p-이온주입단계(S60)에서,
    상기 제2 전계제한링(50)은,
    상기 주 접합부(40)와 상기 제1 전계제한링(41)의 바깥방향으로 일부분 겹치게 형성되는 것이 특징인 고내압 실리콘 카바이드 쇼트키 베리어 다이오드 제조방법.
  2. 삭제
  3. 제 1항에 있어서,
    상기 p-이온주입단계(S60)에서,
    상기 제2 전계제한링(50)은,
    상기 주 접합부(40)와 상기 제1 전계제한링(41) 보다 형성되는 깊이가 얕은 것이 특징인 고내압 실리콘 카바이드 쇼트키 베리어 다이오드 제조방법.
  4. 제 1 항에 있어서,
    상기 전극형성단계(S70)에서,
    상기 쇼트키 금속(60)은,
    상기 산화막(30)의 상부로 일측이 중첩되도록 형성하는 것이 특징인 고내압 실리콘 카바이드 쇼트키 베리어 다이오드 제조방법.
  5. n+형 실리콘 카바이드 기판(10)의 상면에 성장된 n-실리콘 카바이드 에피텍셜층(20);
    상기 n-실리콘 카바이드 에피텍셜층(20) 상단부 일측을 트렌치하고 p+이온을 주입하여 형성되는 주 접합부(40);
    상기 주 접합부(40)의 바깥 방향으로 일정한 간격을 가지며, 복수의 트렌치 패터닝을 따라 p+이온이 주입된 제1 전계제한링(41);
    상기 주 접합부(40)와 상기 제1 전계제한링(41)의 바깥 방향으로 일정한 간격을 가지며, 복수의 트렌치 패터닝을 따라 p-이온이 주입된 제2 전계제한링(50);
    상기 n-실리콘 카바이드 에피텍셜층(20) 상면에 위치하며, 상기 주 접합부(40)와 상기 제1 전계제한링(41) 및 상기 제2 전계제한링(50)을 덮는 산화막(30);
    상기 주 접합부(40)와 접촉하는 쇼트키 금속(60); 및
    상기 쇼트키 금속(60) 상면에 전극(70)을 포함하며,
    상기 제2 전계제한링(50)은,
    상기 주 접합부(40)와 상기 제1 전계제한링(41)의 바깥방향으로 일부분 겹치게 형성되는 것이 특징인 고내압 실리콘 카바이드 쇼트키 베리어 다이오드.
  6. 삭제
  7. 제 5항에 있어서,
    상기 제2 전계제한링(50)은,
    상기 주 접합부(40)와 상기 제1 전계제한링(41) 보다 형성되는 깊이가 얕은 것이 특징인 고내압 실리콘 카바이드 쇼트키 베리어 다이오드.
  8. 제 5항에 있어서,
    상기 쇼트키 금속(60)은,
    상기 산화막(30)의 상부로 일측이 중첩되도록 형성되는 것이 특징인 고내압 실리콘 카바이드 쇼트키 베리어 다이오드.
KR1020200161882A 2020-11-27 2020-11-27 고내압 실리콘 카바이드 쇼트키 베리어 다이오드 및 제조방법 KR102372131B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020200161882A KR102372131B1 (ko) 2020-11-27 2020-11-27 고내압 실리콘 카바이드 쇼트키 베리어 다이오드 및 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200161882A KR102372131B1 (ko) 2020-11-27 2020-11-27 고내압 실리콘 카바이드 쇼트키 베리어 다이오드 및 제조방법

Publications (1)

Publication Number Publication Date
KR102372131B1 true KR102372131B1 (ko) 2022-03-08

Family

ID=80812219

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200161882A KR102372131B1 (ko) 2020-11-27 2020-11-27 고내압 실리콘 카바이드 쇼트키 베리어 다이오드 및 제조방법

Country Status (1)

Country Link
KR (1) KR102372131B1 (ko)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100128303A (ko) * 2008-02-26 2010-12-07 크리, 인코포레이티드 실리콘 카바이드 디바이스를 위한 이중 가드 링 에지 종단 및 이를 포함하는 실리콘 카바이드 디바이스를 제조하는 방법
KR101036380B1 (ko) 2003-01-15 2011-05-23 크리 인코포레이티드 실리콘 카바이드 소자를 위한 에지 링 종단
JP2015115373A (ja) * 2013-12-09 2015-06-22 富士電機株式会社 半導体装置および半導体装置の製造方法
KR101830174B1 (ko) 2015-10-20 2018-02-20 한국전기연구원 전계제한링이 형성된 전력반도체용 소자 및 그 제조방법
KR20180044113A (ko) * 2016-10-21 2018-05-02 한국전기연구원 실리콘 카바이드 반도체 소자의 제조방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101036380B1 (ko) 2003-01-15 2011-05-23 크리 인코포레이티드 실리콘 카바이드 소자를 위한 에지 링 종단
KR20100128303A (ko) * 2008-02-26 2010-12-07 크리, 인코포레이티드 실리콘 카바이드 디바이스를 위한 이중 가드 링 에지 종단 및 이를 포함하는 실리콘 카바이드 디바이스를 제조하는 방법
JP2015115373A (ja) * 2013-12-09 2015-06-22 富士電機株式会社 半導体装置および半導体装置の製造方法
KR101830174B1 (ko) 2015-10-20 2018-02-20 한국전기연구원 전계제한링이 형성된 전력반도체용 소자 및 그 제조방법
KR20180044113A (ko) * 2016-10-21 2018-05-02 한국전기연구원 실리콘 카바이드 반도체 소자의 제조방법

Similar Documents

Publication Publication Date Title
US11342420B2 (en) Heterojunction devices and methods for fabricating the same
US8618557B2 (en) Wide-band-gap reverse-blocking MOS-type semiconductor device
US7605441B2 (en) Semiconductor device
US20130140584A1 (en) Semiconductor device
JP5665912B2 (ja) 半導体装置及びその製造方法
WO2018010545A1 (zh) 一种异质结终端的碳化硅功率器件及其制备方法
US10121909B2 (en) Power semiconductor rectifier with controllable on-state voltage
US20090224354A1 (en) Junction barrier schottky diode with submicron channels
US9236434B2 (en) Semiconductor device and manufacturing method thereof
JP5428435B2 (ja) ショットキーバリアダイオードを備えた半導体装置およびその製造方法
US11869940B2 (en) Feeder design with high current capability
KR101461886B1 (ko) 쇼트키 배리어 다이오드 및 그 제조 방법
CN114220870A (zh) 全方位肖特基接触的沟槽型半导体器件及其制造方法
JP2022019598A (ja) 改良した電気的特性を有するｊｂｓダイオードを有するワイドバンドギャップ半導体電子装置及びその製造方法
KR102016447B1 (ko) 폴리실리콘을 이용한 실리콘카바이드 트렌치 쇼트키 배리어 다이오드의 제조방법
JP2010206014A (ja) 半導体装置
US20230307556A1 (en) Silicon carbide semiconductor device
KR102372131B1 (ko) 고내압 실리콘 카바이드 쇼트키 베리어 다이오드 및 제조방법
KR20150078454A (ko) 쇼트키 배리어 다이오드 및 그 제조 방법
US20230420577A1 (en) Semiconductor device with selectively grown field oxide layer in edge termination region
US20230307236A1 (en) Method for manufacturing semiconductor device
US11769841B2 (en) Junction barrier Schottky diode device and method for fabricating the same
US20240113235A1 (en) Silicon carbide device with single metallization process for ohmic and schottky contacts
US20220216335A1 (en) Semiconductor device
JP2023140254A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant