JP2015115373A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

【課題】高信頼性のワイドバンドギャップ半導体を用いて高耐圧の構造を実現でき、簡単に製造できること。
【解決手段】半導体装置は、第1導電型の半導体基板1と、半導体基板1の表面上の低不純物濃度の第1導電型の半導体堆積膜2と、半導体堆積膜2に形成されるデバイスの終端構造と、を有する。この半導体装置は、半導体堆積膜2の表面層に形成された金属/半導体接合、または金属/半導体接合と絶縁体/半導体接合の複合構造を含む活性領域101を少なくとも部分的に取り囲む第1の第2導電型領域3と、半導体堆積膜2上の活性領域101を囲む耐圧構造部102に形成された第2の第2導電型領域13と、第2の第2導電型領域13の下部に位置し、半導体堆積膜2の表面層で第1の第2導電型領域3の周囲に、互いに接触しないよう所定間隔を有して形成された、第2の第2導電型領域13よりも高不純物濃度の複数の第3の第2導電型領域5と、を有する。
【選択図】図1

Description

本発明は、ワイドバンドギャップ半導体を高耐圧化した半導体装置および半導体装置の製造方法に関する。
従来、高電圧や大電流を制御するパワー半導体装置の構成材料として、シリコン(Si)が用いられている。パワー半導体装置は、バイポーラトランジスタやIGBT(絶縁ゲート型バイポーラトランジスタ)、MOSFET(絶縁ゲート型電界効果トランジスタ)など複数種類あり、これらは用途に合わせて使い分けられている。
例えば、バイポーラトランジスタやIGBTは、MOSFETに比べて電流密度は高く大電流化が可能であるが、高速にスイッチングさせることができない。具体的には、バイポーラトランジスタは数kHz程度のスイッチング周波数での使用が限界であり、IGBTは数十kHz程度のスイッチング周波数での使用が限界である。一方、パワーMOSFETは、バイポーラトランジスタやIGBTに比べて電流密度が低く大電流化が難しいが、数MHz程度までの高速スイッチング動作が可能である。
市場では大電流と高速性とを兼ね備えたパワー半導体装置への要求が強く、IGBTやパワーMOSFETはその改良に力が注がれ、現在ではほぼ材料限界に近いところまで開発が進んでいる。パワー半導体装置の観点からシリコンに代わる半導体材料の検討されており、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を作製(製造)可能な半導体材料として炭化珪素(SiC)が注目を集めている(例えば、下記非特許文献1参照)。
炭化珪素は、化学的に非常に安定した半導体材料であり、バンドギャップが3eVと広く、高温でも半導体として極めて安定的に使用することができる。また、炭化珪素は、最大電界強度もシリコンより1桁以上大きいため、オン抵抗を十分に小さくすることができる半導体材料として期待される。このような炭化珪素の特長は、他のシリコンよりもバンドギャップが広い半導体(以下、ワイドバンドギャップ半導体とする)である、例えば窒化ガリウム(GaN)にもあてはまる。このため、ワイドバンドギャップ半導体を用いることにより、半導体装置の高耐圧化を図ることができる(例えば、下記非特許文献2参照)。
このような高耐圧半導体装置では、素子構造が形成された活性領域だけでなく、活性領域の周辺部に設けられ耐圧を保持する耐圧構造部にも高電圧が印加され、耐圧構造部に電界が集中する。高耐圧半導体装置の耐圧は、半導体の不純物濃度、厚さおよび電界強度によって決定され、このように半導体固有の特長によって決定される破壊耐量は活性領域から耐圧構造部にわたって等しい。このため、耐圧構造部に電界が集中することにより、耐圧構造部に破壊耐量を超えた電気的負荷がかかり破壊に至る虞がある。
耐圧構造部の電界を緩和または分散させることで高耐圧半導体装置全体の耐圧を向上させた装置として、接合終端(JTE:Junction Termination Extension)構造や、フローティングリミッティングリング(FLR:Floating field Limiting Ring)構造などの終端構造を耐圧構造部に形成した半導体装置が公知である。また、FLRに接するフローティングの金属電極をフィールドプレート(FP:Field Plate)として配置し、耐圧構造部に生じた電荷を放出させることにより信頼性の向上を図った半導体装置が公知である(例えば、下記特許文献1,2参照)。
特開2010−50147号公報 特開2006−165225号公報
ケイ・シェナイ(K.Shenai)、外2名、オプティマム セミコンダクターズ フォー ハイパワー エレクトロニクス(Optimum Semiconductors for High−Power Electronics)、アイ・トリプル・イー トランザクションズ オン エレクトロン デバイシズ(IEEE Transactions on Electron Devices)、1989年9月、第36巻、第9号、p.1811−1823 ビー・ジャヤン・バリガ(B.Jayant Baliga)著、シリコン カーバイド パワー デバイシズ(Silicon Carbide Power Devices)、(米国)、ワールド サイエンティフィック パブリッシング カンパニー(World Scientific Publishing Co.)、2006年3月30日、p.61
しかしながら、ワイドバンドギャップ半導体で構成された半導体装置は、上記非特許文献2で開示されるように、シリコンで構成された半導体装置よりも不純物濃度の高い半導体基板に素子構造が形成される。このため、FLR構造で耐圧構造を形成する場合、条件によっては1μm以下の微細構造で設計しなければならず、微細加工が困難なワイドバンドギャップ半導体での採用は困難である。
上記特許文献2では、不純物濃度の高いSiC半導体基板に数μm以上の設計が可能なJTE構造で耐圧を維持している。しかしながら、この構造を形成するためには低濃度のJTE構造を作るためのイオン注入工程を追加しなければならない。このため、長時間の工程を必要とする高温でイオン注入を行わなければならないSiC半導体では、JTE構造を持つ素子を製造するために、多くの時間と費用が必要となる。
この発明は、上述した従来技術による問題点を解消するため、高信頼性のワイドバンドギャップ半導体を用いて高耐圧の構造を実現でき、簡単に製造できる半導体装置および半導体装置の製造方法を提供することを目的とする。
上記目的を達成するため、本発明の半導体装置は、シリコンよりもバンドギャップが広い半導体からなる第1導電型の半導体基板と、前記半導体基板の表面上に形成された、シリコンよりもバンドギャップが広い半導体からなり、かつ前記半導体基板よりも低不純物濃度の第1導電型の半導体堆積膜と、前記半導体堆積膜に形成されるデバイスの終端構造と、を有する半導体装置において、前記半導体堆積膜の表面層に形成された金属/半導体接合、または金属/半導体接合と絶縁体/半導体接合の複合構造を含む活性領域を少なくとも部分的に取り囲む第1の第2導電型領域と、前記半導体堆積膜上の前記活性領域を囲む耐圧構造部に形成された第2の第2導電型領域と、前記第2の第2導電型領域の下部に位置し、前記半導体堆積膜の表面層で前記第1の第2導電型領域の周囲に、互いに接触しないよう所定間隔を有して形成された、前記第2の第2導電型領域よりも高不純物濃度の複数の第3の第2導電型領域と、を有することを特徴とする。
また、前記活性領域に形成される構造は、前記半導体堆積層の表面層に選択的に形成された高不純物濃度の第2導電型半導体領域と、前記半導体堆積層ならびに前記第2導電型半導体領域の上に位置し、第2導電型で比較的低不純物濃度の半導体層と、前記半導体層の表面層に選択的に形成された第1導電型のソース領域と、前記半導体堆積層上の前記半導体層を貫通して前記半導体堆積層に達するように形成された第1導電型のウェル領域と、前記ソース領域と前記ウェル領域とに挟まれた前記半導体層の表面露出部上の少なくとも一部にゲート絶縁膜を介して設けられたゲート電極層と、前記ソース領域と前記半導体層との表面に共通に接触するソース電極と、前記半導体基板の裏面に設けられたドレイン電極と、を有する縦型絶縁ゲート型電界効果トランジスタの耐圧構造であることを特徴とする。
また、前記活性領域において前記半導体堆積膜の少なくとも一部が金属堆積膜と接合され、界面がショットキー界面となっていることを特徴とする。
また、複数の前記第3の第2導電型領域は、前記活性領域から外側につれて互いの間隔が広がって形成されたことを特徴とする。
また、前記半導体基板が炭化珪素であることを特徴とする。
また、前記半導体基板の結晶学的面指数は(000−1)に対して平行な面、もしくは10度以内に傾いた面であることを特徴とする。
また、本発明の半導体装置の製造方法は、シリコンよりもバンドギャップが広い半導体からなる第1導電型の半導体基板と、前記半導体基板の表面上に形成された、シリコンよりもバンドギャップが広い半導体からなり、かつ前記半導体基板よりも低不純物濃度の第1導電型の半導体堆積膜と、前記半導体堆積膜に形成されるデバイスの終端構造と、を有する半導体装置の製造方法において、前記半導体堆積膜の表面層に、金属/半導体接合、または金属/半導体接合と絶縁体/半導体接合の複合構造を含む活性領域を少なくとも部分的に取り囲み第1の第2導電型領域を形成する工程と、前記半導体堆積膜の表面層の前記活性領域を囲む耐圧構造部で前記第1の第2導電型領域の周囲に、互いに接触しないよう所定間隔を有して複数の第2の第2導電型領域を形成する工程と、前記半導体堆積膜の、前記第2の第2導電型領域が形成された部分の上に、低不純物濃度の第2導電型領域を形成する工程と、を含むことを特徴とする。
また、前記第2の第2導電型領域を形成する工程は、前記活性領域に所定の間隔で複数設けられるJBS構造の第4の第2導電型領域を同時に形成することを特徴とする。
上記構成によれば、半導体堆積膜上の活性領域を囲む耐圧構造部に第2の第2導電型領域を設け、耐圧構造部の電界強度を緩和する。また、活性領域に所定の間隔で複数設けられるJBS構造の領域と同時に第3の第2導電型領域を形成することができ、製造工程を減らすことにより時間と費用を抑え、現状の製造プロセス技術に沿った1μm以上の設計のFLR構造を実現できる。
本発明によれば、高信頼性のワイドバンドギャップ半導体を用いて高耐圧の構造を実現でき、簡単に製造できるようになる。
図1は、実施の形態1にかかる炭化珪素半導体装置の構成を示す断面図である。 図2は、実施の形態1にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。(その1) 図3は、実施の形態1にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。(その2) 図4は、実施の形態1にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。(その3) 図5は、実施の形態2にかかる炭化珪素半導体装置の構成を示す断面図である。 図6Aは、実施例にかかる炭化珪素半導体装置の耐圧構造部の構成を示す断面図である。 図6Bは、比較例にかかる炭化珪素半導体装置の耐圧構造部の構成を示す断面図である。 図7は、比較例にかかる炭化珪素半導体装置の耐圧特性を示す特性図である。 図8は、実施例にかかる炭化珪素半導体装置の耐圧特性を示す特性図である。
(実施の形態)
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、nまたはpを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、nやpに付す+および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数をあらわしている。
(実施の形態1)
本発明にかかる半導体装置は、シリコンよりもバンドギャップが広い半導体(ワイドバンドギャップ半導体)を用いて構成される。実施の形態1においては、ワイドバンドギャップ半導体として例えば炭化珪素(SiC)を用いて作製された炭化珪素半導体装置について、接合障壁ショットキー(JBS:Junction Barrier Schottky)構造のダイオードを例に説明する。
図1は、実施の形態1にかかる炭化珪素半導体装置の構成を示す断面図である。図1に示すように、実施の形態1にかかる炭化珪素半導体装置は、n+型炭化珪素基板(半導体基板)1の主面上にn型炭化珪素エピタキシャル層(半導体堆積層)2が堆積されている。
+型炭化珪素基板1は、例えば窒素(N)がドーピングされた炭化珪素単結晶基板である。n型炭化珪素エピタキシャル層2は、n+型炭化珪素基板1よりも低い不純物濃度で例えば窒素がドーピングされてなる低濃度n型ドリフト層である。以下、n+型炭化珪素基板1単体、またはn+型炭化珪素基板1とn型炭化珪素エピタキシャル層2とを併せて炭化珪素半導体基体とする。n型炭化珪素エピタキシャル層2のn+型炭化珪素基板1側に対して反対側(炭化珪素半導体基体のおもて面側)の表面層には、p+型領域3(第2導電型領域)、p+型領域4、およびp+型領域5(第2導電型領域)が選択的に設けられている。
+型領域5は、活性領域101の周辺部に設けられ活性領域101を囲む耐圧構造部102に設けられている。耐圧構造部102は、耐圧を保持する領域である。耐圧構造部102は、第1導電型半導体領域(n型炭化珪素エピタキシャル層2)を挟んで活性領域101を囲む複数のp+型領域5から構成されており、第1導電型半導体領域の幅(n型炭化珪素エピタキシャル層2の、p+型領域5間に挟まれた部分の幅)は、活性領域101から離れるにつれ広くなる構造となっている。また、p+型領域3は、ダイオードの素子構造が形成された活性領域101側に設けられ、n型炭化珪素エピタキシャル層2とショットキー接合を形成するショットキー電極9に接する。ショットキー電極9については後述する。
+型領域3,4および5は、例えばアルミニウム(Al)がドーピングされてなる。p+型領域3および4の不純物濃度は、1.0×1018cm-3〜1.0×1020cm-3であるのが好ましい。その理由は、本発明の効果(高耐圧化)が顕著にあらわれるからである。
+型領域4は、活性領域101に所定の間隔で複数設けられ、JBS構造(素子構造)を構成する(図中点線で示す部分)。p+型領域4の不純物濃度は、p+型領域3の不純物濃度と等しくてもよい。活性領域101側から耐圧構造部102へ向かって、p+型領域4およびp+型領域3の順で並列に配置されている。
耐圧構造部102の上部、n型炭化珪素エピタキシャル層2の表面には、p型炭化珪素エピタキシャル層13(第2導電型領域)が設けられる。p型炭化珪素エピタキシャル層13の不純物濃度は、n型炭化珪素エピタキシャル層2の不純物濃度よりも低いのが好ましい。その理由は、所望の耐圧を得やすくなるとともに、本発明の効果(耐圧構造部102の電界強度を緩和する効果が高くなる)が顕著にあらわれるからである。p+型領域5とp型炭化珪素エピタキシャル層13は、活性領域101の周辺部においてさらに電界を分散させる機能を有する。p+型領域5およびp型炭化珪素エピタキシャル層13は、それぞれ例えばアルミニウムがドーピングされてなる。
耐圧構造部102上には、p+型領域5およびp型炭化珪素エピタキシャル層13を覆うように層間絶縁膜6が設けられている。n+型炭化珪素基板1のn型炭化珪素エピタキシャル層2側に対して反対側の表面(炭化珪素半導体基体の裏面)には、n+型炭化珪素基板1とオーミック接合8を形成する裏面電極(オーミック電極)7が設けられている。裏面電極7は、カソード電極を構成する。n型炭化珪素エピタキシャル層2のn+型炭化珪素基板1側に対して反対側の表面(炭化珪素半導体基体のおもて面)には、アノード電極を構成するショットキー電極9が設けられている。ショットキー電極9は、活性領域101から耐圧構造部102の一部にわたって設けられている。
具体的には、ショットキー電極9は、活性領域101において露出するn型炭化珪素エピタキシャル層2の表面(炭化珪素半導体基体のおもて面)全面を覆い、活性領域101の周辺部においてp+型領域3の上部まで達する。
ショットキー電極9は、次の材料でできているのがよい。その理由は、本発明の効果(高耐圧を実現)が顕著にあらわれるからである。ショットキー電極9は、例えば、IVa族金属、Va族金属、VIa族金属でできているのがよい。または、ショットキー電極9は、IVa族金属、Va族金属、VIa族金属、カーボンおよびシリコンのうちの2元素または3元素を含む複合膜でできているのがよい。特に、ショットキー電極9は、チタン(Ti)、カーボンまたはシリコンでできている、もしくは、チタン、カーボンおよびシリコンのうちの2元素または3元素を含む複合膜であるのが好ましい。さらに好ましくは、ショットキー電極9は、n型炭化珪素エピタキシャル層2とショットキー接合を形成する部分が例えばチタン(Ti)でできているのがよい。
ショットキー電極9とn型炭化珪素エピタキシャル層2とのショットキー障壁高さは、実施の形態1にかかる炭化珪素半導体装置を高耐圧半導体装置として使用する場合には、例えば1eV以上であるのが好ましい。また、ショットキー電極9のショットキー障壁高さは、実施の形態1にかかる炭化珪素半導体装置を電源装置として使用する場合には、例えば0.5eV以上1eV未満であるのが好ましい。
ショットキー電極9上には、例えばアルミニウムでできた電極パッド10が設けられている。p型炭化珪素エピタキシャル層13上には、ショットキー電極9および電極パッド10の最も耐圧構造部102側の各端部を覆うように、例えばポリイミドからなるパッシベーション膜などの保護膜11が設けられている。保護膜11は、放電防止の機能を有する。
次に、実施の形態1にかかる炭化珪素半導体装置の製造方法について、例えば600V以上の耐圧クラスのJBS構造の高耐圧ダイオードを作製する場合を例に説明する。
図2〜4は、実施の形態1にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。まず、図2に示すように、例えば1×1018cm-3の不純物濃度で窒素がドーピングされた厚さ300μmのn+型炭化珪素基板1を用意する。n+型炭化珪素基板1の主面は、例えば(0001)面であってもよい。次に、n+型炭化珪素基板1の(0001)面上に、1.0×1016cm-3の不純物濃度で窒素がドーピングされた厚さ10μmのn型炭化珪素エピタキシャル層2を成長させる。
次に、図3に示すように、フォトリソグラフィおよびイオン注入によって、n型炭化珪素エピタキシャル層2の表面層に、終端構造用のp+型領域3,JBS構造用のp+型領域4および耐圧構造部102のp+型領域5を選択的に形成する。p+型領域3,4,5は、例えばアルミニウムを多段イオン注入し、深さ0.5μmおよび3×1019cm-3の不純物濃度のボックスプロファイルで形成する。
+型領域3,4,5を形成するためのイオン注入は、加速エネルギーおよびドーピング濃度を例えば多段階に変化させて行ってもよい。例えば、5段階に変化させる場合、第1注入〜第5注入の加速エネルギーおよびドーピング濃度は、それぞれ、第1注入の加速エネルギーが300keVおよびドーピング濃度が5×1014/cm2、第2注入の加速エネルギーが200keVおよびドーピング濃度が3×1014/cm2、第3注入の加速エネルギーが150keVおよびドーピング濃度が3×1014/cm2、第4注入の加速エネルギーが100keVおよびドーピング濃度が2×1014/cm2、第5注入の加速エネルギーが50keVおよびドーピング濃度が3×1014/cm2としてもよい。
次に、図4に示すように、n型炭化珪素エピタキシャル層2上に5.0×1015cm-3の不純物濃度でAlがドーピングされた厚さ0.5μmのp型炭化珪素エピタキシャル層13を成長させる。次に、p型炭化珪素エピタキシャル層13をパターニングして選択的に除去し、耐圧構造部102上に残す。
次に、n型炭化珪素エピタキシャル層2の表面(炭化珪素半導体基体のおもて面)全体に、層間絶縁膜6として、例えば0.5μmの厚さの酸化膜を形成する。次に、層間絶縁膜6をパターニングして選択的に除去し、活性領域101におけるn型炭化珪素エピタキシャル層2およびp+型領域3の活性領域101側を露出させる(図4に示す状態)。これにより、p+型領域3の一部と耐圧構造部102を覆うように層間絶縁膜6が形成される。
以降、図1に示したように、n+型炭化珪素基板1の表面(炭化珪素半導体基体の裏面)に、裏面電極7として例えばニッケル(Ni)膜を50nmの厚さで成膜する。次に、アルゴン雰囲気中において1100℃の温度で2分間の熱処理を行う。この熱処理により、n+型炭化珪素基板1と裏面電極7とのオーミック接合8が形成される。
次に、炭化珪素半導体基体のおもて面側の全面に、活性領域101に露出するn型炭化珪素エピタキシャル層2に接するように、ショットキー電極9として例えばチタン膜を100nmの厚さで成膜する。次に、チタン膜の最も耐圧構造部102側の端部がp+型領域3の上部(耐圧領域102)まで達するように除去する。次に、アルゴン雰囲気中において500℃の温度で5分間の熱処理を行う。この熱処理により、n型炭化珪素エピタキシャル層2とショットキー電極9とのショットキー接合が形成される。
次に、炭化珪素半導体基体のおもて面の全面に、ショットキー電極9を覆うように、電極パッド10として例えばアルミニウム膜を5μmの厚さで堆積する。次に、アルミニウム膜の最も耐圧構造部102側の端部が、耐圧領域102上にあり、かつショットキー電極9上で終端するように、アルミニウム膜を選択的に除去する。その後、放電防止のためのポリイミドからなる保護膜11を例えば8μmの厚さで形成する。これにより、図1に示したJBS構造のダイオードが完成する。
以上、説明したように、実施の形態1によれば、耐圧構造部102上にp+型領域5よりも低不純物濃度のp型炭化珪素エピタキシャル層13を残すこととした。このp型炭化珪素エピタキシャル層13は、耐圧構造部102の電界強度を緩和する。実施の形態1によれば、p+型領域4,5を同時に形成することができる。そして、ダブルゾーンJTE構造に比してp型炭化珪素エピタキシャル層13を製造する工程が増えるが、JTE構造を形成した場合に必要なイオン注入2回とイオン注入後の活性化の工程を省略することが可能となる。よって、半導体装置の製造の時間と費用の節約をすることができる。
そして、実施の形態1によれば、低濃度のp型炭化珪素エピタキシャル層13をFLR構造の上部に形成することにより、現状のプロセス技術に沿った1μm以上の設計のFLR構造を実現することができ、製造工程を減らすことができ、時間と費用を抑えることができるようになる。
(実施の形態2)
図5は、実施の形態2にかかる炭化珪素半導体装置の構成を示す断面図である。実施の形態2にかかる炭化珪素半導体装置が実施の形態1にかかる炭化珪素半導体装置と異なる点は、ダイオードの素子構造に代えて、MOSFETの素子構成を形成した点である。実施の形態2にかかる炭化珪素半導体装置については、縦型プレーナーゲート構造のMOSFETを例に説明する。実施の形態2においては、n+型炭化珪素基板1、n型炭化珪素エピタキシャル層2および後述するpベース層となるp型炭化珪素エピタキシャル層13を併せて炭化珪素半導体基体とする。
図5に示すように、実施の形態2にかかる炭化珪素半導体装置は、ドレイン領域となるn+型炭化珪素基板1の主面上に、n型炭化珪素エピタキシャル層2が堆積されている。n+型炭化珪素基板1およびn型炭化珪素エピタキシャル層2は、実施の形態1のn+型炭化珪素基板およびn型炭化珪素エピタキシャル層と同様である。n+型炭化珪素基板1のn型炭化珪素エピタキシャル層2側に対して反対側の表面(炭化珪素半導体基体の裏面)には、実施の形態1と同様に裏面電極7が設けられている。裏面電極7は、ドレイン電極を構成する。
活性領域101において、炭化珪素半導体基体のおもて面側には、MOSゲート(金属−酸化膜−半導体からなる絶縁ゲート)構造(素子構造)が形成されている。具体的には、活性領域101において、n型炭化珪素エピタキシャル層2のn+型炭化珪素基板1側に対して反対側(炭化珪素半導体基体のおもて面側)の表面層には、pベース層として機能するp+型領域(第2導電型半導体領域)12が選択的に設けられている。p+型領域12は、例えばアルミニウムがドーピングされてなる。
隣り合うp+型領域12、および当該隣り合うp+型領域12に挟まれたn型炭化珪素エピタキシャル層2の表面には、pベース層として機能するp型炭化珪素エピタキシャル層(以下、pベース層とする、半導体層)13が選択的に堆積されている。pベース層13は、活性領域101から耐圧構造部102へと延在し、耐圧構造部102上部にも堆積されている。pベース層13の不純物濃度は、p+型領域12の不純物濃度よりも低い。pベース層13は、例えばアルミニウムがドーピングされている。
pベース層13のp+型領域12上の部分には、n+ソース領域14およびp+コンタクト領域15が設けられている。また、n+ソース領域14およびp+コンタクト領域15は互いに接する。p+コンタクト領域15は、n+ソース領域14よりも耐圧構造部102側に配置されている。
また、pベース層13の、n型炭化珪素エピタキシャル層2上の部分には、深さ方向にpベース層13を貫通しn型炭化珪素エピタキシャル層2に達するnウェル領域16が設けられている。nウェル領域16は、n型炭化珪素エピタキシャル層2とともにドリフト領域を構成する。pベース層13の、n+ソース領域14とnウェル領域16とに挟まれた部分の表面には、ゲート絶縁膜17を介してゲート電極18が設けられている。ゲート電極18は、ゲート絶縁膜17を介して、nウェル領域16の表面に設けられていてもよい。
層間絶縁膜20は、炭化珪素半導体基体のおもて面側の全面に、ゲート電極18を覆うように設けられている。ソース電極19は、層間絶縁膜20に開口されたコンタクトホールを介して、n+ソース領域14およびp+コンタクト領域15に接する。ソース電極19は、層間絶縁膜20によって、ゲート電極18と電気的に絶縁されている。ソース電極19上には、電極パッド21が設けられている。耐圧構造部102上には、電極パッド21を覆うように、例えばポリイミドからなるパッシベーション膜などの保護膜22が設けられている。保護膜22は、放電防止の機能を有する。
耐圧構造部102において、n型炭化珪素エピタキシャル層2のn+型炭化珪素基板1側に対して反対側の表面層には、第1導電型半導体領域(n型炭化珪素エピタキシャル層2)を挟んで活性領域101を囲む複数のp+型領域5から構成されており、第1導電型半導体領域の幅は活性領域101から離れるにつれ広くなる構造となっている。
好ましくは、耐圧構造部102のp+型領域5の不純物濃度は、pベース領域として機能するp+型領域12の不純物濃度と同等でよい。その理由は、p+型領域5とp+型領域12とを同時に形成することができるからである。図5では、活性領域101に1つのMOSゲート構造のみを図示しているが、複数のMOSゲート構造が並列に配置されていてもよい。
次に、実施の形態2にかかる炭化珪素半導体装置の製造方法について、例えば1200Vの耐圧クラスのMOSFETを作成する場合を例に説明する。まず、例えば2×1019cm-3程度の不純物濃度で窒素がドーピングされたn+型炭化珪素基板1を用意する。n+型炭化珪素基板1は、主面が例えば<11−20>方向に4度程度のオフ角を有する(000−1)面であってもよい。次に、n+型炭化珪素基板1の(000−1)面上に、1.0×1016cm-3の不純物濃度で窒素がドーピングされた厚さ10μmのn型炭化珪素エピタキシャル層2を成長させる。
次に、フォトリソグラフィおよびイオン注入によって、n型炭化珪素エピタキシャル層2の表面層に、耐圧構造部102のp+型領域5と活性領域101のp+型領域12を選択的に形成する。このイオン注入では、例えば、ドーパントをアルミニウムとし、p+型領域12の不純物濃度が1.0×1018cm-3となるようにドーズ量を設定してもよい。p+型領域12の幅および深さは、それぞれ13μmおよび0.5μmであってもよい。隣り合うp+型領域12間の距離は、例えば2μmであってもよい。ここで同時に耐圧構造部102のp+型領域5を形成する。
次に、n型炭化珪素エピタキシャル層2の表面に、pベース層13となるp型炭化珪素エピタキシャル層を例えば0.5μmの厚さで成長させる。このとき、例えば、pベース層13の不純物濃度が2.0×1016cm-3となるようにアルミニウムがドーピングされたp型炭化珪素エピタキシャル層を成長させてもよい。
次に、フォトリソグラフィおよびイオン注入によって、pベース層13のn型炭化珪素エピタキシャル層2上の部分の導電型を反転させて、nウェル領域16を選択的に形成する。このイオン注入では、例えば、ドーパントを窒素とし、nウェル領域16の不純物濃度が5.0×1016cm-3となるようにドーズ量を設定してもよい。nウェル領域16の幅および深さは、それぞれ2.0μmおよび0.6μmであってもよい。
次に、フォトリソグラフィおよびイオン注入によって、pベース層13のp+型領域12上の部分の表面層に、n+ソース領域14を選択的に形成する。次に、フォトリソグラフィおよびイオン注入によって、pベース層13のp+型領域12上の部分の表面層に、p+コンタクト領域15を選択的に形成する。
次に、エッチングによって、耐圧構造部102上にpベース層13が残るように耐圧構造部102の外周部を例えば0.7μmの深さで除去し、n型炭化珪素エピタキシャル層2を露出させる。次に、n+ソース領域14、p+コンタクト領域15、nウェル領域16、p+型領域12および耐圧構造部102のp+型領域5を活性化させるための熱処理(アニール)を行う。このときの熱処理温度および熱処理時間は、それぞれ1620℃および2分間であってもよい。
+ソース領域14、p+コンタクト領域15およびnウェル領域16を形成する順序は種々変更可能である。
次に、炭化珪素半導体基体のおもて面側を熱酸化し、ゲート絶縁膜17を100nmの厚さで形成する。この熱酸化は、酸素と水素の混合雰囲気中において1000℃程度の温度の熱処理によって行ってもよい。これにより、pベース層13およびn型炭化珪素エピタキシャル層2の表面に形成された各領域がゲート絶縁膜17で覆われる。
次に、ゲート絶縁膜17上に、ゲート電極18として、例えばリン(P)がドープされた多結晶シリコン層を形成する。次に、多結晶シリコン層をパターニングして選択的に除去し、pベース層13の、n+ソース領域14とnウェル領域16とに挟まれた部分上に多結晶シリコン層を残す。このとき、nウェル領域16上に多結晶シリコン層を残してもよい。
次に、ゲート電極18を覆うように、層間絶縁膜20として例えばリンガラス(PSG:Phospho Silicate Glass)を1.0μmの厚さで成膜する。次に、層間絶縁膜20およびゲート絶縁膜17をパターニングして選択的に除去してコンタクトホールを形成し、n+ソース領域14およびp+コンタクト領域15を露出させる。次に、層間絶縁膜20を平坦化するための熱処理(リフロー)を行う。
次に、フォトリソグラフィにより選択的にソース電極19を成膜する。このとき、コンタクトホール内にソース電極19を埋め込み、n+ソース領域14およびp+コンタクト領域15とソース電極19とを接触させる。
次に、例えばスパッタ法によって、炭化珪素半導体基体のおもて面の全面に電極パッド21を堆積する。電極パッド21の層間絶縁膜20上の部分の厚さは、例えば5μmであってもよい。電極パッド21は、例えば、1%の割合でシリコンを含んだアルミニウム(Al−Si)で形成してもよい。
次に、n+型炭化珪素基板1の表面(炭化珪素半導体基体の裏面)に、裏面電極7として例えばニッケル膜を成膜する。そして、例えば970℃の温度で熱処理し、n+型炭化珪素基板1と裏面電極7とのオーミック接合8を形成する。次に、ニッケル膜の表面に、裏面電極7として例えばチタン、ニッケルおよび金(Au)をこの順に成膜する。そして、炭化珪素半導体基体のおもて面側に、ソース電極19および電極パッド20を覆うように保護膜22を形成する。これにより、図5に示したMOSFETが完成する。
以上、説明したように、実施の形態2によれば、MOSFETの素子構成を形成した場合においても実施の形態1と同様の効果を得ることができる。
(実施例)
次に、低濃度p型エピタキシャル層をFLR構造の上部にp型炭化珪素エピタキシャル層13として形成した場合とp型炭化珪素エピタキシャル層13がない場合による炭化珪素半導体装置の耐圧特性について検証した。図6Aは、実施例にかかる炭化珪素半導体装置の耐圧構造部の構成を示す断面図である。図6Bは、比較例にかかる炭化珪素半導体装置の耐圧構造部の構成を示す断面図である。
まず、実施の形態1にしたがい、JBS構造のダイオードを作製した。具体的には、図6Aに示すように、n型炭化珪素エピタキシャル層2を挟んで囲む複数のp+型領域5から構成されており、第1導電型半導体領域(n型炭化珪素エピタキシャル層2)の幅は活性領域101から離れるにつれ広くなる構造となっており、耐圧構造部102上に、p+型領域5よりも低不純物濃度p型炭化珪素エピタキシャル層13を形成している。
実施例と比較する比較例として、図6Bに示すように、耐圧構造部102上に低濃度のp型炭化珪素エピタキシャル層13を形成しない構成のダイオードを作製した(以下、通常FLR構造とする)。実施例および比較例は、p型炭化珪素エピタキシャル層13とリングの間隔条件以外の構成は同一とした。
具体的には、層間絶縁膜6の厚さを0.5μmとした。n型炭化珪素エピタキシャル層2の濃度を1×1016cm-3とし、厚さを10μmとした。耐圧構造102のp+型領域5の幅および深さをそれぞれ3μmおよび0.5μmとした。そして、耐圧構造102のp+型領域5の不純物濃度を1×1019cm-3とし、p+型領域5を構成するp+領域の数を25とした。p+型領域5は、活性領域101側からの間隔をS1,S2,S3,…S24とし、SnとSn−1の間隔増加量をSとして、活性領域101の反対側のp+型領域5の間隔が広くなる構造となっている。p+型領域5の間隔S1を基準として他のp+型領域5を0.4〜1.5μmの範囲で変化させた。これら実施例と比較例のシミュレーション結果を図7と図8に示す。
図7は、比較例にかかる炭化珪素半導体装置の耐圧特性を示す特性図である。横軸は隣接するp+型領域5の間隔、縦軸は耐圧である。図7に示すように、従来の比較例では、十分な耐圧を得るためにp+型領域の間隔S1(FLRリング間隔)を0.9μm以下の設計にしなければならないことが確認された。
図8は、実施例にかかる炭化珪素半導体装置の耐圧特性を示す特性図である。図8に示すように、実施例ではp+型領域5の間隔S1(FLRリング間隔)を1.0μm以上の設計としても十分に耐圧が得られることが確認された。
以上説明した実施例では、炭化珪素でできた炭化珪素基板の主面を(0001)面とし、この(0001)面上にショットキーバリアダイオードを構成した場合を例に説明したが、これに限らず、基板主面の面方位や、基板を構成するワイドバンドギャップ半導体材料などを種々変更可能である。例えば、炭化珪素基板の主面を(000−1)面とし、この(000−1)面上にショットキーバリアダイオードを構成してもよいし、窒化ガリウム(GaN)などのワイドバンドギャップ半導体でできた半導体基板を用いてもよい。
本発明では低濃度のp型層13をエピタキシャル成長法で形成したが、イオン注入による方法で形成してもよい。
また、本発明では、JBS構造のダイオードや縦型MOSFETを例に説明しているが、上述した実施の形態に限らず、活性領域を囲む耐圧構造部を備えたさまざまな構成の半導体装置に適用することが可能である。したがって、活性領域の素子構造の構成は、素子構造を構成する各領域とワイドバンドギャップ半導体基体との接合が金属−半導体接合を備えた構成、絶縁体−半導体接合を備えた構成、またはその両方を備えた構成であってもよい。金属−半導体接合のみを備えた素子構造は、例えばダイオードの素子構造である。金属−半導体接合と絶縁体−半導体接合とを備えた素子構造は、例えばMOSFETの素子構造などである。
また、本発明では、炭化珪素半導体基体とショットキー接合を形成する金属としてチタンを例に説明したが、これに限らず、炭化珪素半導体基体とのショットキー接合を形成することができる材料でショットキー電極を形成してもよい。また、各実施の形態では第1導電型をn型とし、第2導電型をp型としたが、本発明は第1導電型をp型とし、第2導電型をn型としても同様に成り立つ。
以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置に有用である。
1 n+型炭化珪素基板
2 n型炭化珪素エピタキシャル層
3 活性領域の周辺部に設けられたp+型領域
4 JBS構造用のp+型領域
5 FLR構造用のp+型領域
6 層間絶縁膜
7 裏面電極
8 オーミック接合
9 ショットキー電極
10 電極パッド
11 保護膜
12 pベース層(基板)
13 pベース層
14 n+ソース領域
15 p+コンタクト領域
16 nウェル領域
17 ゲート絶縁膜
18 ゲート電極
19 ソース電極
20 層間絶縁膜
21 電極バッド
22 保護膜
101 活性領域
102 耐圧構造部

Claims (8)

  1. シリコンよりもバンドギャップが広い半導体からなる第1導電型の半導体基板と、前記半導体基板の表面上に形成された、シリコンよりもバンドギャップが広い半導体からなり、かつ前記半導体基板よりも低不純物濃度の第1導電型の半導体堆積膜と、前記半導体堆積膜に形成されるデバイスの終端構造と、を有する半導体装置において、
    前記半導体堆積膜の表面層に形成された金属/半導体接合、または金属/半導体接合と絶縁体/半導体接合の複合構造を含む活性領域を少なくとも部分的に取り囲む第1の第2導電型領域と、
    前記半導体堆積膜上の前記活性領域を囲む耐圧構造部に形成された第2の第2導電型領域と、
    前記第2の第2導電型領域の下部に位置し、前記半導体堆積膜の表面層で前記第1の第2導電型領域の周囲に、互いに接触しないよう所定間隔を有して形成された、前記第2の第2導電型領域よりも高不純物濃度の複数の第3の第2導電型領域と、
    を有することを特徴とする半導体装置。
  2. 前記活性領域に形成される構造は、
    前記半導体堆積層の表面層に選択的に形成された高不純物濃度の第2導電型半導体領域と、
    前記半導体堆積層ならびに前記第2導電型半導体領域の上に位置し、第2導電型で比較的低不純物濃度の半導体層と、
    前記半導体層の表面層に選択的に形成された第1導電型のソース領域と、
    前記半導体堆積層上の前記半導体層を貫通して前記半導体堆積層に達するように形成された第1導電型のウェル領域と、
    前記ソース領域と前記ウェル領域とに挟まれた前記半導体層の表面露出部上の少なくとも一部にゲート絶縁膜を介して設けられたゲート電極層と、
    前記ソース領域と前記半導体層との表面に共通に接触するソース電極と、
    前記半導体基板の裏面に設けられたドレイン電極と、
    を有する縦型絶縁ゲート型電界効果トランジスタの耐圧構造であることを特徴とする請求項1に記載の半導体装置。
  3. 前記活性領域において前記半導体堆積膜の少なくとも一部が金属堆積膜と接合され、前記半導体堆積膜と前記金属堆積膜との界面がショットキー界面となっていることを特徴とする請求項1に記載の半導体装置。
  4. 複数の前記第3の第2導電型領域は、前記活性領域から外側につれて互いの間隔が広がって形成されたことを特徴とする請求項1〜3のいずれか一つに記載の半導体装置。
  5. 前記半導体基板が炭化珪素であることを特徴とする請求項1〜4のいずれか一つに記載の半導体装置。
  6. 前記半導体基板の結晶学的面指数は(000−1)に対して平行な面、もしくは10度以内に傾いた面であることを特徴とする請求項5に記載の半導体装置。
  7. シリコンよりもバンドギャップが広い半導体からなる第1導電型の半導体基板と、前記半導体基板の表面上に形成された、シリコンよりもバンドギャップが広い半導体からなり、かつ前記半導体基板よりも低不純物濃度の第1導電型の半導体堆積膜と、前記半導体堆積膜に形成されるデバイスの終端構造と、を有する半導体装置の製造方法において、
    前記半導体堆積膜の表面層に、金属/半導体接合、または金属/半導体接合と絶縁体/半導体接合の複合構造を含む活性領域を少なくとも部分的に取り囲み第1の第2導電型領域を形成する工程と、
    前記半導体堆積膜の表面層の前記活性領域を囲む耐圧構造部で前記第1の第2導電型領域の周囲に、互いに接触しないよう所定間隔を有して複数の第2の第2導電型領域を形成する工程と、
    前記半導体堆積膜の、前記第2の第2導電型領域が形成された部分の上に、低不純物濃度の第2導電型領域を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  8. 前記第2の第2導電型領域を形成する工程は、前記活性領域に所定の間隔で複数設けられるJBS構造の第4の第2導電型領域を同時に形成することを特徴とする請求項7に記載の半導体装置の製造方法。
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