JP2017112193A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

Info

Publication number
JP2017112193A
JP2017112193A JP2015244749A JP2015244749A JP2017112193A JP 2017112193 A JP2017112193 A JP 2017112193A JP 2015244749 A JP2015244749 A JP 2015244749A JP 2015244749 A JP2015244749 A JP 2015244749A JP 2017112193 A JP2017112193 A JP 2017112193A
Authority
JP
Japan
Prior art keywords
conductivity type
type region
region
semiconductor
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2015244749A
Other languages
English (en)
Other versions
JP6672764B2 (ja
Inventor
明将 木下
Akimasa Kinoshita
明将 木下
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2015244749A priority Critical patent/JP6672764B2/ja
Priority to US15/345,996 priority patent/US9722029B2/en
Publication of JP2017112193A publication Critical patent/JP2017112193A/ja
Application granted granted Critical
Publication of JP6672764B2 publication Critical patent/JP6672764B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02529—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0688—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions characterised by the particular shape of a junction between semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/6606—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Abstract

【課題】耐圧構造を形成する際に必要となる工数を減らすことができ、工程のばらつきによる特性の影響を受けにくい耐圧構造を提供する。
【解決手段】半導体装置は、ｎ+型炭化珪素基板１に設けられた、主電流が流れる活性領域１０１と、活性領域１０１の周囲を囲む耐圧構造部１０２と、を備える。半導体装置は、耐圧構造部１０２に、第１ｐ型領域４と第２ｐ型領域５が設けられ、第１ｐ型領域４は、複数の第３ｐ型領域６を内包し、第２ｐ型領域５は、複数の第４ｐ型領域７を内包する。複数の第３ｐ型領域６の互いの幅および複数の第４ｐ型領域７の互いの幅は、活性領域１０１から離れるにつれ広くなる構造となっている。
【選択図】図１

Description

この発明は、半導体装置および半導体装置の製造方法に関する。
従来、高電圧や大電流を制御するパワー半導体装置の構成材料として、シリコン（Ｓｉ）が用いられている。パワー半導体装置は、バイポーラトランジスタやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）など複数種類あり、これらは用途に合わせて使い分けられている。
例えば、バイポーラトランジスタやＩＧＢＴは、ＭＯＳＦＥＴに比べて電流密度は高く大電流化が可能であるが、高速にスイッチングさせることができない。具体的には、バイポーラトランジスタは数ｋＨｚ程度のスイッチング周波数での使用が限界であり、ＩＧＢＴは数十ｋＨｚ程度のスイッチング周波数での使用が限界である。一方、パワーＭＯＳＦＥＴは、バイポーラトランジスタやＩＧＢＴに比べて電流密度が低く大電流化が難しいが、数ＭＨｚ程度までの高速スイッチング動作が可能である。
しかしながら、市場では大電流と高速性とを兼ね備えたパワー半導体装置への要求が強く、ＩＧＢＴやパワーＭＯＳＦＥＴはその改良に力が注がれ、現在ではほぼ材料限界に近いところまで開発が進んでいる。このため、パワー半導体装置の観点からシリコンに代わる半導体材料が検討されており、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を作製（製造）可能な半導体材料として炭化珪素（ＳｉＣ）が注目を集めている（例えば、下記非特許文献１参照）。
炭化珪素は、化学的に非常に安定した半導体材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用することができる。また、炭化珪素は、最大電界強度もシリコンより１桁以上大きいため、オン抵抗を十分に小さくすることができる半導体材料として期待される。このような炭化珪素の特長は、他のシリコンよりもバンドギャップの広い半導体（以下、ワイドバンドギャップ半導体と称する）である例えば窒化ガリウム（ＧａＮ）にもあてはまる。このため、ワイドバンドギャップ半導体を用いることにより、半導体装置の高耐圧化が可能となる（例えば、下記非特許文献２参照）。
このような高耐圧半導体装置では、素子構造が形成されオン状態のときに電流が流れる活性領域だけでなく、活性領域の周辺部に設けられ耐圧を保持する耐圧構造部にも高電圧が印加され、耐圧構造部に電界が集中する。高耐圧半導体装置の耐圧は、半導体の不純物濃度、厚さおよび電界強度によって決定され、このように半導体固有の特長によって決定される破壊耐量は活性領域から耐圧構造部にわたって等しい。このため、耐圧構造部での電界集中により耐圧構造部に破壊耐量を超えた電気的負荷がかかり破壊に至る虞がある。すなわち、耐圧構造部での破壊耐量で高耐圧半導体装置の耐圧が律速されてしまう。
耐圧構造部の電界を緩和または分散させることで高耐圧半導体装置全体の耐圧を向上させた装置として、接合終端（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造や、フィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）構造などの耐圧構造を耐圧構造部に配置した装置が公知である（例えば、下記特許文献１、２参照）。また、ＦＬＲに接するフローティングの金属電極をフィールドプレート（ＦＰ：Ｆｉｅｌｄ Ｐｌａｔｅ）として配置し、耐圧構造部に生じた電荷を放出させることにより信頼性の向上を図った半導体装置が公知である（例えば、下記特許文献１参照）。
しかしながら、ワイドバンドギャップ半導体で構成された半導体装置は、シリコンで構成された半導体装置よりも不純物濃度の高い半導体基板に素子構造が形成される（例えば、下記非特許文献２参照）。このため、ＦＬＲ構造で耐圧構造部を形成する場合、条件によっては、１μｍ以下の微細構造で設計しなければならず、微細構造が困難なワイドバンドギャップ半導体での採用は困難である。
これらの問題を解決する方法として、濃度の異なる構造を入れ子にした構造（例えば、下記特許文献３、４参照）や薄いｐ型領域の中に濃いｐ型領域をリング状に配置する構造（例えば、下記非特許文献３参照）が公知である。
特開２０１０−５０１４７号公報 特開２００６−１６５２２５号公報 国際公開２０１２／０４９８７２号 特開２００３−１０１０３９号公報
ケイ・シェナイ（Ｋ．Ｓｈｅｎａｉ）、外２名、オプティウム セミコンダクターズ フォー ハイパワー エレクトロニクス（Ｏｐｔｉｍｕｍ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ ｆｏｒ Ｈｉｇｈ−Ｐｏｗｅｒ Ｅｌｅｃｔｒｏｎｉｃｓ）、アイ・トリプル・イー トランザクションズ オン エレクトロン デバイシズ（ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ）、１９８９年９月、第３６巻、第９号、ｐ．１８１１−１８２３ ビー・ジャヤン・バリガ（Ｂ．Ｊａｙａｎｔ Ｂａｌｉｇａ）著、シリコン カーバイド パワー デバイシズ（Ｓｉｌｉｃｏｎ Ｃａｒｂｉｄｅ Ｐｏｗｅｒ Ｄｉｖｉｃｅｓ）、（米国）、ワールド サイエンティフィック パブリッシング カンパニー（Ｗｏｒｌｄ Ｓｃｉｅｎｔｉｆｉｃ Ｐｕｂｌｉｓｈｉｎｇ Ｃｏ．）、２００６年３月３０日、ｐ．６１ アール・ペレッツ（Ｒ．Ｐｅｒｅｚ）、外６名、Ｏｐｔｉｍｉｚａｔｉｏｎ ｏｆ ＪＴＥ Ｅｄｇｅ Ｔｅｒｍｉｎａｔｉｏｎｓ ｆｏｒ １０ｋＶ Ｐｏｗｅｒ Ｄｅｖｉｃｅｓ ｉｎ ４Ｈ−ＳＩＣ、マテリアルズ・サイエンス・フォーラム（Ｍａｔｅｒｉａｌｓ Ｓｃｉｅｎｃｅ Ｆｏｒｕｍ）、２００４年、ボリューム４５７−４６０、ｐ．１２５３−１２５６
しかしながら、濃度の異なる構造を入れ子にした耐圧構造は微細であるため、一つの領域を形成するたびにドライエッチングによる処理をする必要があり工程が複雑になる。また、薄いｐ型領域の中に濃いｐ型領域をリング状に配置する耐圧構造は、ｐ型領域の濃度の許容範囲が狭くなるため工程のばらつきによる特性の影響が大きくなる虞がある。また、薄いｐ型領域の中に濃いｐ型領域をリング状に配置する耐圧構造は、数工程の簡略化が可能であるが高耐圧を得るための濃度変動の許容量が狭くなる。
この発明は、上述した従来技術による問題点を解消するため、耐圧構造を形成する際に必要となる工数を減らすことができ、工程のばらつきによる特性の影響を受けにくい耐圧構造を備える半導体装置および半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。半導体装置は、第１導電型の半導体基板と、第１導電型の半導体堆積膜と、活性領域と、耐圧構造部と、を備える。第１導電型の半導体基板は、シリコンよりもバンドギャップの広い半導体からなる。第１導電型の半導体堆積膜は、第１導電型の半導体基板と、前記半導体基板のおもて面に設けられ、シリコンよりもバンドギャップの広い半導体からなり、前記半導体基板より低不純物濃度である。活性領域は、前記半導体堆積膜の、前記半導体基板のおもて面と反対側の表面層に設けられた金属半導体接合、または金属半導体接合と絶縁体半導体接合の複合構造を含む。耐圧構造部は、活性領域の周囲を囲む、前記半導体堆積膜の前記表面層に設けられる。また、半導体装置は、前記活性領域を少なくとも部分的に囲む第１の第２導電型領域と、前記第１の第２導電型領域を囲む、前記耐圧構造部に設けられた第２の第２導電型領域と、を備える。また、半導体装置は、前記第２の第２導電型領域に内包され、所定間隔を離して設けられ、前記所定間隔は前記活性領域より離れるに従い広くなる、前記第２の第２導電型領域よりも高不純物濃度で、前記第１の第２導電型領域よりも低不純物濃度の複数の幅の等しい第３の第２導電型領域を備える。また、半導体装置は、前記第２の第２導電型領域を囲む、前記耐圧構造部に設けられた、前記第２の第２導電型領域よりも低不純物濃度の第４の第２導電型領域を備える。また、半導体装置は、前記第４の第２導電型領域に内包され、所定間隔を離して設けられ、前記所定間隔は前記活性領域より離れるに従い広くなる、前記第４の第２導電型領域よりも高不純物濃度で、前記第１の第２導電型領域よりも低不純物濃度の複数の幅の等しい第５の第２導電型領域を備える。
また、この発明にかかる半導体装置は、上述した発明において、前記複数の第３の第２導電型領域は、前記複数の第５の第２導電型領域よりも高不純物濃度であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記複数の第３の第２導電型領域の個数は、前記複数の第５の第２導電型領域の個数よりも少ないことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記複数の第３の第２導電型領域の前記活性領域からｎ個目とｎ＋１個目の間隔は、前記複数の第５の第２導電型領域の前記活性領域からｎ個目とｎ＋１個目の間隔よりも狭いことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記複数の第５の第２導電型領域の前記活性領域から１個目の第５の第２導電型領域の幅は、他の第５の第２導電型領域の幅よりも広いことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記複数の第５の第２導電型領域の前記活性領域から１個目の第５の第２導電型領域は、前記第２の第２導電型領域と前記第４の第２導電型領域の境界にあることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記複数の第５の第２導電型領域は、前記第２の第２導電型領域よりも高不純物濃度であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２の第２導電型領域の前記第３の第２導電型領域が設けられた部分は、前記第２の第２導電型領域の他の部分よりも深いことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第４の第２導電型領域の前記第５の第２導電型領域が設けられた部分は、前記第４の第２導電型領域の他の部分よりも深いことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記シリコンよりもバンドギャップが広い半導体は、炭化珪素であることを特徴とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。半導体装置は、第１導電型の半導体基板と、第１導電型の半導体堆積膜と、活性領域と、耐圧構造部と、を備える。第１導電型の半導体基板は、シリコンよりもバンドギャップの広い半導体からなる。第１導電型の半導体堆積膜は、第１導電型の半導体基板と、前記半導体基板のおもて面に設けられ、シリコンよりもバンドギャップの広い半導体からなり、前記半導体基板より低不純物濃度である。活性領域は、前記半導体堆積膜の、前記半導体基板のおもて面と反対側の表面層に設けられた金属半導体接合、または金属半導体接合と絶縁体半導体接合の複合構造を含む。耐圧構造部は、活性領域の周囲を囲む、前記半導体堆積膜の前記表面層に設けられる。当該半導体装置に対して、まず、前記活性領域を少なくとも部分的に囲む第１の第２導電型領域を形成する。次に、前記耐圧構造部に、前記第１の第２導電型領域を囲む第２の第２導電型領域と、前記第２の第２導電型領域に内包され、前記活性領域より離れるに従い広くなる間隔を離して、前記第２の第２導電型領域よりも高不純物濃度で、前記第１の第２導電型領域よりも低不純物濃度の複数の幅の等しい第３の第２導電型領域を形成する。次に、前記耐圧構造部に、前記第２の第２導電型領域を囲む第４の第２導電型領域と、前記第４の第２導電型領域に内包され、前記活性領域より離れるに従い広くなる間隔を離して、前記第４の第２導電型領域よりも高不純物濃度で、前記第１の第２導電型領域よりも低不純物濃度の複数の幅の等しい第５の第２導電型領域を形成する。
上述した発明によれば、耐圧構造部は、第２の第２導電型領域と第２の第２導電型領域に内包された複数の第３の第２導電型領域と、第４の第２導電型領域と第４の第２導電型領域に内包された複数の第５の第２導電型領域から構成されている。複数の第３の第２導電型領域の互いの幅は、活性領域から離れるにつれて広くなる構造となっており、複数の第５の第２導電型領域の互いの幅は、活性領域から離れるにつれて広くなる構造となっている。このため、活性領域から外側ほど、不純物が少なくなる構造となり、複数の第３の第２導電型領域と複数の第５の第２導電型領域は、耐圧構造部にかかる電界を緩和または分散させることができる。
また、フォトリソグラフィおよびイオン注入により、複数の第３の第２導電型領域と複数の第５の第２導電型領域を一度に形成できるため、耐圧構造部を形成するための工数が減少する。また、複数の第３の第２導電型領域と複数の第５の第２導電型領域の間隔により耐圧構造部の不純物濃度を減少させることができる。そして、耐圧構造部の不純物濃度の減少は、複数の第３の第２導電型領域と複数の第５の第２導電型領域の不純物濃度に依存しない。このため、複数の第３の第２導電型領域と複数の第５の第２導電型領域の不純物濃度の許容範囲が広くなり、耐圧構造部は、イオン注入量や活性化率の影響を受けにくい構造となる。
また、耐圧構造部に、外側に行くほど不純物濃度が減少する領域が、複数の第３の第２導電型領域と、複数の第３の第２導電型領域より不純物濃度が低い複数の第５の第２導電型領域と２つあるため、外側に行くほど不純物濃度が減少する領域が、１つである場合に比べて、同じ耐圧性能をより短い長さで実現できる。
本発明にかかる半導体装置および半導体装置の製造方法によれば、耐圧構造を形成する際に必要となる工数を減らすことができ、工程のばらつきによる特性の影響を受けにくい耐圧構造を提供できるという効果を奏する。
実施の形態１にかかる炭化珪素半導体装置の構成を示す断面図である。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その１）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その２）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その３）。 実施の形態２にかかる炭化珪素半導体装置の構成を示す断面図である。 実施の形態３にかかる炭化珪素半導体装置の構成を示す断面図である。
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および−を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同等とは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数をあらわしている。
（実施の形態１）
本発明にかかる半導体装置は、シリコンよりもバンドギャップが広い半導体（ワイドバンドギャップ半導体）を用いて構成される。実施の形態１においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製された炭化珪素半導体装置について、ショットキーダイオード（ＳＢＤ：Ｓｈｏｔｔｏｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）構造を例に説明する。
図１は、実施の形態１にかかる炭化珪素半導体装置の構成を示す断面図である。図１に示すように、実施の形態１にかかる炭化珪素半導体装置は、ｎ+型炭化珪素基板（第１導電型の半導体基板）１の第１主面（おもて面）、例えば（０００１）面（Ｓｉ面）、にｎ型炭化珪素エピタキシャル層（第１導電型の半導体堆積膜）２が堆積されている。
ｎ+型炭化珪素基板１は、炭化珪素単結晶基板である。ｎ型炭化珪素エピタキシャル層２は、ｎ+型炭化珪素基板１よりも低い不純物濃度のｎ型ドリフト層である。以下、ｎ+型炭化珪素基板１とｎ型炭化珪素エピタキシャル層２とを併せて炭化珪素半導体基体とする。
また、ｎ型炭化珪素エピタキシャル層２の、ｎ+型炭化珪素基板１側に対して反対側の表面層には、ｐ+型領域（第１の第２導電型領域）３、第１ｐ型領域（第２の第２導電型領域）４、第２ｐ型領域（第４の第２導電型領域）５が選択的に設けられている。
ｐ+型領域３は、活性領域１０１に設けられ、活性領域１０１の周辺部に設けられた活性領域１０１を囲む耐圧構造部１０２に接続されている。ここで、活性領域１０１は、金属半導体接合、または金属半導体接合と絶縁体半導体接合の複合構造を含み、オン状態のときに電流が流れる領域である。耐圧構造部１０２は、ドリフト層の基体おもて面側の電界を緩和し耐圧を保持する領域である。ｐ+型領域３は、ダイオードの素子構造が設けられた活性領域１０１側に設けられ、ｎ型炭化珪素エピタキシャル層２とショットキー接合を形成するショットキー電極８に接する。
第１ｐ型領域４と第２ｐ型領域５は、耐圧構造部１０２に設けられ、活性領域１０１から耐圧構造部１０２に向かって、ｐ+型領域３、第１ｐ型領域４、第２ｐ型領域５の順で並列に配置されている。第１ｐ型領域４の不純物濃度は、第２ｐ型領域５の不純物濃度よりも高い。第１ｐ型領域４は、複数の第３ｐ型領域（第３の第２導電型領域）６（図１中の点線で示す部分）を内包し、第２ｐ型領域５は、複数の第４ｐ型領域（第５の第２導電型領域）７（図１中の点線で示す部分）を内包する。
複数の第３ｐ型領域６の互いの幅は、活性領域１０１から離れるにつれ広くなる構造となっている。例えば各間隔を６ｗ２、６ｗ３、６ｗ４とすると、６ｗ２＜６ｗ３＜６ｗ４が成り立つ。また、複数の第３ｐ型領域６の不純物濃度は、第１ｐ型領域４の不純物濃度よりも高い。複数の第４ｐ型領域７の互いの幅は、活性領域１０１から離れるにつれ広くなる構造となっている。例えば各間隔を７ｗ２、７ｗ３、７ｗ４、７ｗ５とすると、７ｗ２＜７ｗ３＜７ｗ４＜７ｗ５が成り立つ。また、複数の第４ｐ型領域７の不純物濃度は、第２ｐ型領域５の不純物濃度よりも高い。
また、複数の第３ｐ型領域６の不純物濃度は、複数の第４ｐ型領域７の不純物濃度より高いことが好ましい。また、複数の第３ｐ型領域６の個数は、複数の第４ｐ型領域７より少ないことが好ましい。また、複数の第３ｐ型領域６に活性領域１０１からｎ（ｎは、正の整数）個目とｎ＋１個目の間隔は、複数の第４ｐ型領域７の活性領域１０１からｎ個目とｎ＋１個目の間隔よりも狭いことが好ましい。例えば、図１では、６ｗ２＜７ｗ２、６ｗ３＜７ｗ３、６ｗ４＜７ｗ４が成り立つ。
ｎ+型炭化珪素基板１のｎ型炭化珪素エピタキシャル層２側に対して反対側の表面（炭化珪素半導体基体の裏面）には、ｎ+型炭化珪素基板１とオーミック接合を形成する裏面電極（オーミック電極）９が設けられている。裏面電極９は、カソード電極を構成する。ｎ型炭化珪素エピタキシャル層２のｎ+型炭化珪素基板１側に対して反対側の表面（炭化珪素半導体基体のおもて面）には、アノード電極を構成するショットキー電極８が設けられている。ショットキー電極８は、活性領域１０１に設けられている。
（実施の形態１にかかる半導体装置の製造方法）
次に、実施の形態１にかかる炭化珪素半導体装置の製造方法について、例えば６００Ｖ以上の耐圧クラスのＳＢＤ構造の高耐圧ダイオードを作製する場合を例に説明する。
図２〜図４は、実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。まず、図２に示すように、例えば１．０×１０18／ｃｍ3の不純物濃度で窒素（Ｎ）がドーピングされた厚さ３００μｍのｎ+型炭化珪素基板１を用意する。ｎ+型炭化珪素基板１の主面は、例えば、（０００１）面であってもよい。次に、ｎ+型炭化珪素基板１の（０００１）面上に、１．０×１０16／ｃｍ3の不純物濃度で窒素がドーピングされた厚さ１０μｍのｎ型炭化珪素エピタキシャル層２をエピタキシャル成長させる。ここまでの状態が図２に示されている。
次に、図３に示すように、フォトリソグラフィおよびイオン注入によって、ｎ型炭化珪素エピタキシャル層２の表面層の活性領域１０１に、ｐ+型領域３を選択的に形成する。ｐ+型領域３は、ｐ型の不純物、例えばアルミニウム（Ａｌ）を多段イオン注入し、深さ０．５μｍおよび３×１０19／ｃｍ3の不純物濃度のボックスプロファイルで形成する。
次に、フォトリソグラフィおよびイオン注入によって、ｎ型炭化珪素エピタキシャル層２の表面層の耐圧構造部１０２に、複数の第３ｐ型領域６、複数の第４ｐ型領域７を選択的に形成する。複数の第３ｐ型領域６、複数の第４ｐ型領域７は、ｐ型の不純物、例えばアルミニウムを多段イオン注入し、深さ０．４５μｍおよび１×１０17／ｃｍ3〜１×１０18／ｃｍ3の不純物濃度のボックスプロファイルで形成する。ここまでの状態が図３に示されている。
次に、図４に示すように、フォトリソグラフィおよびイオン注入によって、ｎ型炭化珪素エピタキシャル層２の表面層の耐圧構造部１０２に、第１ｐ型領域４を選択的に形成する。第１ｐ型領域４は、ｐ型の不純物、例えばアルミニウムを多段イオン注入し、深さ０．５μｍおよび５×１０16／ｃｍ3〜５×１０17／ｃｍ3の不純物濃度のボックスプロファイルで形成する。これにより、複数の第３ｐ型領域６の周りに第１ｐ型領域４が形成され、第１ｐ型領域４が複数の第３ｐ型領域６を内包するようになる。この際、第１ｐ型領域４に内包された複数の第３ｐ型領域６にもイオン注入されるため、複数の第３ｐ型領域６の不純物濃度は、第１ｐ型領域４の不純物濃度より高くなる。
次に、フォトリソグラフィおよびイオン注入によって、ｎ型炭化珪素エピタキシャル層２の表面層の耐圧構造部１０２に、第２ｐ型領域５を選択的に形成する。第２ｐ型領域５は、ｐ型の不純物、例えばアルミニウムを多段イオン注入し、深さ０．５μｍおよび５×１０16／ｃｍ3〜５×１０17／ｃｍ3の不純物濃度のボックスプロファイルで形成する。これにより、複数の第４ｐ型領域７の周りに第２ｐ型領域５が形成され、第２ｐ型領域５が複数の第４ｐ型領域７を内包するようになる。この際、第２ｐ型領域５に内包された複数の第４ｐ型領域７にもイオン注入されるため、複数の第４ｐ型領域７の不純物濃度は、第２ｐ型領域５の不純物濃度より高くなる。
ここで、第２ｐ型領域５を形成する際の多段イオン注入の不純物濃度は、第１ｐ型領域４を形成する際の多段イオン注入の不純物濃度より低くする。このため、第１ｐ型領域４の不純物濃度は、第２ｐ型領域５の不純物濃度より高くなる。また、第２ｐ型領域５を先に形成して、次に、第１ｐ型領域４を形成することもできる。ここまでの状態が図４に示されている。
次に、ｎ+型炭化珪素基板１の表面（炭化珪素半導体基体の裏面）に、裏面電極９として、例えばニッケル（Ｎｉ）膜を５０ｎｍの厚さで成膜する。次に、アルゴン（Ａｒ）雰囲気中において１１００℃の温度で２分間の熱処理を行う。この熱処理により、ｎ+型炭化珪素基板１と裏面電極９とのオーミック接合が形成される。
次に、ｎ+型炭化珪素基板１のおもて面側の全面に、活性領域１０１に露出するｎ型炭化珪素エピタキシャル層２に接するように、ショットキー電極８として例えばチタン（Ｔｉ）膜を１００ｎｍの厚さで成膜する。次に、チタン膜の最も耐圧構造部１０２側の端部がｐ+型領域３の上部に達するまで除去する。次に、アルゴン雰囲気中において５００℃の温度で５分間の熱処理を行う。この熱処理により、ｎ型炭化珪素エピタキシャル層２とショットキー電極８とのショットキー接合が形成される。これにより、図１に示したＳＢＤ構造のダイオードが完成する。
以上、説明したように、実施の形態１によれば、耐圧構造部は、第１ｐ型領域と第１ｐ型領域に内包された複数の第３ｐ型領域と、第２ｐ型領域と第２ｐ型領域に内包された複数の第４ｐ型領域から構成されている。複数の第３ｐ型領域の互いの幅は、活性領域から離れるにつれて広くなる構造となっており、複数の第４ｐ型領域の互いの幅は、活性領域から離れるにつれて広くなる構造となっている。このため、活性領域から外側ほど、不純物が少なくなる構造となり、複数の第３ｐ型領域と複数の第４ｐ型領域は、耐圧構造部にかかる電界を緩和または分散させることができる。
また、フォトリソグラフィおよびイオン注入により、複数の第３ｐ型領域と複数の第４ｐ型領域を一度に形成できるため、耐圧構造部を形成するための工数が減少する。また、複数の第３ｐ型領域と複数の第４ｐ型領域の間隔により耐圧構造部の不純物濃度を減少させることができる。そして、耐圧構造部の不純物濃度の減少は、複数の第３ｐ型領域と複数の第４ｐ型領域の不純物濃度に依存しない。このため、複数の第３ｐ型領域と複数の第４ｐ型領域の不純物濃度の許容範囲が広くなり、耐圧構造部は、イオン注入量や活性化率の影響を受けにくい構造となる。
また、耐圧構造部に、外側に行くほど不純物濃度が減少する領域が、複数の第３ｐ型領域と、複数の第３ｐ型領域より不純物濃度が低い複数の第４ｐ型領域と２つあるため、外側に行くほど不純物濃度が減少する領域が、１つである場合に比べて、同じ耐圧性能をより短い長さで実現できる。
（実施の形態２）
図５は、実施の形態２にかかる炭化珪素半導体装置の構成を示す断面図である。図５に示すように、実施の形態２にかかる炭化珪素半導体装置において、複数の第４ｐ型領域７の中で活性領域１０１から１個目、つまり活性領域１０１に最も近い第４ｐ型領域７ａの幅は、他の第４ｐ型領域７の幅よりも広い。また、第４ｐ型領域７ａは、第１ｐ型領域４と第２ｐ型領域５の境界に形成されている。
実施の形態２にかかる炭化珪素半導体装置のその他の構成については、実施の形態１の炭化珪素半導体装置の構成と同様であるため、重複する説明を省略する。
（実施の形態２にかかる半導体装置の製造方法）
次に、実施の形態２にかかる炭化珪素半導体装置の製造方法について説明する。実施の形態２にかかる炭化珪素半導体装置が、実施の形態１と異なる構成は、第４ｐ型領域７ａの幅と位置である。このため、複数の第４ｐ型領域７を形成する際のイオン注入用マスクを第４ｐ型領域７ａに対応したマスクにすることにより、実施の形態２にかかる炭化珪素半導体装置を製造することができる。
また、実施の形態２の構造にすることにより、第１ｐ型領域４と第２ｐ型領域５の境界の位置の許容度が増すため、複数の第３ｐ型領域６と複数の第４ｐ型領域７を形成した後に、この形成に用いたイオン注入用マスクを再利用することができる。例えば、第２ｐ型領域５より先に第１ｐ型領域４を形成する際、第１ｐ型領域４を形成するためのマスクを、複数の第３ｐ型領域６と複数の第４ｐ型領域７を形成するために用いたマスクの第１ｐ型領域４に対応する部分をウェットエッチング処理で除去することで形成することができる。このマスクを用いて、第１ｐ型領域４を形成することができる。なお、このマスクを用いると、複数の第３ｐ型領域６にも不純物が再度注入されるが、複数の第３ｐ型領域６の不純物濃度が、ｐ+型領域３の不純物濃度より高くならないようにすればよい。さらに、このマスクを用いて、第２ｐ型領域５を形成するためのマスクを、第２ｐ型領域５に対応する部分をウェットエッチング処理で除去することで形成することができる。なお、このマスクを用いると、第１ｐ型領域４と複数の第３ｐ型領域６と複数の第４ｐ型領域７にも不純物が再度注入されるが、第１ｐ型領域４の不純物濃度が複数の第４ｐ型領域７の不純物濃度より高くならないようにすればよい。このように、イオン注入の順序を最適化することで複数回イオン注入用マスクを再作成する工数を削減することができる。
実施の形態２にかかる炭化珪素半導体装置のその他の製造方法については、実施の形態１の炭化珪素半導体装置の製造方法と同様であるため、重複する説明を省略する。
以上、説明したように、実施の形態２によれば、第１ｐ型領域と第２ｐ型領域の境界の位置の許容度が増すため、複数の第３ｐ型領域と複数の第４ｐ型領域を形成するために用いたイオン注入用マスクを再利用できる。このため、イオン注入用マスクを形成する工程を簡略化できる。
（実施の形態３）
図６は、実施の形態３にかかる炭化珪素半導体装置の構成を示す断面図である。図６に示すように、実施の形態３では、第１ｐ型領域４の中で第３ｐ型領域６と重なっている部分４ａの厚さは、第１ｐ型領域４の他の部分よりも厚い。また、第２ｐ型領域５の中で第４ｐ型領域７と重なっている部分５ａの厚さは、第２ｐ型領域５の他の部分よりも厚い。つまり、第１ｐ型領域４の中で第３ｐ型領域６と重なっている部分４ａは、第１ｐ型領域４の他の部分よりも深い。また、第２ｐ型領域５の中で第４ｐ型領域７と重なっている部分５ａは、第２ｐ型領域５の他の部分よりも深い。
実施の形態３にかかる炭化珪素半導体装置のその他の構成については、実施の形態１の炭化珪素半導体装置の構成と同様であるため、重複する説明を省略する。
（実施の形態３にかかる半導体装置の製造方法）
次に、実施の形態３にかかる炭化珪素半導体装置の製造方法について説明する。まず、実施の形態１と同様に、ｎ型炭化珪素エピタキシャル層２を形成する工程から、複数の第３ｐ型領域６、複数の第４ｐ型領域７を形成する工程までを順に行う。
次に、複数の第３ｐ型領域６、複数の第４ｐ型領域７を形成する工程で使用したイオン注入用マスクを再利用することで、第１ｐ型領域４および第２ｐ型領域５がより深くなる部分４ａ，５ａに、第１ｐ型領域４および第２ｐ型領域５と同等の不純物濃度となるように調整したドーズ量で追加イオン注入を行う。
その後、実施の形態１と同様に、第１ｐ型領域４または第２ｐ型領域５の形成工程を行うことで、実施の形態３にかかる炭化珪素半導体装置が完成する。
以上、説明したように、実施の形態３によれば、第１ｐ型領域の中で第３ｐ型領域と重なっている部分は、第１ｐ型領域の他の部分よりも深く、第２ｐ型領域の中で第４ｐ型領域と重なっている部分は、第２ｐ型領域の他の部分よりも深い。これにより、複数の第３ｐ型領域、複数の第４ｐ型領域が、ｎ型炭化珪素エピタキシャル層から離れ、複数の第３ｐ型領域、複数の第４ｐ型領域の角の部分より深い位置にｐｎ接合が形成される。このため、複数の第３ｐ型領域、複数の第４ｐ型領域の角の部分に電界が集中することを緩和できる。
以上において本発明では、炭化珪素でできた炭化珪素基板の主面を（０００１）面とし当該（０００１）面上にＳＢＤを構成した場合を例に説明したが、これに限らず、ワイドバンドギャップ半導体の種類（例えば窒化ガリウム（ＧａＮ）など）、基板主面の面方位などを種々変更可能である。
また、本発明では、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
また、本発明では、ＳＢＤの耐圧構造として説明しているが、本発明は活性領域をＭＯＳ等のトランジスタ構造でも同様に成り立つ。
以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置に有用である。
１ ｎ+型炭化珪素基板
２ ｎ型炭化珪素エピタキシャル層
３ ｐ+型領域
４ 第１ｐ型領域
５ 第２ｐ型領域
６ 複数の第３ｐ型領域
７ 複数の第４ｐ型領域
７ａ １個目の第４ｐ型領域
８ ショットキー電極
９ 裏面電極
１０１ 活性領域
１０２ 耐圧構造部

Claims (11)

  1. シリコンよりもバンドギャップの広い半導体からなる第１導電型の半導体基板と、
    前記半導体基板のおもて面に設けられ、シリコンよりもバンドギャップの広い半導体からなり、前記半導体基板より低不純物濃度の第１導電型の半導体堆積膜と、
    前記半導体堆積膜の、前記半導体基板のおもて面と反対側の表面層に設けられた金属半導体接合、または金属半導体接合と絶縁体半導体接合の複合構造を含む活性領域と、
    前記活性領域の周囲を囲む、前記半導体堆積膜の前記表面層に設けられた耐圧構造部と、
    前記活性領域を少なくとも部分的に囲む第１の第２導電型領域と、
    前記第１の第２導電型領域を囲む、前記耐圧構造部に設けられた第２の第２導電型領域と、
    前記第２の第２導電型領域に内包され、所定間隔を離して設けられ、前記所定間隔は前記活性領域より離れるに従い広くなる、前記第２の第２導電型領域よりも高不純物濃度で、前記第１の第２導電型領域よりも低不純物濃度の複数の幅の等しい第３の第２導電型領域と、
    前記第２の第２導電型領域を囲む、前記耐圧構造部に設けられた、前記第２の第２導電型領域よりも低不純物濃度の第４の第２導電型領域と、
    前記第４の第２導電型領域に内包され、所定間隔を離して設けられ、前記所定間隔は前記活性領域より離れるに従い広くなる、前記第４の第２導電型領域よりも高不純物濃度で、前記第１の第２導電型領域よりも低不純物濃度の複数の幅の等しい第５の第２導電型領域と、
    を備えることを特徴とする半導体装置。
  2. 前記複数の第３の第２導電型領域は、前記複数の第５の第２導電型領域よりも高不純物濃度であることを特徴とする請求項１に記載の半導体装置。
  3. 前記複数の第３の第２導電型領域の個数は、前記複数の第５の第２導電型領域の個数よりも少ないことを特徴とする請求項１または２に記載の半導体装置。
  4. 前記複数の第３の第２導電型領域の前記活性領域からｎ個目とｎ＋１個目の間隔は、前記複数の第５の第２導電型領域の前記活性領域からｎ個目とｎ＋１個目の間隔よりも狭いことを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
  5. 前記複数の第５の第２導電型領域の前記活性領域から１個目の第５の第２導電型領域の幅は、他の第５の第２導電型領域の幅よりも広いことを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
  6. 前記複数の第５の第２導電型領域の前記活性領域から１個目の第５の第２導電型領域は、前記第２の第２導電型領域と前記第４の第２導電型領域の境界にあることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
  7. 前記複数の第５の第２導電型領域は、前記第２の第２導電型領域よりも高不純物濃度であることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
  8. 前記第２の第２導電型領域の前記第３の第２導電型領域が設けられた部分は、前記第２の第２導電型領域の他の部分よりも深いことを特徴とする請求項１〜７のいずれか一つに記載の半導体装置。
  9. 前記第４の第２導電型領域の前記第５の第２導電型領域が設けられた部分は、前記第４の第２導電型領域の他の部分よりも深いことを特徴とする請求項１〜８のいずれか一つに記載の半導体装置。
  10. 前記シリコンよりもバンドギャップが広い半導体は、炭化珪素であることを特徴とする請求項１〜９のいずれか一つに記載の半導体装置。
  11. シリコンよりもバンドギャップの広い半導体からなる第１導電型の半導体基板と、
    前記半導体基板のおもて面に設けられ、シリコンよりもバンドギャップの広い半導体からなり、前記半導体基板より低不純物濃度の第１導電型の半導体堆積膜と、
    前記半導体堆積膜の、前記半導体基板のおもて面と反対側の表面層に設けられた金属半導体接合、または金属半導体接合と絶縁体半導体接合の複合構造を含む活性領域と、
    前記活性領域の周囲を囲む、前記半導体堆積膜の前記表面層に設けられた耐圧構造部と、を備える半導体装置の製造方法であって、
    前記活性領域を少なくとも部分的に囲む第１の第２導電型領域を形成する工程と、
    前記耐圧構造部に、前記第１の第２導電型領域を囲む第２の第２導電型領域と、前記第２の第２導電型領域に内包され、前記活性領域より離れるに従い広くなる間隔を離して、前記第２の第２導電型領域よりも高不純物濃度で、前記第１の第２導電型領域よりも低不純物濃度の複数の幅の等しい第３の第２導電型領域を形成する工程と、
    前記耐圧構造部に、前記第２の第２導電型領域を囲む第４の第２導電型領域と、前記第４の第２導電型領域に内包され、前記活性領域より離れるに従い広くなる間隔を離して、前記第４の第２導電型領域よりも高不純物濃度で、前記第１の第２導電型領域よりも低不純物濃度の複数の幅の等しい第５の第２導電型領域を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
JP2015244749A 2015-12-16 2015-12-16 半導体装置および半導体装置の製造方法 Active JP6672764B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2015244749A JP6672764B2 (ja) 2015-12-16 2015-12-16 半導体装置および半導体装置の製造方法
US15/345,996 US9722029B2 (en) 2015-12-16 2016-11-08 Semiconductor device and method of manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015244749A JP6672764B2 (ja) 2015-12-16 2015-12-16 半導体装置および半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2017112193A true JP2017112193A (ja) 2017-06-22
JP6672764B2 JP6672764B2 (ja) 2020-03-25

Family

ID=59066408

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015244749A Active JP6672764B2 (ja) 2015-12-16 2015-12-16 半導体装置および半導体装置の製造方法

Country Status (2)

Country Link
US (1) US9722029B2 (ja)
JP (1) JP6672764B2 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019054170A (ja) 2017-09-15 2019-04-04 株式会社東芝 半導体装置
JP6896672B2 (ja) * 2018-03-21 2021-06-30 株式会社東芝 半導体装置及びその製造方法
CN108663155A (zh) * 2018-04-02 2018-10-16 中国电子科技集团公司第四十九研究所 一种压力传感器敏感密封腔的制备方法
CN115911098A (zh) * 2023-01-29 2023-04-04 深圳市威兆半导体股份有限公司 碳化硅功率器件终端及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012049872A1 (ja) * 2010-10-15 2012-04-19 三菱電機株式会社 半導体装置およびその製造方法
WO2014045480A1 (ja) * 2012-09-21 2014-03-27 三菱電機株式会社 半導体装置及び半導体装置の製造方法
WO2014136344A1 (ja) * 2013-03-05 2014-09-12 株式会社日立パワーデバイス 半導体装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3708057B2 (ja) 2001-07-17 2005-10-19 株式会社東芝 高耐圧半導体装置
JP4186919B2 (ja) 2004-12-07 2008-11-26 三菱電機株式会社 半導体装置
JP2010050147A (ja) 2008-08-19 2010-03-04 Panasonic Corp 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012049872A1 (ja) * 2010-10-15 2012-04-19 三菱電機株式会社 半導体装置およびその製造方法
WO2014045480A1 (ja) * 2012-09-21 2014-03-27 三菱電機株式会社 半導体装置及び半導体装置の製造方法
WO2014136344A1 (ja) * 2013-03-05 2014-09-12 株式会社日立パワーデバイス 半導体装置

Also Published As

Publication number Publication date
US9722029B2 (en) 2017-08-01
US20170179235A1 (en) 2017-06-22
JP6672764B2 (ja) 2020-03-25

Similar Documents

Publication Publication Date Title
US9419133B2 (en) Semiconductor device and fabrication method of semiconductor device
JP6052481B2 (ja) 半導体装置
JP6855700B2 (ja) 半導体装置およびその製造方法
JP6194779B2 (ja) 半導体装置および半導体装置の製造方法
WO2013161451A1 (ja) 半導体装置
JP2018107168A (ja) 半導体装置および半導体装置の製造方法
JP2018206873A (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2019004078A (ja) 半導体装置および半導体装置の製造方法
JP2017092355A (ja) 半導体装置および半導体装置の製造方法
JP6672764B2 (ja) 半導体装置および半導体装置の製造方法
JP6384944B2 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2017152732A (ja) 半導体装置および半導体装置の製造方法
JP6399161B2 (ja) 半導体装置および半導体装置の製造方法
JP6592083B2 (ja) 半導体装置およびその製造方法、並びにパワーモジュール
JP6862782B2 (ja) 半導体装置および半導体装置の製造方法
JP2019029501A (ja) 半導体装置および半導体装置の製造方法
JP2023101772A (ja) 半導体装置および半導体装置の製造方法
JP6919713B2 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP6589263B2 (ja) 半導体装置
JP7074173B2 (ja) 半導体装置および半導体装置の製造方法
JP2017092364A (ja) 半導体装置および半導体装置の製造方法
JP6233537B2 (ja) 半導体装置および半導体装置の製造方法
WO2019077878A1 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2015149375A (ja) ダイオード
JP2022176737A (ja) 炭化珪素半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20181114

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190903

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20190830

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20191031

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200204

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200217

R150 Certificate of patent or registration of utility model

Ref document number: 6672764

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250