JP6384944B2 - 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 123
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 title claims description 57
- 229910010271 silicon carbide Inorganic materials 0.000 title claims description 55
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 238000000034 method Methods 0.000 title claims description 10
- 229910052751 metal Inorganic materials 0.000 claims description 48
- 239000002184 metal Substances 0.000 claims description 48
- 239000010410 layer Substances 0.000 claims description 30
- 239000000758 substrate Substances 0.000 claims description 30
- 238000000151 deposition Methods 0.000 claims description 15
- 239000010936 titanium Substances 0.000 claims description 15
- 230000008021 deposition Effects 0.000 claims description 13
- 239000012535 impurity Substances 0.000 claims description 12
- CSDREXVUYHZDNP-UHFFFAOYSA-N alumanylidynesilicon Chemical compound [Al].[Si] CSDREXVUYHZDNP-UHFFFAOYSA-N 0.000 claims description 10
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical group [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 7
- 239000002344 surface layer Substances 0.000 claims description 7
- 229910052719 titanium Inorganic materials 0.000 claims description 7
- 230000002093 peripheral effect Effects 0.000 claims description 5
- 229910000676 Si alloy Inorganic materials 0.000 claims description 4
- 230000015556 catabolic process Effects 0.000 description 20
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910052782 aluminium Inorganic materials 0.000 description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 7
- 230000005684 electric field Effects 0.000 description 7
- 239000000463 material Substances 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical compound CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 6
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 239000011248 coating agent Substances 0.000 description 4
- 238000000576 coating method Methods 0.000 description 4
- 239000011259 mixed solution Substances 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 2
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 235000011114 ammonium hydroxide Nutrition 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 229910017604 nitric acid Inorganic materials 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 description 2
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- 230000035939 shock Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
- H01L29/1608—Silicon carbide
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02529—Silicon carbide
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
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- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/6609—Diodes
- H01L29/66143—Schottky diodes
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
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Description
この発明は、炭化珪素半導体装置および炭化珪素半導体装置の製造方法に関する。
従来、高電圧や大電流を制御するパワー半導体装置の構成材料として、シリコン（Ｓｉ）が用いられている。パワー半導体装置は、バイポーラトランジスタやＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）など複数種類あり、これらは用途に合わせて使い分けられている。
例えば、バイポーラトランジスタやＩＧＢＴは、ＭＯＳＦＥＴに比べて電流密度は高く大電流化が可能であるが、高速にスイッチングさせることができない。具体的には、バイポーラトランジスタは数ｋＨｚ程度のスイッチング周波数での使用が限界であり、ＩＧＢＴは数十ｋＨｚ程度のスイッチング周波数での使用が限界である。一方、パワーＭＯＳＦＥＴは、バイポーラトランジスタやＩＧＢＴに比べて電流密度が低く大電流化が難しいが、数ＭＨｚ程度までの高速スイッチング動作が可能である。
しかしながら、市場では大電流と高速性とを兼ね備えたパワー半導体装置への要求が強く、ＩＧＢＴやパワーＭＯＳＦＥＴはその改良に力が注がれ、現在ではほぼ材料限界に近いところまで開発が進んでいる。パワー半導体装置の観点からシリコンに代わる半導体材料の検討されており、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を作製（製造）可能な半導体材料として炭化珪素（ＳｉＣ）が注目を集めている。
炭化珪素は、化学的に非常に安定した半導体材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用することができる。また、炭化珪素は、最大電界強度もシリコンより１桁以上大きいため、オン抵抗を十分に小さくすることができる半導体材料として期待される。このような炭化珪素の特長は、他のワイドバンドギャップ半導体である例えば窒化ガリウム（ＧａＮ）にもあてはまる。このため、ワイドバンドギャップ半導体を用いることにより、半導体装置の高耐圧化を図ることができる。
しかしながら、高耐圧半導体装置では、素子構造が形成された活性領域だけでなく、活性領域の周辺部に設けられ耐圧を保持する耐圧構造部にも高電圧が印加され、耐圧構造部に電界が集中する。高耐圧半導体装置の耐圧は、半導体の不純物濃度、厚さおよび電界強度によって決定され、このように半導体固有の特長によって決定される破壊耐量は活性領域から耐圧構造部にわたって等しい。このため、耐圧構造部に電界が集中することにより、耐圧構造部に破壊耐量を超えた電気的負荷がかかり破壊に至る虞がある。
耐圧構造部の電界を緩和または分散させることで高耐圧半導体装置全体の耐圧を向上させた装置として、接合終端（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造や、フィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）構造などの終端構造を耐圧構造部に形成した半導体装置が公知である。また、ＦＬＲに接するフローティングの金属電極をフィールドプレート（ＦＰ：Ｆｉｅｌｄ Ｐｌａｔｅ）として配置し、耐圧構造部に生じた電荷を放出させることにより信頼性の向上を図った半導体装置が公知である（例えば、下記特許文献１参照）。
図２は、従来技術によるショットキーバリアダイオード（ＳＢＤ）構造を示す断面図である。炭化珪素基板１２上にショットキー電極１７と電極パッド１８が設けられ、活性部を形成し、活性部を囲むようにリング状のｐ型領域１５による耐圧構造部（エッジ部）を形成し、耐圧を保持する。ｐ型領域１５は、ショットキー電極１７の終端に設けられるｐ+型領域１５ａと、このｐ+型領域１５ａの外周に隣接するｐ型領域１５ｂと、このｐ型領域１５ｂの外周に隣接するｐ-型領域１５ｃとからなる。１６は酸化シリコン（ＳｉＯ2）等からなる層間絶縁膜である。
電極パッド１８は、例えば、アルミニウム−シリコン（Ａｌ−Ｓｉ）系合金を用い、５μｍ程度の厚さを有する。Ａｌ等のワイヤーボンディングによる超音波接合時の衝撃吸収のためこのような所定の厚さを有している。
この電極パッド１８およびショットキー電極１７の製造工程について説明すると、
１．Ｔｉをスパッタにより堆積
２．レジスト塗布、フォトリソグラフィーによりレジストパターニング
３．アンモニア過水によりＴｉをウェットエッチングしてショットキー電極１７を形成
４．Ａｌ−Ｓｉをスパッタにより堆積
５．レジスト塗布、フォトリソグラフィーによりレジストパターニング
６．ショットキー電極１７を覆うように、リン酸・硝酸・酢酸の混合液によりＡｌ−Ｓｉをウェットエッチングする。この時、Ｔｉは混合液によりウェットエッチングされることはない。この後、残留したＳｉ（Ｓｉノジュールと呼ぶ）を除去するために、四フッ化炭素と酸素を原料ガスとするドライエッチング（パーティクルエッチング）を行って電極パッド１８を形成する。
１．Ｔｉをスパッタにより堆積
２．レジスト塗布、フォトリソグラフィーによりレジストパターニング
３．アンモニア過水によりＴｉをウェットエッチングしてショットキー電極１７を形成
４．Ａｌ−Ｓｉをスパッタにより堆積
５．レジスト塗布、フォトリソグラフィーによりレジストパターニング
６．ショットキー電極１７を覆うように、リン酸・硝酸・酢酸の混合液によりＡｌ−Ｓｉをウェットエッチングする。この時、Ｔｉは混合液によりウェットエッチングされることはない。この後、残留したＳｉ（Ｓｉノジュールと呼ぶ）を除去するために、四フッ化炭素と酸素を原料ガスとするドライエッチング（パーティクルエッチング）を行って電極パッド１８を形成する。
しかしながら、電極パッド１８は、５μｍと厚いため、上記のウェットエッチング時に横（幅）方向のエッチング量がばらつく。このばらつきにより、電極パッド１８の端面１８ａの位置は、横方向に１０〜１５μｍ程度生じる。製造工程では、ショットキー電極１７および電極パッド１８ともに、端部の位置がｐ+型領域１５ａ内に入るよう設計する必要がある。これは、これらショットキー電極１７および電極パッド１８の端部がｐ型領域１５ｂに入る位置に達すると、フィールドプレート（ＦＰ）構造となり、層間絶縁膜１６が破壊されるためである。
このため、従来は、上記の電極パッド１８に対するウェットエッチングのばらつきを吸収するために、ｐ+型領域１５ａの幅が大きくなった。例えば、上記ばらつきを収めるために、ｐ+型領域１５ａは２０μｍ以上とする必要があった。これにより、耐圧構造部（エッジ部）の幅が大きくなり、チップサイズが大型化し、コスト高となった。
この発明は、上述した従来技術による問題点を解消するため、耐圧構造部の領域を小さくでき、且つ活性領域を大きくでき、簡単に製造できる炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、第１導電型ワイドバンドギャップ半導体基板と、前記第１導電型ワイドバンドギャップ半導体基板の表面に堆積された、前記第１導電型ワイドバンドギャップ半導体基板よりも不純物濃度の低い第１導電型ワイドバンドギャップ半導体堆積層と、前記第１導電型ワイドバンドギャップ半導体堆積層とショットキー接合を形成するチタンである第１金属膜を形成して構成された素子構造と、前記第１金属膜上に形成され、前記第１金属膜より厚く５μｍ以上の厚さでありアルミニウム−シリコン系合金である電極用の第２金属膜と、前記第１導電型ワイドバンドギャップ半導体堆積層の、前記第１導電型ワイドバンドギャップ半導体基板側に対して反対側の表面層に選択的に設けられ、前記素子構造の周辺部を囲む第１の第２導電型半導体領域と、前記第１の第２導電型半導体領域に接して前記第１の第２導電型半導体領域を囲み、接合終端構造を構成する、前記第１の第２導電型半導体領域より不純物濃度の低い第２の第２導電型半導体領域と、前記第１の第２導電型半導体領域の一部から前記第１の第２導電型半導体領域の周辺部を覆う絶縁膜と、を備え、前記第１金属膜は、前記第１の第２導電型半導体領域の一部に接し、かつ、前記第１の第２導電型半導体領域上で這い上がり前記絶縁膜上に延在し、前記第１金属膜および前記第２金属膜の端部は、前記第１の第２導電型半導体領域上に位置するとともに、前記第２金属膜の端部は前記第１金属膜の端部より内側に位置させ前記第１金属膜の端部を露出させたことを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、第１導電型ワイドバンドギャップ半導体基板の表面に、前記第１導電型ワイドバンドギャップ半導体基板よりも不純物濃度の低い第１導電型ワイドバンドギャップ半導体堆積層を堆積する工程と、前記第１導電型ワイドバンドギャップ半導体堆積層の表面層に、素子構造の周辺部を囲むように、第１の第２導電型半導体領域を選択的に形成する工程と、前記第１導電型ワイドバンドギャップ半導体堆積層の表面層に、前記第１の第２導電型半導体領域に接して前記第１の第２導電型半導体領域を囲み、接合終端構造を構成する、前記第１の第２導電型半導体領域よりも不純物濃度の低い第２の第２導電型半導体領域を選択的に形成する工程と、前記第１の第２導電型半導体領域の一部から前記第１の第２導電型半導体領域の周辺部を覆う絶縁膜を形成する工程と、前記第１導電型ワイドバンドギャップ半導体堆積層とショットキー接合をチタンで形成する第１金属膜を形成し、前記素子構造を形成する工程と、前記第１金属膜上に電極用の第２金属膜を、前記第１金属膜より厚く５μｍ以上の厚さのアルミニウム−シリコン系合金で形成する工程と、を含み、前記第１金属膜は、前記第１の第２導電型半導体領域の一部に接し、かつ、前記第１の第２導電型半導体領域上で這い上がり前記絶縁膜上に延在させ、前記第１金属膜および前記第２金属膜の端部は、前記第１の第２導電型半導体領域上に位置するとともに、前記第２金属膜の端部は前記第１金属膜の端部より内側に位置させ前記第１金属膜の端部を露出させることを特徴とする。
上述した発明によれば、所定の厚さを有する電極パッドをショットキー電極よりも内側（活性領域側）に設け、電極パッドの端部からショットキー電極の端部が露出させるため、ショットキー電極および電極パッドともに、ＪＴＥ構造用のｐ+型領域上に簡単に位置させて製造できる。また、耐圧構造部のｐ+型領域の幅を取らないので、チップサイズが大型化することがない。
本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法によれば、耐圧構造部の領域を小さくでき、且つ活性領域を大きくでき、簡単に製造できるという効果を奏する。
以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。
（実施の形態）
本発明にかかる半導体装置は、ワイドバンドギャップ半導体を用いて構成される。実施の形態においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製された炭化珪素半導体装置について、ショットキー接合（Ｓｃｈｏｔｔｋｙ）構造のダイオードを例に説明する。図１は、実施の形態にかかる炭化珪素半導体装置の構成を示す断面図である。図１に示すように、実施の形態にかかる炭化珪素半導体装置は、ｎ+型炭化珪素基板（ワイドバンドギャップ半導体基板）１の主面上にｎ型炭化珪素エピタキシャル層（ワイドバンドギャップ半導体堆積層）２が堆積されている。
本発明にかかる半導体装置は、ワイドバンドギャップ半導体を用いて構成される。実施の形態においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製された炭化珪素半導体装置について、ショットキー接合（Ｓｃｈｏｔｔｋｙ）構造のダイオードを例に説明する。図１は、実施の形態にかかる炭化珪素半導体装置の構成を示す断面図である。図１に示すように、実施の形態にかかる炭化珪素半導体装置は、ｎ+型炭化珪素基板（ワイドバンドギャップ半導体基板）１の主面上にｎ型炭化珪素エピタキシャル層（ワイドバンドギャップ半導体堆積層）２が堆積されている。
ｎ+型炭化珪素基板１は、例えば窒素（Ｎ）がドーピングされた炭化珪素単結晶基板である。ｎ型炭化珪素エピタキシャル層２は、ｎ+型炭化珪素基板１よりも低い不純物濃度で例えば窒素がドーピングされてなる低濃度ｎ型ドリフト層である。以下、ｎ+型炭化珪素基板１単体、またはｎ+型炭化珪素基板１とｎ型炭化珪素エピタキシャル層２とを併せて炭化珪素半導体基体とする。ｎ型炭化珪素エピタキシャル層２のｎ+型炭化珪素基板１側に対して反対側（炭化珪素半導体基体のおもて面側）の表面層には、リング状のｐ+型領域３が設けられ、このｐ+型領域３の外周には、順にｐ型領域４とｐ-型領域５が設けられている。
ｐ+型領域３（第１の第２導電型半導体領域）は、活性領域周辺部に設けられ活性領域を囲む耐圧構造部（エッジ部）に設けられている。耐圧構造部は、耐圧を保持する領域である。また、ｐ+型領域３は、ダイオードの素子構造が形成された活性領域側に設けられ、ｎ型炭化珪素エピタキシャル層２とショットキー接合を形成するショットキー電極７に接する。ショットキー電極７については後述する。
ｐ+型領域３は、高い不純物濃度で例えばアルミニウム（Ａｌ）がドーピングされてなる。ｐ+型領域３は、ｎ型炭化珪素エピタキシャル層２とショットキー電極７との接合端部の電界集中を回避する機能を有する。また、ｐ型領域４およびｐ-型領域５は、活性領域の周辺部においてさらに電界を分散させる接合終端（ＪＴＥ）構造を構成する。ｐ+型領域４およびｐ-型領域５は、それぞれ例えばアルミニウムがドーピングされてなる。
また、不図示であるが、活性領域にｐ+型領域（第２導電型半導体領域）を所定の間隔で複数設け、接合障壁ショットキー構造（ＪＢＳ：Ｊｕｎｃｔｉｏｎ Ｂａｒｒｉｅｒ Ｓｃｈｏｔｔｋｙ ＪＢＳ構造）の素子構造を構成してもよい。このｐ+型領域は、ｐ+型領域３と離れて設けられる。
耐圧構造部上には、ｐ+型領域３、ｐ型領域４、ｐ-型領域５を覆うように層間絶縁膜６が設けられている。ｎ型炭化珪素エピタキシャル層２のｎ+型炭化珪素基板１側に対して反対側の表面（炭化珪素半導体基体のおもて面）には、アノード電極を構成するショットキー電極７が設けられている。ショットキー電極７は、活性領域から耐圧構造部の一部にわたって設けられている。
ｎ+型炭化珪素基板１のｎ型炭化珪素エピタキシャル層２側に対して反対側の表面（炭化珪素半導体基体の裏面）には、ｎ+型炭化珪素基板１とオーミック接合を形成する裏面電極（オーミック電極）１０が設けられている。裏面電極１０は、カソード電極を構成する。
具体的には、ショットキー電極７は、活性領域において露出するｎ型炭化珪素エピタキシャル層２の表面（炭化珪素半導体基体のおもて面）全面を覆い、活性領域の周辺部においてｐ+型領域３に接する。また、ショットキー電極７は、活性領域から耐圧構造部へと延在して設けられ、層間絶縁膜６上に張り出している。そして、ショットキー電極７は、層間絶縁膜６を介してｐ+型領域３を覆う。すなわち、ショットキー電極７の最も耐圧構造部側の端部７ａは、ＪＴＥ構造用のｐ+型領域３上で終端している。
ショットキー電極７は、次の材料でできているのがよい。その理由は、本発明の効果が顕著にあらわれるからである。ショットキー電極７は、例えば、ＩＶａ族金属、Ｖａ族金属、ＶＩａ族金属、アルミニウムまたはシリコンでできているのがよい。または、ショットキー電極７は、ＩＶａ族金属、Ｖａ族金属、ＶＩａ族金属、アルミニウムおよびシリコンのうちの２元素または３元素を含む複合膜でできているのがよい。特に、ショットキー電極７は、チタン（Ｔｉ）、アルミニウムまたはシリコンでできている、もしくは、チタン、アルミニウムおよびシリコンのうちの２元素または３元素を含む複合膜であるのが好ましい。さらに好ましくは、ショットキー電極７は、ｎ型炭化珪素エピタキシャル層２とショットキー接合を形成する部分が例えばチタン（Ｔｉ）でできているのがよい。
ショットキー電極７とｎ型炭化珪素エピタキシャル層２とのショットキー障壁高さは、実施の形態にかかる炭化珪素半導体装置を高耐圧半導体装置として使用する場合には、例えば１ｅＶ以上であるのが好ましい。また、ショットキー電極７のショットキー障壁高さは、実施の形態にかかる炭化珪素半導体装置を電源装置として使用する場合には、例えば０．５ｅＶ以上１ｅＶ未満であるのが好ましい。
ショットキー電極７上には、例えばアルミニウムでできた電極パッド８が設けられている。電極パッド８は、活性領域から耐圧構造部へと延在し、且つその最も耐圧構造部側の端部８ａはショットキー電極７上で終端している。さらに、この端部８ａは、ショットキー電極７の端部７ａよりも活性領域側に位置している。すなわち、ショットキー電極７の端部７ａは、一部が露出するように、電極パッド８の端部８ａよりも外部に位置している。
ＪＴＥ構造上には、ショットキー電極７および電極パッド８の最も耐圧構造部側の各端部を覆うように、例えばポリイミドからなるパッシベーション膜などの保護膜９が設けられている。保護膜９は、放電防止の機能を有する。
上記構成のショットキー電極７および電極パッド８の製造は、以下の各工程１．〜６．の手順で行う。
１．Ｔｉをスパッタにより堆積
２．レジスト塗布、フォトリソグラフィーによりレジストパターニング
３．アンモニア過水によりＴｉをウェットエッチングしてショットキー電極７を形成
４．Ａｌ−Ｓｉをスパッタにより堆積
５．レジスト塗布、フォトリソグラフィーによりレジストパターニング
６．ショットキー電極７を覆うように、リン酸・硝酸・酢酸の混合液によりＡｌ−Ｓｉをウェットエッチングする。この時、Ｔｉは混合液によりウェットエッチングされることはない。この後、残留したＳｉ（Ｓｉノジュールと呼ぶ）を除去するために、四フッ化炭素と酸素を原料ガスとするドライエッチング（パーティクルエッチング）を行って電極パッド８を形成する。
１．Ｔｉをスパッタにより堆積
２．レジスト塗布、フォトリソグラフィーによりレジストパターニング
３．アンモニア過水によりＴｉをウェットエッチングしてショットキー電極７を形成
４．Ａｌ−Ｓｉをスパッタにより堆積
５．レジスト塗布、フォトリソグラフィーによりレジストパターニング
６．ショットキー電極７を覆うように、リン酸・硝酸・酢酸の混合液によりＡｌ−Ｓｉをウェットエッチングする。この時、Ｔｉは混合液によりウェットエッチングされることはない。この後、残留したＳｉ（Ｓｉノジュールと呼ぶ）を除去するために、四フッ化炭素と酸素を原料ガスとするドライエッチング（パーティクルエッチング）を行って電極パッド８を形成する。
ショットキー電極７は、０．２μｍ程度の厚さであり、上記製造方法によれば、露出しているショットキー電極７をウェットエッチングしたとき、端部７ａに対するサイドエッチング量（幅方向のエッチング量）は、０．５〜１μｍと小さい。このため、ｐ+型領域３の幅を５μｍ程度まで小さくすることができる。このように、ｐ+型領域３の幅を小さくしても、ショットキー電極７の端部７ａをｐ+型領域３内に位置させることができる。
そして、上記構成によれば、ｐ+型領域３の幅を小さくできるため、耐圧構造部（エッジ部）の大きさ（幅）を小さくでき、相対的に活性領域の大きさ（幅）を大きくできる。例えば、従来は、ｐ+型領域３の幅が２０μｍ必要であったのに対し、本実施の形態では、５μｍにできる。
この差分１５μｍは、図１の活性領域の一端部であり、他端部を含めると、活性領域の幅を合計３０μｍ大きくすることができる。例えば、活性領域が従来１ｍｍ2であったとすると、本実施の形態では、１．０６ｍｍ2にすることができる。このように、活性領域を大きくできることにより、電流容量を増加できるとともに、正バイアスＶF（Ｖ）を低減することができるようになる。また、耐圧構造部の幅を取らないので、チップサイズが大型化することがない。
以上、説明したように、実施の形態によれば、ショットキー電極および電極パッドともに、ＪＴＥ構造用のｐ+型領域上に位置させることができる。特に、所定の厚さを有する電極パッドをショットキー電極よりも内側（活性領域側）に設け、電極パッドの端部からショットキー電極の端部が露出させるため、簡単に製造できる。また、ショットキー電極の端部のエッチングについても、ショットキー電極自体が薄厚であるため、ｐ+型領域を狭い幅としても、ショットキー電極の端部をｐ+型領域内に簡単に位置させることができ、簡単に製造できるようになる。
また、本発明は、上記実施の形態で説明したダイオードの素子構造に限らず、ＭＯＳＦＥＴの素子構成であっても同様の効果を得ることができる。
以上のように、本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置に有用である。
１ ｎ+型炭化珪素基板
２ ｎ型炭化珪素エピタキシャル層
３ ｐ+型領域
４ ｐ型領域
５ ｐ-型領域
６ 層間絶縁膜
７ ショットキー電極
７ａ ショットキー電極の端部
８ 電極パッド
８ａ 電極パッドの端部
９ 保護膜
１０ 裏面電極
２ ｎ型炭化珪素エピタキシャル層
３ ｐ+型領域
４ ｐ型領域
５ ｐ-型領域
６ 層間絶縁膜
７ ショットキー電極
７ａ ショットキー電極の端部
８ 電極パッド
８ａ 電極パッドの端部
９ 保護膜
１０ 裏面電極
Claims (2)
- 第１導電型ワイドバンドギャップ半導体基板と、
前記第１導電型ワイドバンドギャップ半導体基板の表面に堆積された、前記第１導電型ワイドバンドギャップ半導体基板よりも不純物濃度の低い第１導電型ワイドバンドギャップ半導体堆積層と、
前記第１導電型ワイドバンドギャップ半導体堆積層とショットキー接合を形成するチタンである第１金属膜を形成して構成された素子構造と、
前記第１金属膜上に形成され、前記第１金属膜より厚く５μｍ以上の厚さでありアルミニウム−シリコン系合金である電極用の第２金属膜と、
前記第１導電型ワイドバンドギャップ半導体堆積層の、前記第１導電型ワイドバンドギャップ半導体基板側に対して反対側の表面層に選択的に設けられ、前記素子構造の周辺部を囲む第１の第２導電型半導体領域と、
前記第１の第２導電型半導体領域に接して前記第１の第２導電型半導体領域を囲み、接合終端構造を構成する、前記第１の第２導電型半導体領域より不純物濃度の低い第２の第２導電型半導体領域と、
前記第１の第２導電型半導体領域の一部から前記第１の第２導電型半導体領域の周辺部を覆う絶縁膜と、
を備え、
前記第１金属膜は、前記第１の第２導電型半導体領域の一部に接し、かつ、前記第１の第２導電型半導体領域上で這い上がり前記絶縁膜上に延在し、前記第１金属膜および前記第２金属膜の端部は、前記第１の第２導電型半導体領域上に位置するとともに、前記第２金属膜の端部は前記第１金属膜の端部より内側に位置させ前記第１金属膜の端部を露出させたことを特徴とする炭化珪素半導体装置。 - 第１導電型ワイドバンドギャップ半導体基板の表面に、前記第１導電型ワイドバンドギャップ半導体基板よりも不純物濃度の低い第１導電型ワイドバンドギャップ半導体堆積層を堆積する工程と、
前記第１導電型ワイドバンドギャップ半導体堆積層の表面層に、素子構造の周辺部を囲むように、第１の第２導電型半導体領域を選択的に形成する工程と、
前記第１導電型ワイドバンドギャップ半導体堆積層の表面層に、前記第１の第２導電型半導体領域に接して前記第１の第２導電型半導体領域を囲み、接合終端構造を構成する、前記第１の第２導電型半導体領域よりも不純物濃度の低い第２の第２導電型半導体領域を選択的に形成する工程と、
前記第１の第２導電型半導体領域の一部から前記第１の第２導電型半導体領域の周辺部を覆う絶縁膜を形成する工程と、
前記第１導電型ワイドバンドギャップ半導体堆積層とショットキー接合をチタンで形成する第１金属膜を形成し、前記素子構造を形成する工程と、
前記第１金属膜上に電極用の第２金属膜を、前記第１金属膜より厚く５μｍ以上の厚さのアルミニウム−シリコン系合金で形成する工程と、
を含み、
前記第１金属膜は、前記第１の第２導電型半導体領域の一部に接し、かつ、前記第１の第２導電型半導体領域上で這い上がり前記絶縁膜上に延在させ、前記第１金属膜および前記第２金属膜の端部は、前記第１の第２導電型半導体領域上に位置するとともに、前記第２金属膜の端部は前記第１金属膜の端部より内側に位置させ前記第１金属膜の端部を露出させることを特徴とする炭化珪素半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012125255A JP6384944B2 (ja) | 2012-05-31 | 2012-05-31 | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 |
| US14/404,771 US9799732B2 (en) | 2012-05-31 | 2013-03-18 | Silicon carbide semiconductor device and fabrication method of silicon carbide semiconductor device |
| PCT/JP2013/057748 WO2013179729A1 (ja) | 2012-05-31 | 2013-03-18 | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012125255A JP6384944B2 (ja) | 2012-05-31 | 2012-05-31 | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2018032614A Division JP6823614B2 (ja) | 2018-02-26 | 2018-02-26 | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2013251407A JP2013251407A (ja) | 2013-12-12 |
| JP6384944B2 true JP6384944B2 (ja) | 2018-09-05 |
Family
ID=49672937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2012125255A Active JP6384944B2 (ja) | 2012-05-31 | 2012-05-31 | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US9799732B2 (ja) |
| JP (1) | JP6384944B2 (ja) |
| WO (1) | WO2013179729A1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9991399B2 (en) * | 2012-10-04 | 2018-06-05 | Cree, Inc. | Passivation structure for semiconductor devices |
| CN104134703A (zh) * | 2014-08-08 | 2014-11-05 | 上海安微电子有限公司 | 一种低漏电低正向压降肖特基二极管结构及其制备方法 |
| JP6523886B2 (ja) * | 2015-09-11 | 2019-06-05 | 株式会社東芝 | 半導体装置 |
| JP6524002B2 (ja) * | 2016-03-16 | 2019-06-05 | 株式会社東芝 | 半導体装置 |
| JP6719090B2 (ja) | 2016-12-19 | 2020-07-08 | パナソニックＩｐマネジメント株式会社 | 半導体素子 |
| JP7099158B2 (ja) * | 2018-08-09 | 2022-07-12 | 富士電機株式会社 | 模擬素子及び抵抗素子の不良検査方法 |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3997551B2 (ja) | 1995-12-08 | 2007-10-24 | 株式会社日立製作所 | プレーナ型半導体装置 |
| US6002159A (en) | 1996-07-16 | 1999-12-14 | Abb Research Ltd. | SiC semiconductor device comprising a pn junction with a voltage absorbing edge |
| SE9700156D0 (sv) * | 1997-01-21 | 1997-01-21 | Abb Research Ltd | Junction termination for Si C Schottky diode |
| JP2003007976A (ja) * | 2001-06-25 | 2003-01-10 | Mitsubishi Electric Corp | 半導体装置及びモジュール装置 |
| US6979863B2 (en) * | 2003-04-24 | 2005-12-27 | Cree, Inc. | Silicon carbide MOSFETs with integrated antiparallel junction barrier Schottky free wheeling diodes and methods of fabricating the same |
| JP4186919B2 (ja) * | 2004-12-07 | 2008-11-26 | 三菱電機株式会社 | 半導体装置 |
| US20070096239A1 (en) * | 2005-10-31 | 2007-05-03 | General Electric Company | Semiconductor devices and methods of manufacture |
| JP4921880B2 (ja) * | 2006-07-28 | 2012-04-25 | 株式会社東芝 | 高耐圧半導体装置 |
| JP4333782B2 (ja) * | 2007-07-05 | 2009-09-16 | 株式会社デンソー | ジャンクションバリアショットキーダイオードを備えた炭化珪素半導体装置 |
| JP2010050147A (ja) | 2008-08-19 | 2010-03-04 | Panasonic Corp | 半導体装置 |
| JP5110445B2 (ja) | 2009-09-16 | 2012-12-26 | 独立行政法人産業技術総合研究所 | 半導体装置 |
| EP2339613B1 (en) * | 2009-12-22 | 2015-08-19 | ABB Technology AG | Power semiconductor device and method for producing same |
| JP5601849B2 (ja) * | 2010-02-09 | 2014-10-08 | 三菱電機株式会社 | 炭化珪素半導体装置の製造方法 |
| US9117739B2 (en) * | 2010-03-08 | 2015-08-25 | Cree, Inc. | Semiconductor devices with heterojunction barrier regions and methods of fabricating same |
| JP2011216816A (ja) * | 2010-04-02 | 2011-10-27 | Mitsubishi Electric Corp | 熱処理方法および熱処理装置、ならびに半導体装置の製造方法 |
| JP2012069567A (ja) * | 2010-09-21 | 2012-04-05 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP5406171B2 (ja) * | 2010-12-08 | 2014-02-05 | ローム株式会社 | ＳｉＣ半導体装置 |
| JP5455973B2 (ja) * | 2011-05-27 | 2014-03-26 | 三菱電機株式会社 | 炭化珪素半導体装置の製造方法 |
-
2012
- 2012-05-31 JP JP2012125255A patent/JP6384944B2/ja active Active
-
2013
- 2013-03-18 WO PCT/JP2013/057748 patent/WO2013179729A1/ja active Application Filing
- 2013-03-18 US US14/404,771 patent/US9799732B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US20150115287A1 (en) | 2015-04-30 |
| US9799732B2 (en) | 2017-10-24 |
| WO2013179729A1 (ja) | 2013-12-05 |
| JP2013251407A (ja) | 2013-12-12 |
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Legal Events
| Date | Code | Title | Description |
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| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20121114 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20150522 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150515 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20160719 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160920 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20161018 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20161219 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20170328 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20170627 |
|
| C60 | Trial request (containing other claim documents, opposition documents) |
Free format text: JAPANESE INTERMEDIATE CODE: C60 Effective date: 20170627 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20170705 |
|
| C21 | Notice of transfer of a case for reconsideration by examiners before appeal proceedings |
Free format text: JAPANESE INTERMEDIATE CODE: C21 Effective date: 20170711 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20170728 |
|
| C211 | Notice of termination of reconsideration by examiners before appeal proceedings |
Free format text: JAPANESE INTERMEDIATE CODE: C211 Effective date: 20170801 |
|
| C22 | Notice of designation (change) of administrative judge |
Free format text: JAPANESE INTERMEDIATE CODE: C22 Effective date: 20171017 |
|
| C13 | Notice of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: C13 Effective date: 20171226 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20180226 |
|
| C13 | Notice of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: C13 Effective date: 20180320 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20180521 |
|
| C22 | Notice of designation (change) of administrative judge |
Free format text: JAPANESE INTERMEDIATE CODE: C22 Effective date: 20180605 |
|
| C23 | Notice of termination of proceedings |
Free format text: JAPANESE INTERMEDIATE CODE: C23 Effective date: 20180612 |
|
| C03 | Trial/appeal decision taken |
Free format text: JAPANESE INTERMEDIATE CODE: C03 Effective date: 20180710 |
|
| C30A | Notification sent |
Free format text: JAPANESE INTERMEDIATE CODE: C3012 Effective date: 20180710 |
|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
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