JP5455973B2 - 炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素半導体装置の製造方法 Download PDF

Info

Publication number
JP5455973B2
JP5455973B2 JP2011118661A JP2011118661A JP5455973B2 JP 5455973 B2 JP5455973 B2 JP 5455973B2 JP 2011118661 A JP2011118661 A JP 2011118661A JP 2011118661 A JP2011118661 A JP 2011118661A JP 5455973 B2 JP5455973 B2 JP 5455973B2
Authority
JP
Japan
Prior art keywords
silicon carbide
region
forming
epitaxial layer
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2011118661A
Other languages
English (en)
Other versions
JP2012248648A (ja
Inventor
吉徳 松野
陽一郎 樽井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2011118661A priority Critical patent/JP5455973B2/ja
Priority to US13/355,710 priority patent/US8685848B2/en
Priority to CN201210037902.3A priority patent/CN102800570B/zh
Priority to DE102012207309A priority patent/DE102012207309A1/de
Priority to KR1020120047891A priority patent/KR101339815B1/ko
Publication of JP2012248648A publication Critical patent/JP2012248648A/ja
Priority to US14/045,502 priority patent/US9276068B2/en
Application granted granted Critical
Publication of JP5455973B2 publication Critical patent/JP5455973B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H01L21/0465—Making n or p doped regions or layers, e.g. using diffusion using ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/0485—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/6606—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

本発明は炭化珪素半導体装置の製造方法に関し、特に、炭化珪素ショットキーバリアダイオードの製造方法に関する。
炭化珪素ショットキーバリアダイオード（以下、ＳｉＣ−ＳＢＤと記す）の製造においては、ショットキーメタルの選択と、順方向特性の安定化が重要である。ショットキーメタルとして、Ｔｉ（チタン）、Ｎｉ（ニッケル）、Ｍｏ（モリブデン）およびＷ（タングステン）などが一般的であるが、例えばＴｉショットキーバリアダイオードを製造する場合に、裏面の電極としてＮｉを採用しＮｉのオーミック接合を形成する場合には次のようなプロセス上の特徴および問題点を抱えることになる。
すなわち、ｋＶ級の高耐圧のＳｉＣ−ＳＢＤは、炭化珪素基板上に形成されたｎ型のエピタキシャル層上にショットキー電極が形成される構成を有しているが、この構造では、エピタキシャル層とショットキー電極との接合面の端縁部に電界が集中し易くなるので、その接合面（ショットキー接合面）の端縁部に対応するエピタキシャル層の上層部に電界集中緩和のためのｐ型終端構造を形成することが一般的である。
ｐ型終端構造は、ＳＢＤの電極領域を囲むように形成されたｐ型不純物領域であり、その形成には、一般にＡｌ（アルミニウム）、Ｂ（ボロン）等のｐ型不純物をｎ型のエピタキシャル層にイオン注入し、１５００℃以上の高温熱処理で活性化アニールする方法が採られる。
良好な特性のショットキー接合を得るには、この高温熱処理時に生じるＳｉＣ表面の変質層を除去する必要があるが、この変質層を除去する技術としては、例えば特許文献１〜５に記載された技術が知られている。
特許文献１には、この変質層を除去する方法として、活性化アニール後にＳｉＣ表層を犠牲酸化し、表層に４０ｎｍ以上１４０ｎｍ未満の犠牲酸化膜を形成し、その犠牲酸化膜と共に変質層を除去する方法が開示されている。
特許文献２には、フッ酸処理による自然酸化膜の除去に続いて、水素と酸素との混合ガスのプラズマやフッ素原子を含むガスのプラズマによるプラズマエッチングによりＳｉＣの表面を清浄化する方法が開示されている。
特許文献３には、約１００ｎｍの厚さの変質層が生じること、および、約１００ｎｍの厚さの変質層を水素を含む雰囲気中のエッチングまたは機械的な研磨により除去する方法が開示されている。
特許文献４には、活性化アニール後に、基板の表裏両面に１１６０℃の酸素雰囲気中で熱酸化膜を形成し、その直後に当該熱酸化膜をＢＨＦ溶液で除去する方法が開示されている。
また、従来よりＳｉＣ−ＳＢＤの製造においては、ダイオードの順方向特性、特に障壁高さφＢやｎ値（理想係数）を安定させるためには、ショットキーメタルを形成する直前まで炭化珪素基板上をプロセス保護膜で覆っておき、当該プロセス保護膜を除去してショットキーメタル（ここではＴｉ）を成膜する方法や、ショットキーメタルを形成した後に、４００〜６００℃程度でＴｉシンターをする方法が効果的であることが知られている。
例えばＴｉショットキーバリアダイオードにおいてシンターを実施しないと、障壁高さφＢは、およそ１．０５〜１．２５ｅＶの範囲に渡って大きくばらつく。これでは個々のＳｉＣ−ＳＢＤ素子の特性のばらつきが大きくなり、シリコンＩＧＢＴやＳｉＣ−ＭＯＳＦＥＴと合わせてスイッチング素子、パワーモジュール等を構成する際、特性を揃えることができないという問題や、良品選別規格を厳しくした場合には良品率が低下するという問題が起こりうる。このため、特性の揃った半導体デバイスを製作することが量産プロセスおよび事業化に際して重要である。
しかしながら、このようにプロセス保護膜として前工程で犠牲酸化膜を形成したり、ショットキーメタルとしてＴｉを形成した後に、４００〜６００℃程度のシンターを行っても、ダイオードの順方向特性、特に障壁高さφＢの安定性は、実用化を想定して要求される仕様に対して満足すべき結果が得られず、逆方向リーク電流のばらつきも大きいという問題があった。
特開２００８−５３４１８号公報 特開２００１−３５８３８号公報 特開２００４−３６３３２６号公報 特開２００７−１４１９５０号公報
本発明は上記のような問題点を解消するためになされたもので、炭化珪素ショットキーダイオードの製造において、ダイオードの順方向特性、特に障壁高さφＢを安定させて、リーク電流のばらつきを低減させることが可能な半導体装置を提供することを目的とする。
本発明に係る炭化珪素半導体装置の製造方法の態様は、第１導電型の炭化珪素基板を準備する工程（ａ）と、前記炭化珪素基板の一方主面上に第１導電型のエピタキシャル層《２》を形成する工程（ｂ）と、前記エピタキシャル層の上層部に、電極領域《１７》となる部分を囲むように第２導電型の不純物をイオン注入して、終端構造を形成する工程（ｃ）と、前記エピタキシャル層上に乾式熱酸化によりシリコン酸化膜を形成する工程（ｄ）と、前記工程（ｄ）の後、前記炭化珪素基板の他方主面上に第１の金属層を形成する工程（ｅ）と、前記工程（ｅ）の後、前記エピタキシャル層上に乾式熱酸化による前記シリコン酸化膜が形成された前記炭化珪素基板を第１の温度で熱処理し、前記第１の金属層と前記炭化珪素基板の前記他方主面との間にオーミック接合を形成する工程（ｆ）と、前記工程（ｆ）の後、前記シリコン酸化膜を除去する工程（ｇ）と、前記工程（ｇ）の後、前記エピタキシャル層上に第２の金属層《４》を形成する工程（ｈ）と、前記工程（ｈ）の後、前記炭化珪素基板を第２の温度で熱処理し、前記第２の金属層と前記エピタキシャル層との間にショットキー接合を形成する工程（ｉ）とを備えている。
本発明に係る炭化珪素半導体装置の製造方法の態様によれば、ダイオードの順方向特性、特に障壁高さφＢを安定させるとともに、逆方向リーク電流のばらつきを低減させた炭化珪素半導体装置を得ることができる。
ＳｉＣウェハにおける半導体チップのレイアウトの一例を示す平面図である。 半導体チップのレイアウトの部分平面図である。 チップ領域の断面構成を示す断面図である。 本発明に係る実施の形態１のＳｉＣ−ＳＢＤの製造工程を示す断面図である。 本発明に係る実施の形態１のＳｉＣ−ＳＢＤの製造工程を示す断面図である。 本発明に係る実施の形態１のＳｉＣ−ＳＢＤの製造工程を示す断面図である。 本発明に係る実施の形態１のＳｉＣ−ＳＢＤの製造工程を示す断面図である。 本発明に係る実施の形態１のＳｉＣ−ＳＢＤの製造工程を示す断面図である。 本発明に係る実施の形態１のＳｉＣ−ＳＢＤの製造工程を示す断面図である。 本発明に係る実施の形態１のＳｉＣ−ＳＢＤの製造工程を示す断面図である。 本発明に係る実施の形態１のＳｉＣ−ＳＢＤの製造工程を示す断面図である。 本発明に係る実施の形態１のＳｉＣ−ＳＢＤの製造工程を示す断面図である。 Ｔｉシンターの最適温度を示す図である。 本発明に係る実施の形態２のＳｉＣ−ＳＢＤの製造工程を示す断面図である。 本発明に係る実施の形態２のＳｉＣ−ＳＢＤの製造工程を示す断面図である。 本発明に係る実施の形態２のＳｉＣ−ＳＢＤの製造工程を示す断面図である。 注入スルー膜を介さずにＧＲ領域を形成した場合の注入不純物の濃度プロファイルを模式的に示す図である。 注入スルー膜を介してＧＲ領域を形成した場合の注入不純物の濃度プロファイルを模式的に示す図である。 ＦＬＲ領域を有するＳｉＣ−ＳＢＤの断面図である。 ＦＬＲ領域の製造工程を示す断面図である。 本発明に係る実施の形態３のＳｉＣ−ＳＢＤの製造工程を示す断面図である。 本発明に係る実施の形態３のＳｉＣ−ＳＢＤの製造工程を示す断面図である。 本発明に係る実施の形態３のＳｉＣ−ＳＢＤの製造工程を示す断面図である。 本発明に係る実施の形態３のＳｉＣ−ＳＢＤの製造工程を示す断面図である。
ＳｉＣのエピタキシャル成長においては、基板結晶のポリタイプを正しく継承させるため、ステップ制御エピタキシーが用いられる。ステップ制御エピタキシーでは、基板面方位を基本結晶面（basal plane）である（０００１）面より数度傾けることでステップ状の表面構造を実現したオフ角（オフアングル）基板を使用する。
ポリタイプが４ＨのＳｉＣ基板の場合は、＜１１２＿０＞方向（“＿”は２の上に付されるバーラインを示す）に８゜あるいは４゜傾斜させて得られた基板を用いることが標準的である。
以下に説明する本発明に係る炭化珪素半導体装置の製造方法を用いて作製したＳｉＣ−ＳＢＤでは、オフ角が８゜の基板を用いた場合、ウェハプロセス完了後の障壁高さは１．２５≦φＢ≦１．２９の範囲となり、オフ角が４°基板を用いた場合、１．２１≦φＢ≦１．２５の範囲となり、何れの場合も安定した結果が得られた。
以下、オフ角が８゜の基板を用いた場合を例に採って、本発明に係る炭化珪素半導体装置の製造方法の実施の形態について説明する。
＜実施の形態１＞
図１は、ＳｉＣウェハＷＦにおける半導体チップのレイアウトの一例を示す平面図であり、ＳｉＣウェハＷＦに縦横に複数のダイシングラインＤＬが設定されている。ダイシングラインＤＬによって囲まれる四角形状の領域がチップ領域ＣＨであり、チップ領域ＣＨをダイシングすることで、個々に独立したＳｉＣ−ＳＢＤのチップが得られる。
図２は、図１に示した領域Ｘで囲まれる部分を示す平面図であり、ＳｉＣ−ＳＢＤの上面構造を示している。なお、図２においては、後にショットキー電極が形成される電極領域１７と、それを囲むＧＲ（Guard Ring）領域１０およびＪＴＥ（Junction Termination Extension）領域１１を示しており、電極領域１７上のショットキー電極等が形成される前の状態を示している。
なお、図２には２行２列の４つのチップ領域ＣＨを示しているが、これは、フォトリソグラフィにおける１ショットで露光されるチップ領域が４つの場合を例示している。そして、当該４つのチップ領域を規定するダイシングラインＤＬ上には、フォトリソグラフィに際して必要となる露光マスクの位置合わせのための位置合わせマーク９が複数設けられている。
位置合わせマーク９は、平面視形状が四角形をなし、図面に向かって最上部左側のチップ領域ＣＨの上辺側のダイシングラインＤＬ上と、図面に向かって最下部右側のチップ領域ＣＨの下辺側のダイシングラインＤＬ上に設けられているが、位置合わせマーク９の平面視形状および配置は一例に過ぎない。
図３は、図２におけるチップ領域ＣＨのＡ−Ａ線での断面構成を表す断面図である。図３に示すように、ｎ型のＳｉＣ基板１上にｎ型のエピタキシャル層２が形成され、エピタキシャル層２の上層部の電極領域１７の外側に深さ０．６μｍ程度、幅２０μｍ程度のＧＲ領域１０および深さ０．８μｍ程度、幅２０μｍ程度のＪＴＥ領域１１が形成され、ＪＴＥ領域１１のさらに外側に位置合わせマーク９が形成されている。
ＧＲ領域１０およびＪＴＥ領域１１は、ＳｉＣ−ＳＢＤにｋＶ超級の耐圧を安定して確保するために、ショットキー電極端部の電界集中を緩和するために設けられる。ＧＲ領域１０だけでも電界の集中は緩和できるが、さらにその外側に連続してＧＲ領域１０よりも不純物濃度が若干薄いＪＴＥ領域１１を設けることで、表面電界を低減する構成としている。
次に、製造工程を順に示す断面図である図４〜図１２を用いて、実施の形態１に係るＳｉＣ−ＳＢＤの製造方法について説明する。
まず、図４に示す工程において、ポリタイプが４Ｈの（０００１）シリコン面を有するオフ角８°のｎ型のＳｉＣ基板１を準備する。ＳｉＣ基板１のｎ型不純物濃度は比較的高く（ｎ+）、その抵抗率は、０．０２Ω・ｃｍ程度である。
次に、ＳｉＣ基板１の（０００１）シリコン面（これを一方主面と呼称）上に、ＳｉＣ基板１に比べて比較的低濃度（５×１０15／ｃｍ3程度）ｎ型不純物を含むエピタキシャル層２をエピタキシャル成長させる。エピタキシャル層２の厚さは、耐圧に応じて決められ、６００Ｖ〜１７００Ｖ程度の耐圧の場合は、５〜１５μｍ程度の厚さとする。
その後、エピタキシャル層２上にレジストマスクＲＭ１を形成し、そこに位置合わせマーク９の形成のための開口部ＯＰ１をフォトリソグラフィにより形成する。そして、開口部ＯＰ１を介してエピタキシャル層２の表面を０．３μｍ程度エッチングすることで位置合わせマーク９を形成する。以後の、フォトリソグラフィでは、この位置合わせマーク９を目印として用いて露光マスクの重ね合わせを行う。
次に、レジストマスクＲＭ１を除去した後、図５に示す工程においてエピタキシャル層２上にレジストマスクＲＭ２を形成し、そこにＧＲ領域１０を形成するための開口部ＯＰ２をフォトリソグラフィによりパターニングする。そして、レジストマスクＲＭ２の上方からｐ型不純物として、例えばＡｌのイオン注入を行い、開口部ＯＰ２を介してエピタキシャル層２の上層部にＧＲ領域１０を形成する。このときの注入条件は、例えば、３５０ｋｅＶのエネルギーでピーク濃度が５×１０17／ｃｍ3程度となるように注入を行う。
次に、レジストマスクＲＭ２を除去した後、図６に示す工程においてエピタキシャル層２上にレジストマスクＲＭ３を形成し、そこにＪＴＥ領域１１を形成するための開口部ＯＰ２をフォトリソグラフィによりパターニングする。そして、レジストマスクＲＭ３の上方からｐ型不純物として、例えばＡｌのイオン注入を行い、開口部ＯＰ３を介してエピタキシャル層２の上層部にＪＴＥ領域１１を形成する。このときの注入条件は、例えば、５００ｋｅＶのエネルギーでピーク濃度が２×１０17／ｃｍ3程度となるように注入を行う。
ＧＲ領域１０およびＪＴＥ領域１１を終端構造として完成させるためには、注入した不純物をアニールにより活性化する必要がある。このためには、レジストマスクＲＭ２を除去した後、例えば、ＲＴＡ（Rapid Thermal Annealing）タイプのアニール炉を用いて、常圧Ａｒ雰囲気でアニールを行う。この場合、バンチングステップと呼ばれる凹凸面の発生を抑制する手法として、アニールに先だって、グラファイトキャップ（Ｇ−ｃａｐ）と呼称されるカーボン保護膜をＳｉＣウェハの全表面に形成することが一般的ある。グラファイトキャップを形成したＳｉＣウェハを、例えば枚葉式ＲＴＡアニール炉を用いて、少なくとも１５００〜１７００℃の温度範囲で１０分程度アニールすれば、ｐ型不純物は５０〜９０％の比率で活性化し、終端構造として十分に機能する。
終端構造の完成により、エピタキシャル層とショットキー電極との接合面の端縁部での電界集中を緩和することができる。
また、グラファイトキャップを形成することで、１ｎｍ以上のバンチングステップが発生することもない。活性化率が高いことは注入工程で崩れた結晶の再結晶化状態をより完全な状態にしている指標となり、半導体デバイスとしての高信頼性の実現に寄与する。
なお、グラファイトキャップを設けずにアニールすると、１ｎｍ以上のバンチングステップが発生し、後に形成する熱酸化膜の厚みのばらつきが増し、当該熱酸化膜除去後も局所的に酸化膜が残る原因となり、リーク電流を増大させる可能性がある。
グラファイトキャップの形成には、例えば液体材料Ｃ2Ｈ5ＯＨを用いＣＶＤ（Chemical Vapor Deposition）によりおよそ２０ｎｍ以上の膜厚を形成すれば十分である。例えば９００℃、６０分で４０〜５０ｎｍ形成可能である。活性化アニール後の除去はドライアッシングすればよい。
また、グラファイトキャップを形成せずにバンチングステップを抑制する方法として、ファーネスタイプのＳｉＣ−ＣＶＤ装置を用いて、例えば、減圧されたＨ2およびＣ3Ｈ8雰囲気で１３５０℃、１５分程度のアニールを実施する方法が挙げられる。このアニール条件はＡｒ雰囲気でのアニールと比較しながら、バンチングステップを１ｎｍ未満に抑えられるよう雰囲気圧力、温度、時間を調整して得られたものであり、このようなアニール条件を採用することで、バンチングステップに代表されるアニール後の表面の凹凸を１ｎｍ未満に抑えることが可能となる。
上述した活性化アニールを行った後は、エピタキシャル層２の最表面から１００〜１５０ｎｍの深さに及ぶ変質層（ダメージ層）を除去するために、ドライエッチングを行う。
エピタキシャル層２の表面の変質層は、次の工程で形成する熱酸化膜では除去しきれないので、予めドライエッチングにより除去しておくことで、熱酸化膜除去後に、良質なエピタキシャル層２の表面にショットキー電極を形成することができる。
変質層を除去した後は、ＳｉＣウェハの（０００１＿）カーボン面（“＿”は１の上に付されるバーラインを示す）、すなわちＳｉＣ基板１のエピタキシャル層２が形成された一方主面とは反対側の他方主面（裏面）にオーミック電極を形成するが、それに先だって、図７に示す工程において、エピタキシャル層２の上に、１５〜４０ｎｍの厚さのシリコン酸化膜ＯＸ１を形成する。
このシリコン酸化膜ＯＸ１は、ＳｉＣウェハの裏面にオーミック電極を形成した後、１０００℃程度のアニールを行うが、その際に、オーミック電極の材料であるＮｉや、アニール装置内部に滞留する金属不純物等でエピタキシャル層２の表面が汚染されるのを防止するプロセス保護膜であり、乾燥酸素雰囲気中で行う乾式熱酸化により形成される。
ここで、乾式熱酸化によりシリコン酸化膜ＯＸ１を形成する理由について説明する。例えば１２００Ｖの耐圧を有するＳｉＣ−ＳＢＤを製作する場合、注入不純物の活性化アニール後の熱酸化膜を乾式酸化および湿式酸化により形成した場合、完成したＳＢＤの逆方向リーク電流特性に顕著な有意差が生じる。
すなわち乾式酸化で形成したシリコン酸化膜をフッ酸の湿式エッチングにより除去した後、ショットキー電極（Ｔｉ）を形成して得られたＳＢＤと、湿式酸化で形成したシリコン酸化膜をフッ酸の湿式エッチングにより除去した後、ショットキー電極（Ｔｉ）を形成して得られたＳＢＤとでは、１２００Ｖ印加時における逆方向リーク電流の典型値はそれぞれ、１０〜１００μＡ／ｃｍ2、１〜１０ｍＡ／ｃｍ2であり、およそ１〜３桁も異なることとなる。
この顕著な有意差を生じる理由については次のようなモデルで説明される。すなわち、乾式酸化ではゆっくりとした等方的な酸化が進行し、このため余剰炭素も熱平衡的に分散する傾向があると考えられる。
一方、湿式酸化では化学的作用が顕著になり酸化速度の面方位依存性や結晶欠陥での優先的酸化、増殖酸化が進行し、余剰炭素の局所析出の可能性がある。この差異により酸化膜除去後の表面平坦性に関しては、湿式酸化で形成した酸化膜を除去する場合の方が局所的凹凸が発生しやすく、それらが逆リーク電流を増大させる要因となるものと考えられる。なおＳｉＣの熱酸化についての一般的なモデル説明は例えば、「ＳｉＣ素子の基礎と応用」（オーム社、荒井和雄・吉田貞史共編）の第８２，８３頁に記載がある。
また、シリコン酸化膜ＯＸ１の厚さを１５〜４０ｎｍとする理由は以下の通りである。すなわち、プロセス保護膜としての効果を得るには、最低でも数原子層以上に相当する１５ｎｍ以上の厚みがないと物理的（機械的）にも化学的にも保護膜として機能しない。また上限については、乾式熱酸化は、湿式熱酸化等に比べて長い成膜時間が必要となるため、成膜時間を考慮すれば最大でも４０ｎｍ程度が現実的な膜厚となる。

また先に説明した湿式酸化と乾式酸化のモデルに基づけば、乾式酸化であっても、厚すぎるシリコン酸化膜ＯＸ１を形成することは余剰炭素の局所析出の可能性が増すので、４０ｎｍ未満、より望ましくは２０ｎｍ程度の厚さとする。
ここで、ＳｉＣ−ＳＢＤにおいて、最もデバイス特性に大きな影響を与える接合箇所は、ショットキー接合となるショットキー電極（例えばＴｉ）とＳｉＣとの接合界面であるので、先にショットキー電極を形成して、後にオーミック電極を形成する方が望ましいが、ＮｉとＳｉＣとの良好なオーミック接合を得るには１０００℃程度のアニール（オーミックアニール）が必要とされる。しかし、ＴｉとＳｉＣとのショットキー接合は、この高温プロセスではダメージを受けるので、先にオーミック電極を形成している。
このように、Ｎｉによるオーミック電極を形成する前に、乾式熱酸化によるシリコン酸化膜ＯＸ１膜で電極領域を保護することで、後述するＴｉシンターによる特性のばらつきを低減することが可能となる。
なお、シリコン酸化膜ＯＸ１はＳｉＣウェハの裏面にも形成されるので、オーミック電極の形成前には、裏面を研磨することで裏面のシリコン酸化膜ＯＸ１を除去する。図７には、裏面のシリコン酸化膜ＯＸ１を除去した状態を示している。
次に、図８に示す工程において、ＳｉＣウェハの裏面、すなわちＳｉＣ基板１の裏面に、例えばスパッタリング法により厚さ１００ｎｍ程度のＮｉ膜を形成し、ＳｉＣ基板１との間にオーミック接合を形成してオーミック電極３を得る。
その後、先に説明したように１０００℃程度のアニールを行うが、このアニール条件は、ＳｉＣとＮｉとの界面に余剰カーボンが偏析せず、良質のＮｉシリサイドが形成されるように設定する。
次に、図９に示す工程において、エピタキシャル層２上のシリコン酸化膜ＯＸ１をフッ酸を用いた湿式エッチングにより除去した後、例えばスパッタリング法により厚さ２００ｎｍ程度のＴｉ膜を形成する。そして、ショットキー電極４を形成する部分の上にフォトリソグラフィによりレジストマスクを形成し、当該レジストマスクを用いて、Ｔｉ膜を例えばウエットエッチングによりパターニングすることで、ショットキー電極４を得る。このパターニングは、ショットキー電極４が、ＧＲ領域１０で囲まれたエピタキシャル層２上およびＧＲ領域１０の一部上部に形成されるようにパターニングを行う。
その後、４５０±５０℃、より望ましくは４５０±２０℃の温度範囲で１５分程度のシンターを行う。Ｔｉとｎ型のＳｉＣとのショットキー接合においてはシンターすることにより障壁高さΦＢが１．２５ｅＶ程度に高まり、かつ、障壁高さΦＢのばらつきを低減することができる。例えば、４５０℃のＴｉシンターでは障壁高さφｂが１．２５０〜１．２９０ｅＶに安定する。この結果、ダイオードの順方向特性が安定し、逆リーク電流のばらつきも低減することとなる。
なお、実際のプロセスでは、ＧＲ領域１０およびＪＴＥ領域１１が露出するエピタキシャル層２の表面の保護のためにポリイミド樹脂を形成するが、そのキュアリングのため３５０℃程度の熱処理を行うので、仮にＴｉシンターを実施しない場合も３５０℃の熱履歴が生じる。
Ｔｉ膜に、このキュアリングによる３５０℃の熱履歴さえも与えない場合の障壁高さφｂは１．０５ｅＶ程度であることを実験から確認している。
また、実験により、障壁高さφｂを十分に安定させるためには４００℃以上、より望ましくは４５０℃でＴｉシンターすることが最適であることを確認した。この実験結果を図１３に示す。図１３においては、横軸にＴｉシンターの温度を、縦軸に障壁高さφｂの値を示し、４００℃、４５０℃、５００℃および５５０℃の温度でＴｉシンターを行い、それぞれの温度で得られた障壁高さφｂの最小値、最大値および平均値を示している。
図１３より、Ｔｉシンターの温度が４５０℃の場合に、障壁高さφｂが最大となり、変動幅（最大値と最小値との差）も最も小さくなることが判る。しかし、シンター温度が４５０℃を超えると、ショットキー接合の部分的な破壊が始まり、オーミック接合に変化するものと考えられ、障壁高さφｂの低下や、障壁高さφｂのばらつきが大きくなる。
なお、Ｔｉシンターのタイミングに関しては、ショットキー電極４のパターニング直後であって、ショットキー電極４上に表面電極パッド（後に説明）を形成する前が望ましい。すなわち、ショットキーメタルとＳｉＣとの界面近傍に表面電極パッドを構成するＡｌ等のショットキーメタル以外の金属が接近、混入、接触することがなく、設計通りの良好な接合を形成できるからである。
また、ショットキー電極４のパターニング前にＴｉシンターを行うと、ＴｉシンターによりＴｉとＳｉＣとの界面にＴｉシリサイド層等の遷移層が形成され、例えばウエットエッチングでＴｉ膜をパターニングする際に問題になる場合があるためである。
ショットキー電極４のシンターが終了した後、図１０に示す工程において、ショットキー電極４上、ＧＲ領域１０、ＪＴＥ領域１１上およびエピタキシャル層２上に３〜５μｍ程度の厚さのＡｌ膜を蒸着法またはスッパタリング法で形成する。その後、ショットキー電極４の上方に該当するＡｌ膜の上部にフォトリソグラフィによりレジストマスクＲＭ４を形成し、レジスト開口部を介して熱燐酸などでウエットエッチングすることで、Ａｌ膜をパターニングして表面電極パッド５を得る。
また、ショットキー電極４の材料となるＴｉ膜を形成し、その上にＰｔ（白金）などのバッファ層を形成した後、３〜５μｍ程度のＡｌ膜を形成し、Ａｌ膜とＴｉ膜とをパターニングすることで、表面電極パッド５およびショットキー電極４を形成し、その後にＴｉシンターしても良い。なお、Ｐｔ等のウエットエッチングが容易でない金属に対してはドライエッチングを用いても良い。
このＰｔなどのバッファ層の形成により、シンターによりショットキーメタルとＳｉＣとの界面近傍にＡｌが接近、混入、接触することを防止でき、設計通りの良好なショットキー接合を形成することができるとともに、ＡｌとＴｉとの界面の密着性を高めるのにも有効である。
次に、図１１に示す工程において、表面電極パッド５の上部にフォトリソグラフィによりレジストマスクＲＭ５を形成し、レジスト開口部にポリイミド樹脂を塗布した後、例えば窒素雰囲気中で、６０分間のキュアリングを行う。ここで、キュアリング温度をショットキー接合形成後のシンター温度より５０℃以上低温、例えば３５０℃とすることで、Ｔｉシンターにより安定したショットキー接合界面の状態を安定に保つことができる。
ポリイミド樹脂のキュアリング後、ウェハ工程の最後に、図１２に示すように、オーミック電極３上に、例えば直流スパッタリング法によりＮｉ膜およびＡｕ膜を、この順に連続成膜することで、裏面電極パッド８を得る。Ｎｉ膜およびＡｕ膜のそれぞれの厚さは、例えば数百ｎｍである。
なお、下地であるオーミック電極３はニッケルシリサイドとなっており、ニッケルシリサイドとの密着性をより良好にするため、Ｎｉ膜の成膜直前に、高周波（ＲＦ）スパッタリングによりニッケルシリサイドの表面にダメージを与えることができるように、成膜装置には直流スパッタリングもＲＦスパッタリングも実行できる装置を用いることが望ましい。
オーミック電極３上に裏面電極パッド８を形成することで、半導体チップの裏面をダイボンドする際に、半田の濡れ性を良好にできる。
また、ポリイミド樹脂のキュアリング後に裏面電極パッド８を形成するので、キュアリング工程で、Ｎｉ膜がＡｕ膜の表面に拡散して、裏面電極パッド８の表面にＮｉ酸化物が形成されることが防止されるので、半田の濡れ性が低下するということもない。
＜実施の形態２＞
以上説明した実施の形態１に係るＳｉＣ−ＳＢＤの製造方法では、図５および図６を用いてそれぞれ説明したイオン注入によるＧＲ領域１０およびＪＴＥ領域１１の形成に際しては、エピタキシャル層２の表面にシリコン酸化膜は形成されていない。
しかし、デバイス仕様に応じたイオン注入領域の不純物濃度プロファイルの最適化のため、イオン注入前にシリコン酸化膜を形成しておき、当該シリコン酸化膜を注入スルー膜として利用しても良い。
以下、実施の形態２に係るＳｉＣ−ＳＢＤの製造方法として、注入スルー膜を介してＧＲ領域１０およびＪＴＥ領域１１を形成する方法について、図１４〜図１６を用いて説明する。なお、図４〜図１２を用いて説明した実施の形態１と同一の構成については同一の符号を付し、重複する説明は省略する。
まず、図１４に示す工程において、エピタキシャル層２上に乾式熱酸化により例えば１００ｎｍの厚さのシリコン酸化膜ＯＸ１１を形成する。なお、シリコン酸化膜ＯＸ１１は、ＳｉＣ基板１の裏面にも形成される。
次に、図４を用いて説明した工程を経て、エピタキシャル層２の表面を０．３μｍ程度エッチングすることで位置合わせマーク９を形成する。この場合、レジストマスクの開口部を介してシリコン酸化膜ＯＸ１１をエッチングした後、シリコン酸化膜ＯＸ１１の開口部を介してエピタキシャル層２の表面をエッチングすることとなる。
その後、図１５に示す工程において、シリコン酸化膜ＯＸ１１上にレジストマスクＲＭ１１を形成し、そこにＧＲ領域１０を形成するための開口部ＯＰ１１をフォトリソグラフィによりパターニングする。そして、レジストマスクＲＭ１１の上方からｐ型不純物として、例えばＡｌのイオン注入を行い、開口部ＯＰ１１を介してエピタキシャル層２の上層部にＧＲ領域１０を形成する。このときの注入条件は、例えば、３５０ｋｅＶのエネルギーでピーク濃度が５×１０17／ｃｍ3程度となるように注入を行う。
次に、レジストマスクＲＭ１１を除去した後、図１６に示す工程においてシリコン酸化膜ＯＸ１１上にレジストマスクＲＭ１２を形成し、そこにＪＴＥ領域１１を形成するための開口部ＯＰ１２をフォトリソグラフィによりパターニングする。そして、レジストマスクＲＭ１２の上方からｐ型不純物として、例えばＡｌのイオン注入を行い、開口部ＯＰ１２を介してエピタキシャル層２の上層部にＪＴＥ領域１１を形成する。このときの注入条件は、例えば、５００ｋｅＶのエネルギーでピーク濃度が２×１０17／ｃｍ3程度となるように注入を行う。
この後は、レジストマスクＲＭ１２を除去し、さらに、シリコン酸化膜ＯＸ１１も除去した後、ＧＲ領域１０およびＪＴＥ領域１１を終端構造として完成させるために、注入した不純物の活性化アニールを行うが、活性化アニール以降の工程は実施の形態１と同じである。
このように、注入スルー膜を介してＧＲ領域１０およびＪＴＥ領域１１を形成することで、ＧＲ領域１０およびＪＴＥ領域１１の表面近傍での不純物濃度を高くすることが可能となる。
この効果について、図１７および図１８を用いて説明する。図１７は、実施の形態１において説明された、注入スルー膜を介さずにＧＲ領域１０を形成した場合の注入不純物の濃度プロファイルを模式的に示す図であり、図４におけるＧＲ領域１０中の領域Ｙに相当する部分を示している。また、図１８は、実施の形態２において説明された、注入スルー膜を介してＧＲ領域１０を形成した場合の注入不純物の濃度プロファイルを模式的に示す図であり、図１５におけるＧＲ領域１０中の領域Ｚに相当する部分を示している。
図１７に示すように、不純物領域を形成する場合は、その領域の深さ方向の中央部で濃度ピークが得られるように注入条件を設定するので、ＧＲ領域１０の浅い部分、すなわち表面近傍では不純物濃度は比較的低い。
一方、図１８に示すように、注入スルー膜（シリコン酸化膜ＯＸ１１）を介してＧＲ領域１０を形成した場合、図１７の場合と同じ注入エネルギーで注入すると、シリコン酸化膜ＯＸ１１の厚み分だけ不純物の濃度プロファイルが浅い方にシフトすることとなる。このため、ＧＲ領域１０の浅い部分、すなわち表面近傍では不純物濃度が比較的高くなり、シリコン酸化膜ＯＸ１１を除去することで、ＧＲ領域１０の表面近傍での不純物濃度を高くすることが可能となる。
この方法を採ることで、注入スルー膜の厚さを変えることで、ＧＲ領域１０の表面近傍での不純物濃度を調整することが可能となる。
＜実施の形態３＞
実施の形態１に係るＳｉＣ−ＳＢＤの製造方法では、終端構造としてＧＲ領域１０およびＪＴＥ領域１１を形成した例を説明したが、終端構造はこれに限定されるものではなく、例えば、図１９に示すＦＬＲ（Field Limiting Ring）領域１３によっても終端構造を形成することができる。
図１９に示すＦＬＲ領域１３は、電極領域１７を複数のリング状のｐ型不純物領域１３１が多重に囲むことで構成されている。
図２０は、ＦＬＲ領域１３の製造工程を示す断面図であり、実施の形態１において図５および図６を用いてそれぞれ説明したＧＲ領域１０およびＪＴＥ領域１１の形成工程に相当する工程を示している。
図４を用いて説明した工程を経て、位置合わせマーク９が形成された後のエピタキシャル層２上にレジストマスクＲＭ１０を形成し、そこにＦＬＲ領域１３を形成するための開口部ＯＰ１０１、ＯＰ１０２、ＯＰ１０３およびＯＰ１０４をフォトリソグラフィによりパターニングする。そして、レジストマスクＲＭ１０の上方からｐ型不純物として、例えばＡｌのイオン注入を行い、開口部ＯＰ２を介してエピタキシャル層２の上層部に複数のｐ型不純物領域１３１を形成する。このときの注入条件は、例えば、３５０ｋｅＶのエネルギーでピーク濃度が３×１０17／ｃｍ3程度となるように注入を行う。
ここで、開口部ＯＰ１０１とＯＰ１０２との間隔をａとし、開口部ＯＰ１０２とＯＰ１０３との間隔をｂとし、開口部ＯＰ１０３とＯＰ１０４との間隔をｃとした場合、ｃ＞ｂ＞ａとなるようにパターニングを行う。
これにより、形成されるリング状のｐ型不純物領域１３１は、外側に向かうほど配設間隔が広くなり、ＦＬＲ領域１３の不純物濃度が外側に向かうほど低くなることと等価な状態となる。
この結果、ＧＲ領域１０およびＪＴＥ領域１１を形成した構成と同じ機能を有することとなるが、ＧＲ領域１０およびＪＴＥ領域１１の形成には２回のフォトリソグラフィが必要であるのに対し、ＦＬＲ領域１３の形成は１回のフォトリソグラフィで済むという利点がある。
また、例えば、間隔ａを４μｍ、間隔ｂを６μｍ、間隔ｃを８μｍとし、ｐ型不純物領域１３１の幅を３μｍとした場合、ＦＬＲ領域１３の全体の幅は３０μｍとなり、ＧＲ領域１０およびＪＴＥ領域１１を形成する場合よりも短くて済むという効果もある。
＜実施の形態４＞
フォトリソグラフィの回数を減らすことは、半導体装置の製造コストを低減するという点で有利となるが、その観点に立てば、図２１〜図２４を用いて説明する実施の形態３に係るＳｉＣ−ＳＢＤの製造方法によってもフォトリソグラフィの回数を減らすことができる。
すなわち、実施の形態１においては、図４〜図５を用いて説明したように、位置合わせマーク９の形成から、ＧＲ領域１０およびＪＴＥ領域１１の形成のために、３回のフォトリソグラフィが必要である。
しかし、図２１〜図２４を用いて説明する実施の形態３に係る製造方法によれば２回のフォトリソグラフィで済む。
すなわち、位置合わせマーク９が形成される前のエピタキシャル層２上にレジストマスクＲＭ２１を形成し、そこに位置合わせマーク９を形成するための開口部ＯＰ２１２と、ＧＲ領域２１１を形成するための開口部ＯＰ２１１をフォトリソグラフィによりパターニングする。そして、開口部ＯＰ２１２および開口部ＯＰ２１１を介してエピタキシャル層２の表面をそれぞれ０．３μｍ程度エッチングすることで、位置合わせマーク９およびＧＲ用リセス部９１を形成する。
次に、図２２に示す工程において、レジストマスクＲＭ２１の上方から、ｐ型不純物として、例えばＡｌのイオン注入を行い、開口部ＯＰ２１２および開口部ＯＰ２１１を介して位置合わせマーク９およびＧＲ用リセス部９１の底面下にそれぞれ、ｐ型不純物領域１５およびＧＲ領域１０を形成する。このときの注入条件は、例えば、３５０ｋｅＶのエネルギーでピーク濃度が５×１０17／ｃｍ3程度となるように注入を行う。
次に、レジストマスクＲＭ２１を除去した後、図２３に示す工程においてエピタキシャル層２上にレジストマスクＲＭ２２を形成し、そこにＪＴＥ領域１１を形成するための開口部ＯＰ２２をフォトリソグラフィによりパターニングする。そして、開口部ＯＰ２２を介してエピタキシャル層２の表面を０．３μｍ程度エッチングすることで、ＪＴＥ用リセス部９２を形成する。
次に、図２４に示す工程において、レジストマスクＲＭ２２の上方から、ｐ型不純物として、例えばＡｌのイオン注入を行い、開口部ＯＰ２２を介してＪＴＥ用リセス部９２の底面下にＪＴＥ領域１１を形成する。このときの注入条件は、例えば、５００ｋｅＶのエネルギーでピーク濃度が２×１０17／ｃｍ3程度となるように注入を行う。このように、リセス部の底面下に不純物領域を設ける構成はリセス構造と呼称される。
なお、実施の形態３において説明したＦＬＲ領域１３についてもリセス構造を採用しても良い。その場合は、位置合わせマーク９のエッチングに使用するレジストマスクと、ＦＬＲ領域１３の形成に使用されるレジストマスクとを兼用することとなるので、位置合わせマーク９の形成とＦＬＲ領域１３の形成が、１回のフォトリソグラフィで済むこととなり、さらなる製造コストの低減が可能となる。
また、ＪＴＥ領域１１を設けずＧＲ領域１０のみを設ける場合にも、リセス構造を採用しても良い。この場合は、位置合わせマーク９の形成とＧＲ領域１０の形成が、１回のフォトリソグラフィで済むこととなり、さらなる製造コストの低減が可能となる。
＜ショットキーメタルの他の例＞
以上説明した実施の形態１〜３においては、ショットキーメタルとしてＴｉを用いる場合について説明したが、他のショットキーメタル、例えばＮｉ、Ｗ、Ｍｏ等を用いても良い。金属材料により、仕事関数や、ＳｉＣとのピニング効果が異なるので、ダイオード特性として得られる順方向の障壁高さφＢを変えることができ、所望の障壁高さφＢが得られるように材質を選択すれば良い。
１ ＳｉＣ基板、２ エピタキシャル層、３ オーミック電極、４ ショットキー電極、５ 表面電極パッド、１０ ＧＲ領域、１１ ＪＴＥ領域、１３ ＦＬＲ領域、ＯＸ１ シリコン酸化膜、１７ 電極領域。

Claims (9)

  1. （ａ）第１導電型の炭化珪素基板を準備する工程と、
    （ｂ）前記炭化珪素基板の一方主面上に第１導電型のエピタキシャル層を形成する工程と、
    （ｃ）前記エピタキシャル層の上層部に、電極領域となる部分を囲むように第２導電型の不純物をイオン注入して、終端構造を形成する工程と、
    （ｄ）前記エピタキシャル層上に乾式熱酸化によりシリコン酸化膜を形成する工程と、
    （ｅ）前記工程（ｄ）の後、前記炭化珪素基板の他方主面上に第１の金属膜を形成する工程と、
    （ｆ）前記工程（ｅ）の後、前記エピタキシャル層上に乾式熱酸化による前記シリコン酸化膜が形成された前記炭化珪素基板を第１の温度で熱処理し、前記第１の金属膜と前記炭化珪素基板の前記他方主面との間にオーミック接合を形成する工程と、
    （ｇ）前記工程（ｆ）の後、前記シリコン酸化膜を除去する工程と、
    （ｈ）前記工程（ｇ）の後、前記エピタキシャル層上に第２の金属膜を形成する工程と、
    （ｉ）前記工程（ｈ）の後、前記炭化珪素基板を第２の温度で熱処理し、前記第２の金属膜と前記エピタキシャル層との間にショットキー接合を形成する工程と、を備える炭化珪素半導体装置の製造方法。
  2. 前記工程（ｃ）と前記工程（ｄ）との間に、
    （ｄ１）注入された前記第２導電型の不純物を活性化するアニールを行う工程と、
    （ｄ２）前記アニールの後、前記エピタキシャル層を、最表面から１００〜１５０ｎｍの深さまで除去する工程と、をさらに備える、請求項１記載の炭化珪素半導体装置の製造方法。
  3. 前記工程（ｃ）は、
    前記電極領域となる部分を囲むように前記第２導電型の不純物をイオン注入して、複数の終端構造を形成する工程を含む、請求項１記載の炭化珪素半導体装置の製造方法。
  4. 前記工程（ｃ）は、
    （ｃ１）前記第２導電型の不純物を第１の濃度でイオン注入してガードリング領域を形成する工程と、
    （ｃ２）前記ガードリング領域のさらに外側に連続し、前記第１の濃度より低い第２の濃度となるように前記第２導電型の不純物をイオン注入してＪＴＥ（Junction Termination Extension）領域を形成する工程と、を含む、請求項３記載の炭化珪素半導体装置の製造方法。
  5. 前記工程（ｃ）は、
    （ｃ１）第２導電型の不純物領域が前記エピタキシャル層の平面内で間隔を開けて複数形成されるように前記第２導電型の不純物を多重にイオン注入する工程を含む、請求項３記載の炭化珪素半導体装置の製造方法。
  6. 前記工程（ｈ）は、前記第２の金属膜をＴｉで形成する工程を含み、
    前記工程（ｉ）は、前記第２の温度として、４５０±５０℃の温度範囲内の温度で熱処理する工程を含む、請求項１記載の炭化珪素半導体装置の製造方法。
  7. 前記工程（ｉ）は、前記第２の温度として、４５０±２０℃の温度範囲内の温度で熱処理する工程を含む、請求項６記載の炭化珪素半導体装置の製造方法。
  8. 前記工程（ｄ）は、前記シリコン酸化膜を１５〜４０ｎｍの厚さに形成する工程を含む、請求項１記載の炭化珪素半導体装置の製造方法。
  9. 前記工程（ｉ）の後、
    前記第２の金属膜上に、第３の金属膜を形成する工程をさらに備える、請求項１記載の炭化珪素半導体装置の製造方法。
JP2011118661A 2011-05-27 2011-05-27 炭化珪素半導体装置の製造方法 Active JP5455973B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2011118661A JP5455973B2 (ja) 2011-05-27 2011-05-27 炭化珪素半導体装置の製造方法
US13/355,710 US8685848B2 (en) 2011-05-27 2012-01-23 Manufacturing method of silicon carbide semiconductor device
CN201210037902.3A CN102800570B (zh) 2011-05-27 2012-02-20 碳化硅半导体装置的制造方法
DE102012207309A DE102012207309A1 (de) 2011-05-27 2012-05-02 Verfahren zur Herstellung einer Siliziumcarbid-Halbleitervorrichtung
KR1020120047891A KR101339815B1 (ko) 2011-05-27 2012-05-07 탄화 규소 반도체장치의 제조방법
US14/045,502 US9276068B2 (en) 2011-05-27 2013-10-03 Manufacturing method of silicon carbide semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011118661A JP5455973B2 (ja) 2011-05-27 2011-05-27 炭化珪素半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2012248648A JP2012248648A (ja) 2012-12-13
JP5455973B2 true JP5455973B2 (ja) 2014-03-26

Family

ID=47140578

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011118661A Active JP5455973B2 (ja) 2011-05-27 2011-05-27 炭化珪素半導体装置の製造方法

Country Status (5)

Country Link
US (2) US8685848B2 (ja)
JP (1) JP5455973B2 (ja)
KR (1) KR101339815B1 (ja)
CN (1) CN102800570B (ja)
DE (1) DE102012207309A1 (ja)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5455973B2 (ja) * 2011-05-27 2014-03-26 三菱電機株式会社 炭化珪素半導体装置の製造方法
JP5721902B2 (ja) * 2012-03-16 2015-05-20 三菱電機株式会社 半導体装置およびその製造方法
JP6041292B2 (ja) * 2012-04-27 2016-12-07 国立研究開発法人産業技術総合研究所 炭化珪素半導体素子の製造方法
JP6384944B2 (ja) * 2012-05-31 2018-09-05 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
KR101438620B1 (ko) 2012-12-27 2014-09-05 현대자동차 주식회사 쇼트키 배리어 다이오드 및 그 제조 방법
KR102253995B1 (ko) 2013-03-12 2021-05-18 마이크로닉 아베 기계적으로 생성된 정렬 표식 방법 및 정렬 시스템
WO2014140047A2 (en) 2013-03-12 2014-09-18 Micronic Mydata AB Method and device for writing photomasks with reduced mura errors
JP5692947B1 (ja) * 2013-03-25 2015-04-01 新電元工業株式会社 半導体素子
JP6178106B2 (ja) * 2013-04-25 2017-08-09 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP6053645B2 (ja) 2013-09-10 2016-12-27 三菱電機株式会社 ＳｉＣ半導体装置の製造方法
CN104037075B (zh) * 2014-06-12 2017-01-04 中国电子科技集团公司第五十五研究所 耐高温处理的碳化硅背面金属加厚方法
KR101595082B1 (ko) * 2014-08-27 2016-02-18 메이플세미컨덕터(주) 쇼트키 접합 타입 전력 반도체 제조방법
US9947806B2 (en) * 2014-11-05 2018-04-17 Shindengen Electric Manufacturing Co., Ltd. Semiconductor device
CN104392918A (zh) * 2014-12-10 2015-03-04 中国电子科技集团公司第四十七研究所 肖特基势垒制作方法及肖特基势垒
CN105047547A (zh) * 2015-07-08 2015-11-11 泰科天润半导体科技（北京）有限公司 一种用于碳化硅器件的对准标记及其制备方法
JP6640131B2 (ja) * 2017-01-31 2020-02-05 三菱電機株式会社 炭化珪素半導体装置およびその製造方法
CN113517355B (zh) * 2021-05-21 2023-07-21 浙江芯科半导体有限公司 基于隐埋AlTiO3终端结构的4H-SiC肖特基二极管及制备方法
CN113410138B (zh) * 2021-06-15 2023-06-30 西安微电子技术研究所 一种低漏电SiC肖特基二极管及其制作方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6255156B1 (en) * 1997-02-07 2001-07-03 Micron Technology, Inc. Method for forming porous silicon dioxide insulators and related structures
JP3733792B2 (ja) 1999-07-22 2006-01-11 富士電機ホールディングス株式会社 炭化珪素半導体素子の製造方法
JP3856729B2 (ja) * 2001-06-04 2006-12-13 松下電器産業株式会社 半導体装置およびその製造方法
US6833556B2 (en) 2002-08-12 2004-12-21 Acorn Technologies, Inc. Insulated gate field effect transistor having passivated schottky barriers to the channel
JP3963154B2 (ja) 2003-06-04 2007-08-22 富士電機ホールディングス株式会社 炭化珪素ショットキーバリアダイオードの製造方法
JP2006120761A (ja) * 2004-10-20 2006-05-11 Kansai Tlo Kk 半導体装置製造方法
JP4594113B2 (ja) * 2005-01-19 2010-12-08 新電元工業株式会社 半導体装置の製造方法
JP4835117B2 (ja) 2005-11-15 2011-12-14 日産自動車株式会社 炭化珪素半導体装置の製造方法
JP4921880B2 (ja) 2006-07-28 2012-04-25 株式会社東芝 高耐圧半導体装置
JP5046083B2 (ja) 2006-08-24 2012-10-10 独立行政法人産業技術総合研究所 炭化珪素半導体装置の製造方法
JP2010502031A (ja) 2006-09-01 2010-01-21 エヌエックスピー ビー ヴィ 炭化ケイ素ｍｏｓｆｅｔの反転層移動度を改善する方法
JP2008251772A (ja) * 2007-03-30 2008-10-16 Toshiba Corp 半導体装置
JP2009094392A (ja) 2007-10-11 2009-04-30 Mitsubishi Electric Corp 炭化珪素半導体装置の製造方法
JP5541842B2 (ja) 2008-03-18 2014-07-09 新電元工業株式会社 炭化珪素ショットキダイオード
DE112009004667B4 (de) * 2009-04-16 2015-05-28 Mitsubishi Electric Corp. Verfahren zum Herstellen einer Siliziumkarbid-Halbleitervorrichtung
JP2010262952A (ja) * 2009-04-29 2010-11-18 Mitsubishi Electric Corp 炭化珪素半導体装置の製造方法
JP2010068008A (ja) * 2009-12-24 2010-03-25 Mitsubishi Electric Corp 炭化珪素ショットキバリアダイオードの製造方法
US9117739B2 (en) * 2010-03-08 2015-08-25 Cree, Inc. Semiconductor devices with heterojunction barrier regions and methods of fabricating same
JP5455973B2 (ja) * 2011-05-27 2014-03-26 三菱電機株式会社 炭化珪素半導体装置の製造方法

Also Published As

Publication number Publication date
DE102012207309A1 (de) 2012-11-29
US9276068B2 (en) 2016-03-01
CN102800570B (zh) 2015-11-18
US20140038397A1 (en) 2014-02-06
JP2012248648A (ja) 2012-12-13
KR101339815B1 (ko) 2013-12-11
CN102800570A (zh) 2012-11-28
US8685848B2 (en) 2014-04-01
KR20120132340A (ko) 2012-12-05
US20120302051A1 (en) 2012-11-29

Similar Documents

Publication Publication Date Title
JP5455973B2 (ja) 炭化珪素半導体装置の製造方法
WO2014038282A1 (ja) ワイドギャップ半導体装置およびその製造方法
JP5411422B2 (ja) バイポーラ型半導体装置、その製造方法およびツェナー電圧の制御方法
JP5439417B2 (ja) 半導体整流装置
JP6194779B2 (ja) 半導体装置および半導体装置の製造方法
JP6206339B2 (ja) 炭化珪素半導体装置の製造方法
JP2011165902A (ja) 半導体装置および半導体装置の製造方法
JP6012743B2 (ja) 炭化珪素半導体装置およびその製造方法
JP6399161B2 (ja) 半導体装置および半導体装置の製造方法
JP2008004726A (ja) 半導体素子およびその製造方法
JP6014322B2 (ja) 炭化珪素半導体装置の製造方法
JP2012182405A (ja) 半導体整流装置
JP5269015B2 (ja) 半導体装置及び半導体装置の製造方法
JP5665361B2 (ja) 炭化珪素半導体装置およびその製造方法
JP2005026408A (ja) 半導体素子およびその製造方法
JP3635956B2 (ja) 炭化けい素ショットキーバリアダイオードの製造方法
JP2013232559A (ja) 炭化珪素半導体装置の製造方法
JP6233537B2 (ja) 半導体装置および半導体装置の製造方法
WO2021019888A1 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP3803611B2 (ja) 半導体基板、半導体素子、および半導体素子の製造方法
JP5524403B2 (ja) 半導体装置
CN111969036B (zh) 一种提高uis耐性的vdmosfet器件及其制备方法
JP2023077774A (ja) 炭化珪素半導体装置の製造方法および炭化珪素半導体装置
JP2021093522A (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
CN115832017A (zh) 碳化硅基板及其制造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130517

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130919

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130924

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131121

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20131210

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140107

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 5455973

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250