CN102800570A - 碳化硅半导体装置的制造方法 - Google Patents

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Abstract

本发明涉及碳化硅半导体装置的制造方法。提供一种半导体装置，能够在碳化硅肖特基二极管的制造中，使二极管的正向特性特别是势垒高度φB稳定，使漏电流的偏差减少。在外延层（2）上利用干式热氧化形成硅氧化膜OX1，在SiC基板（1）的背面形成欧姆电极（3），之后，对SiC基板（1）进行退火，在欧姆电极（3）和SiC基板（1）的背面之间形成欧姆接合，除去硅氧化膜OX1，之后，在外延层（2）上形成肖特基电极（4）。之后，进行烧结，在肖特基电极（4）和外延层之间形成肖特基接合。

Description

碳化硅半导体装置的制造方法
技术领域
本发明涉及碳化硅半导体装置的制造方法，特别涉及碳化硅肖特基势垒二极管的制造方法。
背景技术
在碳化硅肖特基势垒二极管（以下，记为SiC-SBD）的制造中，肖特基金属的选择和正向特性的稳定化是重要的。作为肖特基金属，通常是Ti（钛）?Ni（镍）?Mo（钼）以及W（钨）等，但是，例如在制造Ti肖特基势垒二极管的情况下，在采用Ni作为背面的电极形成Ni的欧姆接合的情况下，具有如下那样的工艺上的特征以及问题。
即，kV级的高耐压的SiC-SBD具有在形成在碳化硅基板上的n型的外延层上形成有肖特基电极的结构，但是，在该构造中，电场容易在外延层和肖特基电极的接合面的端缘部集中，所以，通常在与该接合面（肖特基接合(Schottky junction)面）的端缘部对应的外延层的上层部形成电场集中缓和用的p型终端结构。
p型终端结构是以包围SBD的电极区域的方式形成的p型杂质区域，在其形成中，通常采用如下方法：在n型的外延层中离子注入Al（铝）?B（硼）等p型杂质，利用1500℃以上的高温热处理进行活性化退火。
为了得到良好的特性的肖特基接合，需要将在该高温热处理时所产生的SiC表面的变质层除去，作为除去该变质层的技术，例如已知在专利文献1～4中记载的技术。
在专利文献1中，作为除去该变质层的方法，公开了如下方法：在活性化退火后，对SiC表层进行牺牲氧化，在表层形成40nm以上且小于140nm的牺牲氧化膜，将变质层与该牺牲氧化膜一起除去。
在专利文献2中，公开了如下方法：利用氢氟酸处理除去自然氧化膜，接着通过利用氢和氧的混合气体的等离子体或包括氟原子的气体的等离子体所进行的等离子体刻蚀，将SiC的表面进行净化。
在专利文献3中，公开了如下方法：产生约100nm的厚度的变质层、以及利用包含氢的环境中的刻蚀或机械性的研磨除去约100nm的厚度的变质层。
在专利文献4中，公开了如下方法：在活性化退火后，在基板的表背两面，在1160℃的氧环境中形成热氧化膜，之后以BHF溶液除去该热氧化膜。
此外，已知以往在SiC-SBD的制造中，为了使二极管的正向特性特别是势垒高度φB或n值（理想系数）稳定，如下方法是有效的：直到形成肖特基金属之前，以工艺保护膜覆盖碳化硅基板上，除去该工艺保护膜，对肖特基金属（此处为Ti）进行成膜的方法、或在形成肖特基金属后，以400～600℃左右进行Ti烧结的方法。
例如，在Ti肖特基势垒二极管中，若未实施烧结，则势垒高度φB在大约1.05～1.25eV的范围偏差较大。这会引起如下问题：各个SiC-SBD元件的特性的偏差变大，当与硅IGBT或SiC-MOSFET一起构成开关元件?功率模块等时，不能使特性一致、或者在使合格品挑选标准严格的情况下合格品率下降。因此，制作特性一致的半导体器件在批量生产工艺以及商业化时是重要的。
但是，存在如下问题：这样在前工序中形成牺牲氧化膜作为工艺保护膜或者形成Ti作为肖特基金属之后，即使进行400～600℃左右的烧结，也得不到二极管的正向特性特别是势垒高度φB的稳定性应该满足设想实用化所要求的规格的结果，反向漏电流的偏差也较大。
专利文献1：日本特开2008-53418号公报；
专利文献2：日本特开2001-35838号公报；
专利文献3：日本特开2004-363326号公报；
专利文献4：日本特开2007-141950号公报。
发明内容
本发明是为了解决上述问题而提出的，其目的在于提供一种半导体装置，在碳化硅肖特基二极管的制造中能够使二极管的正向特性特别是势垒高度φB稳定，使漏电流的偏差减小。
本发明提供一种碳化硅半导体装置的制造方法，具有：工序（a），准备第一导电型的碳化硅基板；工序（b），在所述碳化硅基板的一个主面上形成第一导电型的外延层《2》；工序（c），在所述外延层的上层部以包围成为电极区域《17》的部分的方式，离子注入第二导电型的杂质，形成终端结构；工序（d），在所述外延层上，利用干式热氧化形成硅氧化膜；工序（e），在所述碳化硅基板的另一个主面上形成第一金属层；工序（f），在所述工序（e）之后，以第一温度对所述碳化硅基板进行热处理，在所述第一金属层和所述碳化硅基板的所述另一个主面之间形成欧姆接合；工序（g），在所述工序（f）之后，除去所述硅氧化膜；工序（h），在所述工序（g）之后，在所述外延层上形成第二金属层《4》；工序（i），在所述工序（h）之后，以第二温度对所述碳化硅基板进行热处理，在所述第二金属层和所述外延层之间形成肖特基接合。
根据本发明的碳化硅半导体装置的制造方法，能够得到使二极管的正向特性特别是势垒高度φB稳定并且使反向漏电流的偏差减少的碳化硅半导体装置。
附图说明
图1是示出SiC晶片中的半导体芯片的布局（layout）的一个例子的平面图。
图2是半导体芯片的布局的部分平面图。
图3是示出芯片区域的剖面结构的剖面图。
图4是示出本发明的实施方式1的SiC-SBD的制造工序的剖面图。
图5是示出本发明的实施方式1的SiC-SBD的制造工序的剖面图。
图6是示出本发明的实施方式1的SiC-SBD的制造工序的剖面图。
图7是示出本发明的实施方式1的SiC-SBD的制造工序的剖面图。
图8是示出本发明的实施方式1的SiC-SBD的制造工序的剖面图。
图9是示出本发明的实施方式1的SiC-SBD的制造工序的剖面图。
图10是示出本发明的实施方式1的SiC-SBD的制造工序的剖面图。
图11是示出本发明的实施方式1的SiC-SBD的制造工序的剖面图。
图12是示出本发明的实施方式1的SiC-SBD的制造工序的剖面图。
图13是示出Ti烧结的最佳温度的图。
图14是示出本发明的实施方式2的SiC-SBD的制造工序的剖面图。
图15是示出本发明的实施方式2的SiC-SBD的制造工序的剖面图。
图16是示出本发明的实施方式2的SiC-SBD的制造工序的剖面图。
图17是示意性地示出不隔着注入穿过膜（implantation through film）形成了GR区域的情况下的注入杂质的浓度分布的图。
图18是示意性地示出隔着注入通过膜形成了GR区域的情况下的注入杂质的浓度分布的图。
图19是具有FLR区域的SiC-SBD的剖面图。
图20是示出FLR区域的制造工序的剖面图。
图21是示出本发明的实施方式3的SiC-SBD的制造工序的剖面图。
图22是示出本发明的实施方式3的SiC-SBD的制造工序的剖面图。
图23是示出本发明的实施方式3的SiC-SBD的制造工序的剖面图。
图24是示出本发明的实施方式3的SiC-SBD的制造工序的剖面图。
具体实施方式
在SiC的外延生长中，为了使基板结晶的晶型（polytype）正确地继承，使用台阶控制外延（step control epitaxy）。在台阶控制外延中，使用如下的倾斜角（off angle）基板：将基板面方位从作为基本结晶面（basal plane）的（0001）面倾斜数度，从而实现了台阶状的表面结构。
在晶型为4H的SiC基板的情况下，使用在<112_0>方向（“_”表示附在2上方的条状线（bar line））倾斜8°或4°所得到的基板的情况是标准的。
在使用以下说明的本发明的碳化硅半导体装置的制造方法所制作的SiC-SBD中，在使用了倾斜角为8°的基板的情况下，晶片工艺完成后的势垒高度为1.25≤φB≤1.29的范围，在使用了倾斜角为4°的基板的情况下，为1.21≤φB≤1.25的范围，在哪种情况下均得到了稳定的结果。
以下，以使用了倾斜角为8°的基板的情况为例，对本发明的碳化硅半导体装置的制造方法的实施方式进行说明。
<实施方式1>
图1是示出SiC晶片WF的半导体芯片的布局的一个例子的平面图，在SiC晶片WF上纵横地设定有多个切割线DL。由切割线DL包围的四角形状的区域是芯片区域CH，切割芯片区域CH，由此，得到各个独立的SiC-SBD的芯片。
图2是示出图1所示的由区域X包围的部分的平面图，示出SiC-SBD的上表面结构。并且，在图2中示出以后形成肖特基电极的电极区域17?将其包围的GR（Guard Ring：保护环）区域10以及JTE（Junction Termination Extension：结终端扩展）区域11，示出形成电极区域17上的肖特基电极等之前的状态。
并且，在图2中示出了两行两列的四个芯片区域CH，但是，这例示了在光刻中的以一次照射（shot）所曝光的芯片区域是四个的情况。并且，在规定该四个芯片区域的切割线DL上，设置有多个在光刻时所需要的曝光掩模的对位用的对位标记9。
对位标记9的俯视图形状为四角形，并且对位标记9设置在朝向附图最上部左侧的芯片区域CH的上边侧的切割线DL上和朝向附图最下部右侧的芯片区域CH的下边侧的切割线DL上，但是，对位标记9的俯视图形状以及配置仅仅是一个例子。
图3是示出在图2中的芯片区域CH的A-A线的剖面结构的剖面图。如图3所示，在n型的SiC基板1上形成有n型的外延层2，在外延层2的上层部的电极区域17的外侧形成有深度0.6μm左右?宽度20μm左右的GR区域10以及深度0.8μm左右?宽度20μm左右的JTE区域11，在JTE区域11的更外侧形成有对位标记9。
为了在SiC-SBD中稳定地确保超过kV级的耐压而设置GR区域10以及JTE区域11以缓和肖特基电极端部的电场集中。虽然仅GR区域10就能缓和电场的集中，但是，采用了如下结构：设置与GR区域10的外侧连续并且杂质浓度比GR区域10稍低的JTE区域11，从而使表面电场减少。
接着，使用作为按顺序表示制造工序的剖面图的图4～图12，对实施方式1的SiC-SBD的制造方法进行说明。
首先，在图4所示的工序中，准备晶型为4H的具有（0001）硅面的倾斜角8°的n型的SiC基板1。SiC基板1的n型杂质浓度较高（n+），其电阻率为0.02Ω·cm左右。
接着，在SiC基板1的（0001）硅面（将其称为一个主面）上，使包含与SiC基板1相比浓度（5×1015/cm3左右）较低的n型杂质的外延层2外延生长。外延层2的厚度根据耐压来决定，在600V～1700V左右的耐压的情况下为5～15μm左右的厚度。
之后，在外延层2上形成抗蚀剂掩模RM1，在此处利用光刻形成对位标记9形成用的开口部OP1。并且，经由开口部OP1将外延层2的表面刻蚀0.3μm左右，由此，形成对位标记9。在以后的光刻中，使用该对位标记9作为记号，进行曝光掩模的重叠。
接着，在除去了抗蚀剂掩模RM1之后，在图5所示的工序中，在外延层2上形成抗蚀剂掩模RM2，在此处利用光刻对用于形成GR区域10的开口部OP2进行构图。并且，从抗蚀剂掩模RM2的上方进行作为p型杂质的例如Al的离子注入，经由开口部OP2在外延层2的上层部形成GR区域10。以此时的注入条件例如为使用350keV的能量而峰值浓度为5×1017/cm3左右的方式进行注入。
接着，在除去了抗蚀剂掩模RM2之后，在图6所示的工序中，在外延层2上形成抗蚀剂掩模RM3，在此处利用光刻对用于形成JTE区域11的开口部OP3进行构图。并且，从抗蚀剂掩模RM3的上方进行作为p型杂质的例如Al的离子注入，经由开口部OP3在外延层2的上层部形成JTE区域11。以此时的注入条件例如为使用500keV的能量而峰值浓度为2×1017/cm3左右的方式进行注入。
为了完成区域10以及JTE区域11来作为终端结构，需要利用退火对所注入的杂质进行活性化。因此，在除去了抗蚀剂掩模RM3之后，例如使用RTA（Rapid Thermal Annealing：快速热退火）型的退火炉，在常压Ar环境中进行退火。在该情况下，作为对被称为聚并台阶（bunching step）的凹凸面的产生进行抑制的方法，通常在退火之前，在SiC晶片的整个表面形成称为石墨帽（graphite cap）（G-cap）的碳保护膜。若例如使用单晶片式RTA退火炉将形成有石墨帽的SiC晶片在至少1500～1700℃的温度范围内退火10分钟左右，则p型杂质以50～90%的比例进行活性化，作为终端结构充分地发挥作用。
通过终端结构的完成，能够缓和在外延层和肖特基电极的接合面的端缘部的电场集中。
此外，通过形成石墨帽，也不会产生1nm以上的聚并台阶。活性化率高成为使在注入工序中破坏的结晶的再结晶化状态成为更完全的状态的指标，有助于作为半导体器件的高可靠性的实现。
并且，当不设置石墨帽而进行退火时，产生1nm以上的聚并台阶，成为以后形成的热氧化膜的厚度的偏差增加、在该热氧化膜除去后氧化膜还局部地残留的原因，存在使漏电流增大的可能性。
在石墨帽的形成中，若例如使用液体材料C2H5OH并利用CVD（Chemical Vapor Deposition：化学气相沉积）形成大约20nm以上的膜厚，则是充分的。例如能够以900℃?60分钟形成40～50nm。在活性化退火后的除去中进行干灰化（dry ashing）即可。
此外，作为不形成石墨帽而对聚并台阶进行抑制的方法，举出如下方法：使用炉型的SiC-CVD装置，例如在减压后的H2以及C3H8环境中，实施1350℃?15分钟左右的退火。该退火条件是一边与在Ar环境中的退火相比较一边调整环境压力?温度?时间以使将聚并台阶抑制到小于1nm而得到的条件，通过采用这样的退火条件，能够将以聚并台阶为代表的退火后的表面的凹凸抑制到小于1nm。
在进行了上述的活性化退火之后，为了除去从外延层2的最表面达到100～150nm的深度的变质层（损伤层）而进行干法刻蚀。
由于外延层2的表面的变质层不能被接下来的工序中形成的热氧化膜除净，所以，预先利用干法刻蚀进行除去，由此，在热氧化膜除去后，能够在良好的外延层2的表面形成肖特基电极。
在除去了变质层之后，在SiC晶片的（0001_）碳面（“_”表示附在1的上方的条状线）、即在SiC基板1的与形成有外延层2的一个主面的相反侧的另一个主面（背面）形成欧姆电极，但是，在此之前，在图7所示的工序中，在外延层2上形成15～40nm的厚度的硅氧化膜OX1。
在SiC晶片的背面形成了欧姆电极之后，进行1000℃左右的退火，但是，该硅氧化膜OX1此时是防止外延层2的表面被作为欧姆电极的材料的Ni或在退火装置内部滞留的金属杂质等污染的处理保护膜，该硅氧化膜OX1通过在干燥氧环境中进行的干式热氧化来形成。
此处，对利用干式热氧化形成硅氧化膜OX1的理由进行说明。在制作具有例如1200V的耐压的SiC-SBD的情况下，在将注入杂质的活性化退火后的热氧化膜利用干式氧化以及湿式氧化形成的情况下，在完成了的SBD的反向漏电流特性方面产生明显的显著性差异。
在通过氢氟酸的湿式刻蚀除去由干式氧化所形成的硅氧化膜之后形成肖特基电极（Ti）而得到的SBD中?以及在通过氢氟酸的湿式刻蚀除去由湿式氧化所形成的硅氧化膜之后形成肖特基电极（Ti）而得到的SBD中，施加1200V时的反向漏电流的典型值分别为10～100μA/cm2?1～10mA/cm2，有大约1～3位不同。
以如下模型对产生该明显的显著性差异的理由进行说明。即，被认为在干式氧化中缓慢地进行各向同性的氧化，因此，存在剩余碳也热平衡地分散的趋势。
另一方面，在湿式氧化中，化学作用变得明显，氧化速度的面方位依赖性或结晶缺陷中的优先的氧化?增殖氧化进一步发展，存在剩余碳的局部析出的可能性。由于该差异，关于氧化膜除去后的表面平坦性，在除去以湿式氧化形成的氧化膜的情况下，容易产生局部的凹凸，它们被认为是使反向漏电流增大的重要因素。并且，对SiC的热氧化的一般的模型说明例如记载在“SiC素子の基礎と応用”（オーム社?荒井和雄?吉田貞史共編）的第82、83页中。
此外，使硅氧化膜OX1的厚度为15～40nm的理由如下。即，为了得到作为工艺保护膜的效果，需要最低与数个原子层以上相当的15nm以上的厚度，否则在物理上（机械上）以及化学上无法作为保护膜而发挥作用。此外，关于上限，干式热氧化需要比湿式热氧化等长的成膜时间，所以，若考虑成膜时间，则最大40nm左右是现实的膜厚。
此外，若基于先前说明的湿式氧化和干式氧化的模型，则即使是干式氧化，形成过厚的硅氧化膜OX1也增加剩余碳的局部析出的可能性，所以，使其小于40nm、更优选为20nm左右的厚度。
此处，在SiC-SBD中，对器件特性施加最大影响的接合部位是成为肖特基接合的肖特基电极（例如Ti）和SiC的接合界面，所以，优选先形成肖特基电极，然后形成欧姆电极，但是，为了得到Ni和SiC的良好的欧姆接合，需要1000℃左右的退火（欧姆退火）。但是，Ti和SiC的肖特基接合在该高温工艺中受到损伤，所以，先形成欧姆电极。
这样，在形成Ni的欧姆电极之前，以利用干式热氧化得到的硅氧化膜OX1膜保护电极区域，由此，能够减少后述的Ti烧结引起的特性的偏差。
并且，硅氧化膜OX1也形成在SiC晶片的背面，所以，在形成欧姆电极前，对背面进行研磨，从而除去背面的硅氧化膜OX1。在图7中示出除去了背面的硅氧化膜OX1的状态。
接着，在图8所示的工序中，在SiC晶片的背面即SiC基板1的背面，利用例如溅射法形成厚度为100nm左右的Ni膜，在与SiC基板1之间形成欧姆接合，得到欧姆电极3。
之后，如先前说明的那样，进行1000℃左右的退火，但是，该退火条件以剩余碳在SiC和Ni的界面不偏析地形成优质的Ni硅化物的方式来设定。
接着，在图9所示的工序中，在利用使用了氢氟酸的湿式刻蚀除去外延层2上的硅氧化膜OX1之后，利用例如溅射法形成厚度为200nm左右的Ti膜。并且，在形成肖特基电极4的部分上，利用光刻形成抗蚀剂掩模，使用该抗蚀剂掩模，利用例如湿法刻蚀对Ti膜进行构图，由此，得到肖特基电极4。在该构图中，以肖特基电极4形成在被GR区域10包围的外延层2上以及GR区域10的一部分上部的方式进行构图。
之后，在450±50℃?更优选在450±20℃的温度范围进行15分钟左右的烧结。在Ti和n型的SiC的肖特基接合中进行烧结，由此，势垒高度ΦB高至1.25eV左右，并且，能够减少势垒高度ΦB的偏差。例如在450℃的Ti烧结中，势垒高度φb稳定到1.250～1.290eV。其结果是，二极管的正向特性稳定，反向漏电流的偏差也减少。
并且，在实际的工艺中，为了保护GR区域10以及JTE区域11露出的外延层2的表面而形成聚酰亚胺树脂，但是，为了其硬化（curing）而进行350℃左右的热处理，所以，即使在暂时不实施Ti烧结的情况下，也产生350℃的热过程（thermal history）。
根据实验确认了在该硬化引起的350℃的热过程不施加于Ti膜的情况下的势垒高度φb为1.05eV左右。
此外，根据实验确认了如下情况：为了充分地使势垒高度φb稳定，优选以400℃以上?更优选450℃进行Ti烧结。在图13中示出该实验结果。在图13中，横轴表示Ti烧结的温度，纵轴表示势垒高度φb的值，示出以400℃?450℃?500℃以及550℃的温度进行Ti烧结，在各个温度得到的势垒高度φb的最小值?最大值以及平均值。
根据图13判断为：在Ti烧结的温度为450℃的情况下，势垒高度φb最大，变动幅度（最大值与最小值之差）最小。但是，当烧结温度超过450℃时，肖特基接合开始部分破坏，在欧姆接合中发生变化，势垒高度φb的降低、势垒高度φb的偏差变大。
此外，关于Ti烧结的定时（timing），优选在紧随肖特基电极4的构图之后并在肖特基电极4上形成表面电极焊盘（后面进行说明）之前。即，这是因为，在构成表面电极焊盘的Al等的肖特基金属以外的金属不接近?混入?接触肖特基金属和SiC的界面附近的情况下，就能够得到按照设计的良好的接合。
此外，这是因为存在如下情况：当在肖特基电极4的构图前进行Ti烧结时，由于Ti烧结而在Ti和SiC的界面形成Ti硅化物层等的过渡层（transition layer），在利用例如湿法刻蚀对Ti膜进行构图时成为问题。
在肖特基电极4的烧结结束之后，在图10所示的工序中，在肖特基电极4上?GR区域10?JTE区域11上以及外延层2上，以蒸镀法或溅射法形成3～5μm左右的厚度的Al膜。然后，在与肖特基电极4的上方相当的Al膜的上部，利用光刻形成抗蚀剂掩模RM4，经由抗蚀剂开口部利用热磷酸等进行湿法刻蚀，由此，对Al膜进行构图，得到表面电极焊盘5。
此外，在形成成为肖特基电极4的材料的Ti膜并且在其上形成Pt（铂）等的缓冲层之后，形成3～5μm左右的Al膜，对Al膜和Ti膜进行构图，由此，形成表面电极焊盘5以及肖特基电极4，然后，进行 Ti烧结也可以。并且，也可以对Pt等不容易进行湿法刻蚀的金属使用干法刻蚀。
通过该Pt等的缓冲层的形成，能够防止Al由于烧结而接近?混入?接触肖特基金属和SiC的界面附近，能够形成按照设计的良好的肖特基接合，并且，对于提高Al和Ti的界面的紧贴性也是有效的。
然后，在图11所示的工序中，在表面电极焊盘5的上部，利用光刻形成抗蚀剂掩模RM5，在抗蚀剂开口部涂敷聚酰亚胺树脂之后，在例如氮环境中进行60分钟的硬化。此处，使硬化温度为比肖特基接合形成后的烧结温度低50℃以上的温度例如350℃，由此，能够使利用Ti烧结而稳定的肖特基接合界面的状态保持稳定。
在聚酰亚胺树脂的硬化之后，在晶片工序的最后，如图12所示，在欧姆电极3上利用例如直流溅射法将Ni膜以及Au膜以该顺序连续成膜，由此，得到背面电极焊盘8。Ni膜以及Au膜的各自的厚度为例如数百nm。
并且，作为基底的欧姆电极3为镍硅化物，为了使镍硅化物的紧贴性更加良好，优选在Ni膜即将成膜之前使用在成膜装置中直流溅射和RF溅射都能够执行的装置，使得能够利用高频（RF）溅射在镍硅化物的表面施加损伤。
在欧姆电极3上形成背面电极焊盘8，由此，在对半导体芯片的背面进行芯片焊接（die bond）时，能够使焊料的润湿性良好。
此外，在聚酰亚胺树脂的硬化之后形成背面电极焊盘8，所以，在硬化工序中，能够防止Ni膜扩散到Au膜的表面而在背面电极焊盘8的表面形成Ni氧化物，所以，不存在焊料的润湿性下降这样的情况。
<实施方式2>
在以上说明的实施方式1的SiC-SBD的制造方法中，在使用图5以及图6分别说明的利用离子注入得到的GR区域10以及JTE区域11的形成时，在外延层2的表面没有形成硅氧化膜。
但是，为了与器件规格对应的离子注入区域的杂质浓度分布的最优化，在离子注入前形成硅氧化膜并且将该硅氧化膜用作注入穿过膜也可以。
以下，作为实施方式2的SiC-SBD的制造方法，使用图14～图16对隔着注入穿过膜形成GR区域10以及JTE区域11的方法进行说明。并且，对与使用图4～图12说明的实施方式1相同的结构标注相同的附图标记并省略重复的说明。
首先，在图14所示的工序中，在外延层2上利用干式热氧化形成例如100nm的厚度的硅氧化膜OX11。并且，硅氧化膜OX11也形成在SiC基板1的背面。
然后，经过使用图4说明的工序，将外延层2的表面刻蚀0.3μm左右，从而形成对位标记9。在该情况下，在经由抗蚀剂掩模的开口部对硅氧化膜OX11进行刻蚀之后，经由硅氧化膜OX11的开口部对外延层2的表面进行刻蚀。
然后，在图15所示的工序中，在硅氧化膜OX11上形成抗蚀剂掩模RM11，此处，利用光刻对用于形成GR区域10的开口部OP11进行构图。并且，从抗蚀剂掩模RM11的上方进行作为p型杂质的例如Al的离子注入，经由开口部OP11在外延层2的上层部形成GR区域10。以此时的注入条件为例如利用350keV的能量并且峰值浓度为5×1017/cm3左右的方式进行注入。
然后，在除去抗蚀剂掩模RM11之后，在图16所示的工序中，在硅氧化膜OX11上形成抗蚀剂掩模RM12，此处，利用光刻对用于形成JTE区域11的开口部OP12进行构图。并且，从抗蚀剂掩模RM12的上方进行作为p型杂质的例如Al的离子注入，经由开口部OP12，在外延层2的上层部形成JTE区域11。以此时的注入条件为例如利用500keV的能量并且峰值浓度为2×1017/cm3左右的方式进行注入。
然后，在除去抗蚀剂掩模RM12进而也除去硅氧化膜OX11之后，为了完成GR区域10以及JTE区域11来作为终端结构，进行所注入的杂质的活性化退火，但是，活性化退火以后的工序与实施方式1相同。
这样，经由注入穿过膜形成GR区域10以及JTE区域11，由此，能够使GR区域10以及JTE区域11的表面附近的杂质浓度较高。
使用图17以及图18对其效果进行说明。图17是示意性地示出在实施方式1中说明的以不隔着注入穿过膜的方式形成GR区域10的情况下的注入杂质的浓度分布的图，示出与图5的GR区域10中的区域Y相当的部分。此外，图18是示意性地示出在实施方式2中说明的隔着注入穿过膜形成GR区域10的情况下的注入杂质的浓度分布的图，示出与图15的GR区域10中的区域Z相当的部分。
如图17所示，在形成杂质区域的情况下，以在该区域的深度方向的中央部得到浓度峰值的方式设定注入条件，所以，在GR区域10的较浅的部分即表面附近，杂质浓度较低。
另一方面，如图18所示，在隔着注入穿过膜（硅氧化膜OX11）形成GR区域10的情况下，当以与图17的情况相同的注入能量进行注入时，向杂质的浓度分布较浅的一方移动硅氧化膜OX11的厚度的量。因此，在GR区域10的较浅的部分即表面附近，杂质浓度变得较高，除去硅氧化膜OX11，从而能够使GR区域10的表面附近的杂质浓度较高。
通过采用该方法，由此，改变注入穿过膜的厚度，从而能够调整GR区域10的表面附近的杂质浓度。
<实施方式3>
在实施方式1的SiC-SBD的制造方法中，说明了形成作为终端结构的GR区域10以及JTE区域11的例子，但是，终端结构不限定于此，例如也能够利用图19所示的FLR（Field Limiting Ring：场限环）区域13形成终端结构。
图19所示的FLR区域13是多个环状的p型杂质区域131多重包围电极区域17而构成的。
图20是示出FLR区域13的制造工序的剖面图，示出与在实施方式1中使用图5以及图6分别说明的GR区域10以及JTE区域11的形成工序相当的工序。
经过使用图4说明的工序，在形成了对位标记9后的外延层2上形成抗蚀剂掩模RM10，此处，利用光刻对用于形成FLR区域13的开口部OP101?OP102?OP103以及OP104进行构图。并且，从抗蚀剂掩模RM10的上方进行作为p型杂质的例如Al的离子注入，经由开口部OP2在外延层2的上层部形成多个p型杂质区域131。以此时的注入条件为例如利用350keV的能量并且峰值浓度为3×1017/cm3左右的方式进行注入。
此处，在使开口部OP101和OP102的间隔为a、使开口部OP102和OP103的间隔为b、使开口部OP103和OP104的间隔为c的情况下，以c>b>a的方式进行构图。
由此，成为如下等价状态：所形成的环状的p型杂质区域131越朝向外侧，配设间隔越宽，FLR区域13的杂质浓度越朝向外侧越低。
其结果是，具有与形成了GR区域10以及JTE区域11的结构相同的功能，但是，在GR区域10以及JTE区域11的形成中需要两次光刻，相对于此，关于FLR区域13的形成，具有利用一次光刻即可的有点。
此外，还具有如下效果：在例如使间隔a为4μm?使间隔b为6μm?使间隔c为8μm?使p型杂质区域131的宽度为3μm的情况下，FLR区域13的整体的宽度为30μm，与形成GR区域10以及JTE区域11的情况相比较小即可。
<实施方式4>
减少光刻的次数在降低半导体装置的制造成本的方面是有利的，但是，立足于该观点，利用使用图21～图24说明的实施方式3的SiC-SBD的制造方法，也能够减少光刻的次数。
即，如在实施方式1中使用图4～图5说明的那样，从对位标记9的形成开始，为了形成GR区域10以及JTE区域11需要三次光刻。
但是，根据使用图21～图24说明的实施方式3的制造方法，利用两次光刻即可。
即，在形成对位标记9之前的外延层2上形成抗蚀剂掩模RM21，此处利用光刻对用于形成对位标记9的开口部OP212和用于形成GR区域10的开口部OP211进行构图。并且，经由开口部OP212以及开口部OP211分别将外延层2的表面刻蚀0.3μm左右，由此，形成对位标记9以及GR用凹部91。
然后，在图22所示的工序中，从抗蚀剂掩模RM21的上方进行作为p型杂质的例如Al的离子注入，经由开口部OP212以及开口部OP211，在对位标记9以及GR用凹部91的底面下分别形成p型杂质区域15以及GR区域10。以此时的注入条件为例如利用350keV的能量并且峰值浓度为5×1017/cm3左右的方式进行注入。
然后，在除去抗蚀剂掩模RM21之后，在图23所示的工序中，在外延层2上形成抗蚀剂掩模RM22，此处，利用光刻对用于形成JTE区域11的开口部OP22进行构图。并且，经由开口部OP22将外延层2的表面刻蚀0.3μm左右，由此，形成JTE用凹部92。
然后，在图24所示的工序中，从抗蚀剂掩模RM22的上方进行作为p型杂质的例如Al的离子注入，经由开口部OP22在JTE用凹部92的底面下形成JTE区域11。以此时的注入条件为例如500keV的能量并且峰值浓度为2×1017/cm3左右的方式进行注入。这样，在凹部的底面下设置杂质区域的结构被称为凹结构。
并且，在实施方式3中所说明的FLR区域13也可以采用凹结构。在该情况下，兼用对位标记9的刻蚀中所使用的抗蚀剂掩模和FLR区域13的形成中所使用的抗蚀剂掩模，所以，对位标记9的形成和FLR区域13的形成利用一次光刻即可，能够进一步降低制造成本。
此外，在不设置JTE区域11而仅设置GR区域10的情况下，也可以采用凹结构。在该情况下，对位标记9的形成和GR区域10的形成利用一次光刻即可，能够进一步减少制造成本。
<肖特基金属的其他例子>
在以上说明的实施方式1～3中，对使用Ti作为肖特基金属的情况进行了说明，但是，也可以使用其他的肖特基金属例如Ni?W?Mo等。根据金属材料，功函数或与SiC的界面钉扎效应不同，所以，能够改变作为二极管特性而得到的正向的势垒高度φB，以得到所希望的势垒高度φB的方式选择材质即可。
附图标记的说明：
1  SiC基板
2  外延层
3  欧姆电极
4  肖特基电极
5  表面电极焊盘
10  GR区域
11  JTE区域
13  FLR区域
OX1  硅氧化膜
17  电极区域。

Claims (9)

1.一种碳化硅半导体装置的制造方法，具有如下工序：
（a）准备第一导电型的碳化硅基板；
（b）在所述碳化硅基板的一个主面上形成第一导电型的外延层；
（c）在所述外延层的上层部，以包围成为电极区域的部分的方式，离子注入第二导电型的杂质，形成终端结构；
（d）在所述外延层上利用干式热氧化形成硅氧化膜；
（e）在所述碳化硅基板的另一个主面上形成第一金属膜；
（f）在所述工序（e）之后，以第一温度对所述碳化硅基板进行热处理，在所述第一金属膜和所述碳化硅基板的所述另一个主面之间形成欧姆接合；
（g）在所述工序（f）之后，除去所述硅氧化膜；
（h）在所述工序（g）之后，在所述外延层上形成第二金属膜；
（i）在所述工序（h）之后，以第二温度对所述碳化硅基板进行热处理，在所述第二金属膜和所述外延层之间形成肖特基接合。
2.如权利要求1所述的碳化硅半导体装置的制造方法，其中，
在所述工序（c）和所述工序（d）之间，还具有如下工序：
（d1）进行使所注入的所述第二导电型的杂质活性化的退火；
（d2）在所述退火之后，将所述外延层从最表面到100～150nm的深度为止除去。
3.如权利要求1所述的碳化硅半导体装置的制造方法，其中，
所述工序（c）包含如下工序：以包围成为所述电极区域的部分的方式离子注入所述第二导电型的杂质，形成终端结构。
4.如权利要求3所述的碳化硅半导体装置的制造方法，其中，
所述工序（c）包含如下工序：
（c1）以第一浓度离子注入所述第二导电型的杂质，形成保护环区域；
（c2）以与所述保护环层的更外侧连续并且成为比所述第一浓度低的第二浓度的方式离子注入所述第二导电型的杂质，形成JTE区域。
5.如权利要求3所述的碳化硅半导体装置的制造方法，其中，
所述工序（c）包含如下工序：
（c1）以在所述外延层的平面内隔开间隔地形成有多个第二导电型的杂质区域的方式，多重地离子注入所述第二导电型的杂质。
6.如权利要求1所述的碳化硅半导体装置的制造方法，其中，
所述工序（h）包含以Ti形成所述第二金属膜的工序，
所述工序（i）包含以作为所述第二温度的450±50℃的温度范围内的温度进行热处理的工序。
7.如权利要求6所述的碳化硅半导体装置的制造方法，其中，
所述工序（i）包含以作为所述第二温度的450±20℃的温度范围内的温度进行热处理的工序。
8.如权利要求1所述的碳化硅半导体装置的制造方法，其中，
所述工序（d）包含将所述硅氧化膜形成为15～40nm的厚度的工序。
9.如权利要求1所述的碳化硅半导体装置的制造方法，其中，
在所述工序（i）之后，还具有在所述第二金属膜上形成第三金属膜的工序。
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