JP2008172008A - ＳｉＣショットキー障壁半導体装置 - Google Patents

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Abstract

【課題】温度変動に対しても逆方向漏れ電流の増加が少なく安定して動作するＳｉＣショットキー障壁半導体装置を提供する。
【解決手段】第１導電型のＳｉＣ半導体基板と、この基板上に形成され、この基板よりも不純物濃度の低い第１導電型の半導体層と、この半導体層の上に形成され、この半導体層とショットキー接合を形成し、ショットキー障壁高さが１ｅＶ以下となるアノード電極と、ショットキー界面に形成された第２導電型の複数の接合障壁部と、ショットキー界面で、複数の接合障壁部の外側に形成された第２導電型の接合終端部とを具備し、複数の接合障壁部は、接合終端部よりも深く形成されていると共に、複数の接合障壁部間の間隔が接合障壁部深さの０．６倍以下であり、接合障壁部の幅ｗと接合障壁部間の間隔ｓとの関係がｓ／（ｗ＋ｓ）＜０．３３を満足する。
【選択図】 図１

Description

本発明は、ＳｉＣ半導体層にショットキー障壁を形成する電極層が設けられて成るショットキー障壁半導体装置に係わる。
ＳｉＣショットキー障壁ダイオードはスイッチング特性が高速動作可能であり、順方向の損失が比較的小さいために高周波用回路などに用いられている。従来のＳｉＣショットキー障壁ダイオードにおいて、電極層と半導体層との接合で形成されるショットキー障壁は、電極に用いられる金属などの材料によって変化させることが可能で、ショットキー障壁高さに応じて順方向の立上り電圧と逆方向漏れ電流とが変化する。ショットキー障壁高さが高くなる電極材料としてはニッケル（Ｎｉ）があり、これを電極材料に用いた場合は立上り電流が高くなるものの、逆方向漏れ電流が抑制される。逆にショットキー障壁高さが低くなる材料としては、チタンシリサイド（ＴｉＳｉ2）があり、これを用いるとショットキー障壁高さは低くなるが、逆方向漏れ電流は大きくなる。このように、順方向立上り電圧の低い電極材料は逆方向の漏れ電流が大きくなり、両方共に低くするということはできなかった。
一方、ショットキー障壁半導体装置の逆方向漏れ電流を低くすることにより逆方向の耐圧を高くするために、ショットキー接合部に接合障壁部を設ける構造が開示されている（特許文献１参照）。この特許文献では、その第１図に開示されているように、接合障壁部（４）によって第１の半導体領域（２）側に形成される空乏層により、逆方向の漏れ電流を減少させ耐圧を向上させている。
特公昭５９−３５１８３号公報
上記のように、実用的な電極材料を使用するショットキー障壁の特性は、その電極材料に応じた順方向立上り電圧および漏れ電流の特性を有しており、従来はその相反特性を避けることができなかった。また、逆方向の漏れ電流を抑制するために、前述のドリフト層とするＳｉＣ半導体層の表面にその半導体層と異なる導電型の半導体領域を形成すると、その領域は動作領域としては働かずドリフト層の動作面積が小さくなってしまう。そうなると電極層とＳｉＣ半導体基板の裏面に設けられるオーム性電極との間の直列抵抗の増大を招いてしまうという問題がある。また、ＳｉＣショットキー障壁半導体装置には、高温での動作保障を求められており、特に漏れ電流の温度依存性を考える時、高温において漏れ電流をより強力に抑制することが必要となり、更に高度な漏れ電流抑制技術が求められている。
以上の状況を鑑みて最も良好な組合せ条件を探してみると、オン電圧を下げるために低い仕事関数を持つショットキー電極材料を選択し、漏れ電流対策として逆方向漏れ電流を抑制するＪＢＳ（Junction Barrier controlled Schottky）構造を用いればよいことが分かる。低すぎる仕事関数を持つショットキー電極材料では逆方向漏れ電流が大きすぎてダイオード特性を得ること自体が困難になるが、１．２ｅＶ以上のショットキー障壁高さを持つと従来の同耐圧のＳｉ−ＰｉＮダイオードの立上がり電圧を上回ってしまうことから、ＳｉＣダイオードを用いることにより期待される十分な低損失化を損なう恐れがある。少なくともＳｉ−ＰｉＮダイオードと同等の立上り電圧を持たせるためには、ショットキー障壁高さは１ｅＶ以下とすることが必須となる。
本発明は、上記事情を考慮して成されたもので、その目的とするところは、温度変動に対しても逆方向漏れ電流の増加が少なく安定して動作するＳｉＣショットキー障壁半導体装置を提供することにある。
上記課題を解決するために本発明のＳｉＣショットキー障壁半導体装置は、第１導電型のＳｉＣ半導体基板と、前記ＳｉＣ半導体基板の上面に形成され、前記ＳｉＣ半導体基板よりも不純物濃度の低い第１導電型の半導体層と、前記半導体層の上に形成され、前記半導体層とショットキー接合を形成し、ショットキー障壁高さが１ｅＶ以下となる第１の電極と、それぞれが前記第１の電極に接するように形成され、前記半導体層の上面からの深さがｄ１、幅がｗ、互いの間隔がｓである第２導電型の複数の接合障壁部と、前記第１の電極に接するように、かつ各接合障壁部の外側に形成され、前記半導体層の上面からの深さがｄ２である第２導電型の接合終端部と、前記ＳｉＣ半導体基板の下面に形成された第２の電極とを具備し、前記深さｄ１と深さｄ２との関係はｄ１／ｄ２≧１であり、前記間隔ｓと深さｄ１との関係がｓ／ｄ１≦０．６であり、前記幅ｗと間隔ｓとの関係がｓ／（ｗ＋ｓ）≦０．３３を満足することを特徴とする。
本発明によれば、温度変動に対しても逆方向漏れ電流の増加が少なく安定して動作するＳｉＣショットキー障壁半導体装置を提供することが可能になる。
実施形態の説明の前に、発明の前提条件或いは本発明者等が行った実験・調査により明らかにされた、前記課題の原因とその解決策の有効性について説明する。
一般にダイオードの耐圧は、図８に示すように、逆方向にバイアスを印加した際に流れる逆方向電流値（ＩRMAX）をあらかじめ決定し、その値に達したときの電圧の値として決められる。ＰｉＮダイオードの場合、ｐ／ｎ接合に逆バイアスが掛かり、空乏層からキャリアが生成し、なだれ増倍で発生した電流が、あらかじめ決定された逆方向電流の値を超えた電圧が耐圧（アバランシェ電圧）となるが、この耐圧はドリフト層濃度とドリフト層厚さによって決まる。このような耐圧特性をアバランシェ支配と呼ぶ。
一方、ショットキー障壁ダイオードに逆方向バイアスを印加した場合、ショットキー電極にかかる電界により電極からの漏れ電流が増大し、アバランシェ電圧を迎えるより前に逆方向電流が増大し、あらかじめ決定した逆方向電流の値を超えると、その時点の電圧が耐圧となるので、ダイオードの耐圧がアバランシェで決定される耐圧よりも低いという状態となる場合があり、このような耐圧特性を漏れ電流支配と呼ぶ。
ＳｉＣショットキー接合半導体装置においては、オン抵抗を低くかつ所定の逆電圧耐圧（ＶB）を満足する必要がある。オン抵抗を低くするために、ショットキー障壁高さが０．９ｅＶとなるＴｉＳｉ2をショットキー電極材料に用いると、逆方向漏れ電流が規格値から外れてしまう不良の多いことが調査の結果明らかになってきた。これは、図８に示すように、逆電圧−逆電流特性において、逆電流の立ち上がりがソフトになると、所定の逆電流測定電圧（ＶB）における逆電流（漏れ電流）が大きくばらつき、規格外となる確率が大きくなるためである。
そこで、デバイスシミュレータを用いてデバイス構造と電気特性との関係を調査した。デバイス構造は、図１に示すように、ショットキー界面に複数の接合障壁部を有するダイオードを対象とした。即ちｎ型半導体領域２２に、複数のｐ型半導体領域（接合障壁部）２６を設けた構造で、参照番号２４はｐ型の接合終端部である。このような構造において、接合障壁部間の寸法ｓが±０．１μｍ振れると、逆方向耐圧が±２００Ｖという大幅な変化をもたらすことが計算結果から明らかになった。このときの計算条件は、図１におけるｐ型半導体領域２６間の寸法ｓの中心値は０．６５μｍで、ｐ型半導体領域２６の幅ｗは０．５μｍ、深さｄ１は０．６μｍ、ドリフト層の不純物濃度は１．０×１０16／ｃｍ3とした。この時、定格漏れ電流密度を６ｍＡ／ｃｍ2とし、逆方向漏れ電流密度がこの値に達した電圧を耐圧と定義した。逆電圧−逆電流特性をとると、逆電流はソフトに立ち上がっており、耐圧は漏れ電流で決まっていた。実際の素子の逆電圧−逆電流特性の試験においてもアバランシェ電流は観測されず、漏れ電流で定格漏れ電流を超えるのが常であった。
一方、図１におけるｐ型半導体領域２６の幅をｗ、ｐ型半導体領域２６の間隔をｓとするとき、ｓ／（ｗ＋ｓ）の値が０．３３以下の場合で、しかもｐ型半導体領域２６の深さｄ１と接合終端部深さｄ２との比（ｄ１／ｄ２）を１以上程度とした場合には、図４に示すように、深さｄ１に対するｐ型半導体領域２６の間隔ｓの比（ｓ／ｄ１）が０．６以下の場合に、ブレークダウンがアバランシェを伴って急峻に生じ、定格漏れ電流６ｍＡ／ｃｍ２を超える電流がアバランシェ支配によって起こることが分かった。ここで、ｓ／（ｗ＋ｓ）の値とオン抵抗の関係を図５に示す。０．３３以下でアバランシェ支配となり、０．１４以上で低いオン抵抗を実現できる。
また、ｐ型半導体領域２６の深さｄ１が接合終端部２４の深さｄ２と同程度の場合には（ｄ１／ｄ２≒１）、アバランシェ電流によって耐圧が決定されるような逆方向電圧−逆電流特性を実現するためには、ｐ型半導体領域２６の間隔ｓを非常に狭くせざるを得なくなり、オン抵抗を大きく上昇させてしまう結果をもたらすことが分かった。
より詳細には、ｐ型半導体領域２６の間隔を１μｍ以下にした場合にはオン抵抗の上昇が懸念される。そこで、ｐ型半導体領域２６の間隔部分に窒素をイオン注入して、１．２×１０16／ｃｍ3とドリフト層の２割増しの不純物濃度に高めることによって、オン抵抗の上昇は無視できるレベルに押さえ込むことが出来ることも別途行なった実験によって確認できた。間隔部分のキャリア濃度上昇のためにアバランシェ支配の耐圧が低下する様子は、本発明者等の実験の範囲では認められなかった。
アバランシェ支配で耐圧が決まる構造を採用することによって、図１に示すｐ型半導体領域２６の間隔が±０．１μｍ振れても、逆方向耐圧が±２０Ｖという小さな変化に収まることを、前述と同様の計算によって確認した。
また、アバランシェ電流の温度依存性が、漏れ電流の温度依存性よりもかなり小さいという計算結果も得られており、アバランシェ支配で耐圧が決まる構造を採用することによって、高温においても安定な動作を保障できることが分かった。
以下、本発明の詳細を図示の実施形態によって説明する。なお、以下の実施形態では第１導電型をｎ型、第２導電型をｐ型としている。
（第１の実施形態）
図１は、本発明の第１の実施形態に係わる半導体装置の基本構造を示す断面模式図である。図１に示すように、まず低抵抗のｎ+ 型ＳｉＣ基板２１の上にキャリア濃度５〜８×１０15／ｃｍ3、厚みが８μｍ程度のホモエピタキシャル成長させたｎ−型ドリフト層２２を形成した後に、基板２１の裏面にオーム性電極２０を形成した。
ドリフト層２２の表面中央領域に選択的にＡｌイオンを注入した接合障壁部２６を深さｄ１＝１．１μｍで形成した。この接合障壁部２６は、図２の上面図（但し、後述の電極２３は省いている）に示すように、幅ｗ＝１．３μｍ、間隔ｓ＝０．６μｍに保ちながら複数短冊状に配列した。この接合障壁部２６は、図３に示すように島状とすることもできる。次に複数の接合障壁部２６を取り囲むように、ドリフト層２２の表面周辺領域に選択的にＡｌイオンを注入した接合終端部２４を深さｄ２＝０．６μｍで形成した。
注入イオンを活性化させるために、１６００℃、５分、Ａｒ雰囲気でアニールを行なった後、作製した構造の寸法を図４および図５に示す要件に照らし合わせて確認を行なった。まず接合障壁部２６の深さ（ｄ１＝１．１μｍ）は接合終端部２４の深さ（ｄ２＝０．６μｍ）よりも深く、即ち図４の縦軸（接合障壁部深さｄ１／接合終端部深さｄ２）の値は１．８であった。次に接合障壁部２６同士の間隔（ｓ＝０．６μｍ）を接合障壁部２６の深さ（ｄ１＝１．１μｍ）で割った値は０．５４５であり、０．６以下になっていることが確認できた。更に、接合障壁部２６の幅（ｗ＝１．３μｍ）と接合障壁部２６同士の間隔（ｓ＝０．６μｍ）との関係（ｓ／（ｗ＋s））が０．３２であり、０．３３以下になっていることが確認できた。また、図５から分かるように０．１４よりも大きな値なので、オン抵抗上昇を招く恐れのない領域であることも確認できた。
フィールド酸化膜２５を形成するにあたっては、ドライ酸化を行なった後にＣＶＤで酸化膜を堆積したものをパターニングして形成した。ショットキー接合形成のためのコンタクトホール形成をした後に、ショットキー電極２３としてＴｉＳｉ2をスパッタで形成した。ショットキー電極２３上にパッド電極（図示せず）を形成してＳｉＣショットキー障壁ダイオードを完成した。
このようにして製造したショットキー障壁ダイオードは検査の結果、８５％を超える歩留まりで良品を得ることができた。また、逆方向電気特性測定において１５０℃まで加熱した状態で耐圧を測定したが、所定の１２００Ｖまで印加しても漏れ電流密度は６ｍＡ／ｃｍ2 以下であり、更に電圧を上げていったときに１３００Ｖにてアバランシェ電流が観測された。
（第２の実施形態）
図６は、本発明の第２の実施形態に係わる半導体装置の基本構造を示す断面模式図である。図６に示すようにまず低抵抗のｎ+ 型ＳｉＣ基板３１の上にホモエピタキシャル成長させたｎ−型第１ドリフト層３２1をキャリア濃度で約０．７〜１×１０16／ｃｍ3程度、厚みが１０μｍになるように形成した後に、複数のｐ型埋め込み層３７を選択Ａｌイオン注入を行うことによって形成した。ｐ型埋め込み層３７は、図２と同様な短冊型や、図３と同様な島状とすることができる。更に、先のホモエピタキシャル成長させたｎ−型第１ドリフト層３２1と同じキャリア濃度と厚みの第２のドリフト層３２2を形成した後に、基板３１の裏面にオーム性電極３０を形成した。
続いて第２のドリフト層３２2の表面中央領域に選択的にＡｌイオンを注入した接合障壁部３６を１．１μｍの深さで形成した。この接合障壁部３６は、幅ｗ＝１．３μｍおよび間隔ｓ＝０．６μｍに保ちながら複数短冊状に配列した。接合障壁部３６は、第１の実施形態と同様に複数の島状としても良い。次いで複数の接合障壁部３６を取り囲むように、第２のドリフト層３２2の表面周辺領域に選択的にＡｌイオンを注入して、接合終端部３４をｄ２＝０．６μｍの深さで形成した。
注入イオンを活性化させるために、１６００℃で５分間、Ａｒ雰囲気中でアニールを行なった後、作製した構造の寸法を図４および図５に示す要件に照らし合わせて確認を行なった。まず接合障壁部３６の深さ（ｄ１＝１．１μｍ）は接合終端部３４の深さ（ｄ２＝０．６μｍ）よりも深く、即ち図1の縦軸（接合障壁部深さｄ１／接合終端部深さｄ２）の値は１．８であった。次に接合障壁部３６同士の間隔（ｓ＝０．６μｍ）を接合障壁部３６の深さ（ｄ１＝１．１μｍ）で割った値は０．５４５であり、０．６以下になっていることが確認できた。更に、接合障壁部３６の幅（ｗ＝１．３μｍ）と接合障壁部３６同士の間隔（ｓ＝０．６μｍ）との関係（ｓ／（ｗ＋s））が０．３２であり、０．３３以下になっていることが確認できた。また、図５から分かるように０．１４よりも大きな値なので、オン抵抗上昇を招く恐れのない領域であることも確認できた。
続いてフィールド酸化膜３５を形成するにあたっては、ドライ酸化を行なった後にＣＶＤで酸化膜を堆積したものをパターニングして形成した。ショットキー接合形成のためのコンタクトホール形成をした後に、ショットキー電極３３としてＴｉＳｉ2 をスパッタで形成した。ショットキー電極３３上にパッド電極（図示せず）を形成してＳｉＣショットキー障壁ダイオードを完成した。
このようにして製造したショットキー障壁ダイオードは検査の結果、８５％を超える歩留まりで良品を得ることができた。また、逆方向電気特性測定において１５０℃まで加熱した状態で耐圧を測定したが、所定の２４００Ｖまで印加しても漏れ電流密度は６ｍＡ／ｃｍ2以下であり、更に電圧を上げていったときに２６００Ｖにてアバランシェ電流が観測された。
以上のように、複数の埋め込みｐ型層３７を有するＳｕｐｅｒ−ＳＢＤ（Schottky Barrier Diode）においても、第１の実施形態と同様な効果を奏することができる。
（第３の実施形態）
図７は、本発明の第３の実施形態に係わる半導体装置の基本構造を示す断面模式図である。図７に示すようにまず低抵抗のｎ+ 型ＳｉＣ基板４１の上にホモエピタキシャル成長させたｎ−型ドリフト層４２をキャリア濃度で約５〜８×１０15／ｃｍ3程度、厚みが８μｍになるように形成した後、ＳｉＣ基板４１の裏面にオーム性電極４０を形成した。
続いてドリフト層４２の表面中央領域に選択的にＡｌイオンを注入した接合障壁部４６を深さｄ１＝１．１μｍで形成した。この接合障壁部４６は、幅Ｗ＝１．３μｍおよび間隔Ｓ＝０．６μｍに保ちながら複数短冊状に配列した。接合障壁部４６は、図３と同様に島状としても良い。
次にドリフト層４２の表面周辺領域傍に、選択的にＡｌイオンを注入した接合終端部４４を、深さＤ２＝０．６μｍで形成した。今度は、接合障壁部４６同士の間隔の部分４８に、窒素（Ｎ）を平均体積密度が３×１０16／ｃｍ3になるようにイオン注入を行った。
注入イオンを活性化させるために、１６００℃、５分、Ａｒ雰囲気でアニールを行なった後、作製した構造の寸法を図1および図２に示す要件に照らし合わせて確認を行なった。まず接合障壁部４６の深さ（ｄ１＝１．１μｍ）は接合終端部４４の深さ（ｄ２＝０．６μｍ）よりも深く、即ち図４の縦軸（接合障壁部深さｄ１／接合終端部深さｄ２）の値は１．８であった。次に接合障壁部４６同士の間隔（ｓ＝０．６μｍ）を接合障壁部４６の深さ（ｄ１＝１．１μｍ）で割った値は０．５４５であり、０．６以下になっていることが確認できた。更に、接合障壁部４６の幅（ｗ＝１．３μｍ）と接合障壁部４６同士の間隔（ｓ＝０．６μｍ）との関係（ｓ／（ｗ＋s））が０．３２であり、０．３３以下になっていることが確認できた。また、図５から分かるように０．１４よりも大きな値なので、オン抵抗上昇を招く恐れのない領域であることも確認できた。
続いてフィールド酸化膜４５を形成するにあたっては、ドライ酸化を行なった後にＣＶＤで酸化膜を堆積したものをパターニングして形成した。ショットキー接合形成のためのコンタクトホール形成をした後にショットキー電極４３としてＴｉＳｉ2をスパッタで形成した。ショットキー電極４３上に、パッド電極（図示せず）を形成してＳｉＣショットキー障壁ダイオードを完成した。
このようにして製造したショットキー障壁ダイオードは検査の結果、８５％を超える歩留まりで良品を得ることができた。また、逆方向電気特性測定において１５０℃まで加熱した状態で耐圧を測定したが、所定の１２００Ｖまで印加しても漏れ電流は６ｍＡ／ｃｍ2以下であり、更に電圧を上げていったときに１３００Ｖにてアバランシェ電流が観測された。更に、接合障壁部４６同士の間隔の部分４８にイオン注入を実施した結果、オン抵抗が低減し期待通りの効果をもたらした。また、逆方向特性としての漏れ電流上昇などの付随的な悪影響は特に見られなかった。
このように、第３の実施形態によれば、第１の実施形態の効果に加え、ｐ型半導体領域の間隔部分に窒素をイオン注入してドリフト層の２割増しの不純物濃度に高めることによって、オン抵抗の上昇は無視できるレベルに押さえ込むことが可能となる。
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では第１導電型をｎ型、第２導電型をｐ型としたが、第１導電型がｐ型、第２導電型をｎ型とした場合にも同様の効果を得ることができる。また、本発明の実施形態における半導体装置はショットキー障壁ダイオードを例に取って説明したが、他の半導体装置を形成する場合にも適応でき、同様の効果が得られる。ショットキー電極材料はＴｉＳｉ2を例にとって説明したが、ショットキー障壁高さが１ｅＶ以下となるような金属材料や化合物材料でもよく、適宜変更して用いることが可能である。
また、ＳｉＣショットキー障壁ダイオードは１２００Ｖ級の耐圧のダイオードを例にとって説明したが、ダイオードの耐圧の仕様に応じて適宜変更可能である。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
本発明の第１の実施形態に係るショットキー障壁半導体装置の断面図。 第１の実施形態に係るショットキー障壁半導体装置の、アノード電極を省いた摸式的上面図。 第１の実施形態に係るショットキー障壁半導体装置の他の摸式的上面図。 本発明の効果を発現するための要因を説明する為の特性図。 本発明の効果を発現するための要因を説明する為の他の特性図。 第２の実施形態に係るショットキー障壁半導体装置の断面図。 第３の実施形態に係るショットキー障壁半導体装置の断面図。 漏れ電流支配とアバランシェ支配を説明する為の特性図。
符号の説明
２０、３０、４０…オーム性電極（カソード）
２１、３１、４１…ｎ+ 型４Ｈ−ＳｉＣ半導体基板
２２、３２、４２、…ｎ−型エピタキシャル成長層（ドリフト層）
２３、３３、４３…ショットキー接合電極（アノード）
２４、３４、４４…接合終端構造
２５、３５、４５…フィールド酸化膜
２６，３６、４６…接合障壁部
３７…ｐ型埋め込み層
４８…接合障壁部間の間隔部

Claims (11)

  1. 第１導電型のＳｉＣ半導体基板と、
    前記ＳｉＣ半導体基板の上面に形成され、前記ＳｉＣ半導体基板よりも不純物濃度の低い第１導電型の半導体層と、
    前記半導体層の上に形成され、前記半導体層とショットキー接合を形成し、ショットキー障壁高さが１ｅＶ以下となる第１の電極と、
    それぞれが前記第１の電極に接するように形成され、前記半導体層の上面からの深さがｄ１、幅がｗ、互いの間隔がｓである第２導電型の複数の接合障壁部と、
    前記第１の電極に接するように、かつ各接合障壁部の外側に形成され、前記半導体層の上面からの深さがｄ２である第２導電型の接合終端部と、
    前記ＳｉＣ半導体基板の下面に形成された第２の電極と、
    を具備し、
    前記深さｄ１と深さｄ２との関係は、
    ｄ１／ｄ２≧１
    であり、前記間隔ｓと深さｄ１との関係が、
    ｓ／ｄ１≦０．６
    であり、前記幅ｗと間隔ｓとの関係が、
    ｓ／（ｗ＋ｓ）≦０．３３
    を満足することを特徴とするＳｉＣ半導体装置。
  2. 第１導電型のＳｉＣ半導体基板と、
    前記ＳｉＣ半導体基板上に形成され、前記ＳｉＣ半導体基板よりも不純物濃度の低い第１導電型の半導体層と、
    前記半導体層の上に形成され、前記半導体層とショットキー接合を形成し、ショットキー障壁高さが１ｅＶ以下となる第１の電極と、
    それぞれが前記第１の電極に接するように形成された第２導電型の複数の接合障壁部と、
    前記第１の電極に接するように、かつ各接合障壁部の外側に形成された第２導電型の接合終端部と、
    前記ＳｉＣ半導体基板の下面に形成された第２の電極と、
    を具備し、
    逆方向電圧を定格最大耐電圧値まで印加した際に発生する漏れ電流の大きさが、使用最高温度における定格電流値を下回ると共に、逆方向印加電圧を前記定格最大耐電圧値以上に上昇させた時に、前記定格電流値を超える逆方向電流を発生させる主機構がアバランシェとなるように前記接合障壁部が形成されて成る事を特徴とするＳｉＣ半導体装置。
  3. 前記複数の接合障壁部の、前記半導体層の上面からの深さがｄ１、幅がｗ、互いの間隔がｓであり、前記接合終端部の前記半導体層の上面からの深さがｄ２であるとき、
    前記深さｄ１と深さｄ２との関係は、
    ｄ１／ｄ２≧１
    であり、前記間隔ｓと深さｄ１との関係が、
    ｓ／ｄ１≦０．６
    であり、前記幅ｗと間隔ｓとの関係が、
    ｓ／（ｗ＋ｓ）≦０．３３
    を満足することを特徴とする請求項２に記載のＳｉＣ半導体装置。
  4. 前記幅ｗと間隔ｓとの関係が
    ０．１４≦ｓ／（ｗ＋ｓ）
    であることを特徴とする請求項１または３に記載のＳｉＣ半導体装置。
  5. 前記複数の接合障壁部は、島状あるいは短冊状に形成されていることを特徴とする請求項１乃至４のいずれかに記載のＳｉＣ半導体装置。
  6. 前記半導体基板上に形成された前記半導体層と、これに接する前記第１の電極とで、ショットキーダイオードのショットキー接合を構成することを特徴とする請求項１乃至５のいずれかに記載のＳｉＣ半導体装置。
  7. 前記第１の電極はＴｉＳｉ2を含むことを特徴とする請求項１乃至６のいずれかに記載のＳｉＣ半導体装置。
  8. 前記半導体層の中に、第２導電型の複数の埋込み領域をさらに具備することをことを特徴とする請求項１乃至７のいずれかに記載のＳｉＣ半導体装置。
  9. 前記複数の埋め込み領域は、島状あるいは短冊状に形成されていることを特徴とする請求項８に記載のＳｉＣ半導体装置。
  10. 前記複数の接合障壁部の相互間の前記半導体層上面に、前記半導体層よりも不純物濃度が高い第１導電型の高不純物濃度領域をさらに具備することを特徴とする請求項１乃至９のいずれかに記載のＳｉＣ半導体装置。
  11. 前記ＳｉＣ半導体基板の結晶多形が４Ｈであることを特徴とする請求項１乃至１０のいずれかに記載のＳｉＣ半導体装置。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010087483A (ja) * 2008-09-08 2010-04-15 Mitsubishi Electric Corp 半導体装置
CN102163627A (zh) * 2010-02-23 2011-08-24 株式会社电装 具有肖特基势垒二极管的碳化硅半导体装置及其制造方法
JP2013110388A (ja) * 2011-10-28 2013-06-06 Hitachi Ltd 半導体装置
JP2013165167A (ja) * 2012-02-10 2013-08-22 Rohm Co Ltd 半導体装置
JP5452718B2 (ja) * 2010-06-02 2014-03-26 株式会社日立製作所 半導体装置
JP2015162572A (ja) * 2014-02-27 2015-09-07 住友電気工業株式会社 ワイドバンドギャップ半導体装置
JP2016066813A (ja) * 2011-05-18 2016-04-28 ローム株式会社 半導体装置およびその製造方法
JP2018110234A (ja) * 2017-01-04 2018-07-12 インフィネオン テクノロジーズ アクチエンゲゼルシャフトＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ ＡＧ 半導体デバイスおよびその製造方法
JP2022003714A (ja) * 2015-04-14 2022-01-11 ローム株式会社 ダイオード

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007243080A (ja) * 2006-03-13 2007-09-20 Fuji Electric Holdings Co Ltd 半導体装置およびその製造方法
JP4396724B2 (ja) * 2007-04-18 2010-01-13 株式会社デンソー ショットキーバリアダイオードを備えた炭化珪素半導体装置
JP4356767B2 (ja) * 2007-05-10 2009-11-04 株式会社デンソー ジャンクションバリアショットキーダイオードを備えた炭化珪素半導体装置
JP4420062B2 (ja) 2007-05-10 2010-02-24 株式会社デンソー ジャンクションバリアショットキーダイオードを備えた炭化珪素半導体装置
JP4375439B2 (ja) 2007-05-30 2009-12-02 株式会社デンソー ジャンクションバリアショットキーダイオードを備えた炭化珪素半導体装置
JP4333782B2 (ja) * 2007-07-05 2009-09-16 株式会社デンソー ジャンクションバリアショットキーダイオードを備えた炭化珪素半導体装置
US8232558B2 (en) * 2008-05-21 2012-07-31 Cree, Inc. Junction barrier Schottky diodes with current surge capability
JP5408929B2 (ja) * 2008-08-21 2014-02-05 昭和電工株式会社 半導体装置および半導体装置の製造方法
TW201034205A (en) * 2009-03-04 2010-09-16 Actron Technology Corp Rectifier used in high temperature application
US9117739B2 (en) 2010-03-08 2015-08-25 Cree, Inc. Semiconductor devices with heterojunction barrier regions and methods of fabricating same
CN102376777A (zh) * 2010-08-24 2012-03-14 上海芯石微电子有限公司 具有低正向压降的结势垒型肖特基
CN102694033B (zh) * 2011-01-20 2015-02-04 上海华虹宏力半导体制造有限公司 肖特基二极管器件及其制造方法
JP5377548B2 (ja) * 2011-03-03 2013-12-25 株式会社東芝 半導体整流装置
US8680587B2 (en) 2011-09-11 2014-03-25 Cree, Inc. Schottky diode
JP2013120822A (ja) * 2011-12-07 2013-06-17 Sumitomo Electric Ind Ltd 半導体装置の製造方法
DE112013003692T5 (de) * 2012-03-30 2015-04-09 Mitsubishi Electric Corporation Halbleitervorrichtung
CN103149522A (zh) * 2012-09-19 2013-06-12 上海集成电路研发中心有限公司 一种肖特基二极管势垒高度的提取方法
CN102938421B (zh) * 2012-11-14 2015-10-07 东南大学 一种梯形终端的碳化硅结势垒肖特基二极管器件
JP2014236171A (ja) 2013-06-05 2014-12-15 ローム株式会社 半導体装置およびその製造方法
US9570630B2 (en) * 2013-06-26 2017-02-14 Mediatek Inc. Schottky diode structure
US9773924B2 (en) * 2015-04-22 2017-09-26 Panasonic Intellectual Property Management Co., Ltd. Semiconductor device having barrier region and edge termination region enclosing barrier region
US9704949B1 (en) * 2016-06-30 2017-07-11 General Electric Company Active area designs for charge-balanced diodes
CN107731891A (zh) * 2016-08-14 2018-02-23 朱江 一种沟槽肖特基半导体装置
CN107946351B (zh) * 2017-09-20 2023-09-12 重庆中科渝芯电子有限公司 一种肖特基接触超级势垒整流器及其制作方法
CN108231866B (zh) * 2017-12-07 2020-07-21 中国电子科技集团公司第五十五研究所 一种提高浪涌能力的碳化硅肖特基二极管结构及制备方法
CN108336152A (zh) * 2018-03-20 2018-07-27 重庆大学 具有浮动结的沟槽型碳化硅sbd器件及其制造方法
CN110164982A (zh) * 2019-05-29 2019-08-23 西安电子科技大学 一种结型势垒肖特基二极管
CN110571282B (zh) * 2019-08-01 2023-04-28 山东天岳电子科技有限公司 一种肖特基二极管及其制造方法
CN111697057B (zh) * 2020-06-09 2022-07-15 杰华特微电子股份有限公司 半导体结构及其制造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5935183A (ja) 1982-08-23 1984-02-25 株式会社東芝 高速増殖炉
JP3630594B2 (ja) 1999-09-14 2005-03-16 株式会社日立製作所 ＳｉＣショットキーダイオード
US7186609B2 (en) * 1999-12-30 2007-03-06 Siliconix Incorporated Method of fabricating trench junction barrier rectifier
US6855970B2 (en) 2002-03-25 2005-02-15 Kabushiki Kaisha Toshiba High-breakdown-voltage semiconductor device
JP2006173255A (ja) 2004-12-14 2006-06-29 Nippon Inter Electronics Corp 半導体装置及びその製造方法

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010087483A (ja) * 2008-09-08 2010-04-15 Mitsubishi Electric Corp 半導体装置
CN102163627A (zh) * 2010-02-23 2011-08-24 株式会社电装 具有肖特基势垒二极管的碳化硅半导体装置及其制造方法
JP2011176015A (ja) * 2010-02-23 2011-09-08 Denso Corp ショットキーバリアダイオードを備えた炭化珪素半導体装置およびその製造方法
JP5452718B2 (ja) * 2010-06-02 2014-03-26 株式会社日立製作所 半導体装置
JP2016066813A (ja) * 2011-05-18 2016-04-28 ローム株式会社 半導体装置およびその製造方法
JP2019176165A (ja) * 2011-05-18 2019-10-10 ローム株式会社 半導体装置
JP2013110388A (ja) * 2011-10-28 2013-06-06 Hitachi Ltd 半導体装置
JP2013165167A (ja) * 2012-02-10 2013-08-22 Rohm Co Ltd 半導体装置
JP2015162572A (ja) * 2014-02-27 2015-09-07 住友電気工業株式会社 ワイドバンドギャップ半導体装置
JP2022003714A (ja) * 2015-04-14 2022-01-11 ローム株式会社 ダイオード
JP7208332B2 (ja) 2015-04-14 2023-01-18 ローム株式会社 ダイオード
JP2018110234A (ja) * 2017-01-04 2018-07-12 インフィネオン テクノロジーズ アクチエンゲゼルシャフトＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ ＡＧ 半導体デバイスおよびその製造方法
US10593668B2 (en) 2017-01-04 2020-03-17 Infineon Technologies Ag Semiconductor device and corresponding manufacturing method
US10937784B2 (en) 2017-01-04 2021-03-02 Infineon Technologies Ag Method of manufacturing a semiconductor device

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