JP2018110234A - 半導体デバイスおよびその製造方法 - Google Patents

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Abstract

【課題】半導体デバイスを提供する。【解決手段】半導体デバイスは、第１の炭化ケイ素領域（１、１ｄ）と、第１の炭化ケイ素領域（１、１ｄ）とｐｎ接合（１４）を形成する第２の炭化ケイ素領域（２）と、を有する半導体本体（４０）と、半導体本体（４０）の前側（１０１）上に配置される第１の金属化（１０）と、第２の炭化ケイ素領域（２）とオーミック接触を形成する接触領域（１２）と、第１の金属化（１０）と接触領域（１２）との間に配置されるバリア層（１１）であって、第１の金属化（１０）および接触領域（１２）とオーミック接続するバリア層（１１）と、を含む。バリア層（１１）は、第１の炭化ケイ素領域（１、１ｄ）とショットキー接合（１５）を形成し、バリア層（１１）は、モリブデン窒化物またはタンタル窒化物を備える。【選択図】図１Ｂ

Description

[0001]本発明の実施形態は、半導体デバイス、特に縦型チャネルを有するパワー半導体トランジスタに関するものであり、ヘテロ接合半導体デバイスの製造方法に関するものである。
[0002]パワー応用において、高速かつ低損失のダイオードは、例えばクランプダイオードおよび逆並列ダイオードとしてしばしば要求される。さらに、これらのダイオードは、逆方向の高電圧をブロックし、順方向の低抵抗（Ｒｏｎ）を有し、および／または、高いロバストネスを有することがしばしば望ましい。ショットキーダイオードは、多数キャリアデバイスであり、少数キャリア再結合に関連付けられたいかなるスイッチング遅延も回避する非常に高速のダイオードである。ショットキーダイオードは、低いターンオン電圧を有することもできるがバイポーラ（ｐ／ｎ接合）ダイオードと比較して、リーク電流が増加し、逆方向の降伏が低い。
[0003]ショットキーダイオードの速度およびバイポーラダイオードのブロッキング能力を組み合わせるために、ジャンクション・バリア・ショットキー（ＪＢＳ）ダイオードとも称される複合的なＰｉＮショットキー（ＭＰＳ）ダイオードが開発された。ＭＰＳダイオードは、ドリフト層と、ドリフト層とそれぞれのｐｎ接合を形成する交互のショットキー領域およびシールド領域と、を含んでもよい。（ｐｎ接合の）順方向において、ＭＰＳダイオードは、多数キャリアがショットキー領域における金属と半導体とのインタフェースによって形成されるショットキー接合（ショットキー接触）にわたり注入されるという点で、ショットキーダイオードに類似して機能しうる。この結果、低いターンオン電圧および高速スイッチングが生じうる。（ｐｎ接合が逆バイアスされる）逆方向において、空乏領域は、ｐｎ接合のところに形成されてもよく、ショットキー接合は、最高電界に対してシールドされる。したがって、ショットキー接合から生じる高いリーク電流は、著しく減少可能である。
[0004]しかしながら、他のデバイスパラメータを実質的に悪化させずに、ＭＰＳダイオードのターンオン電圧および／またはロバストネスをさらに改善する必要がある。
[0005]半導体デバイスの一実施形態において、半導体デバイスは、第１の炭化ケイ素領域と、第１の炭化ケイ素領域とｐｎ接合を形成する第２の炭化ケイ素領域と、を有する半導体本体を備える。半導体デバイスは、半導体本体の前側上に配置される第１の金属化と、第２の炭化ケイ素領域とオーミック接触を形成する接触領域と、をさらに含んでもよい。半導体デバイスは、第１の金属化と接触領域との間に配置されるバリア層であって、第１の金属化および接触領域とオーミック接続するバリア層をさらに含んでもよい。バリア層は、第１の炭化ケイ素領域とショットキー接合を形成してもよい。バリア層は、モリブデン窒化物を備えてもよい。
[0006]半導体デバイスの一実施形態によれば、半導体デバイスは、第１の半導体領域と、各々第１の半導体領域とそれぞれのｐｎ接合を形成する２つの第２の半導体領域と、を有する半導体本体と、半導体本体の前側より上に配置される第１の金属化と、を備える。半導体デバイスは、第１の金属化および２つの第２の半導体領域とオーミック接続する金属窒化物層を備えてもよい。金属窒化物層は、第１の金属化と半導体本体との間に配置され、第１の半導体領域とショットキー接合を形成してもよく、ショットキー接合は、前側への標準投影において、ｐｎ接合の間に配置される。
[0007]半導体デバイスを形成するための方法の一実施形態によれば、方法は、第１の側を有する第１の導電型の炭化ケイ素層を提供するステップを含む。方法は、炭化ケイ素層内に、第１の炭化ケイ素領域と、第２の炭化ケイ素領域と、を形成するステップをさらに含んでもよく、第２の炭化ケイ素領域は、第１の炭化ケイ素領域とｐｎ接合を形成する。方法は、第２の炭化ケイ素領域とオーミック接触を形成する接触領域を形成するステップを含んでもよい。方法は、バリア層を接触領域および第１の炭化ケイ素領域の上に形成し、ショットキー接合がバリア層と第１の炭化ケイ素領域との間に形成され、オーミック接続がバリア層と接触領域との間に形成されるステップを含んでもよい。方法は、第１の金属化をバリア層上に形成し、バリア層とオーミック接続するステップを含んでもよい。バリア層は、モリブデン窒化物を備えてもよい。
[0008]当業者は、以下の詳細な説明を読み、添付の図面を見ると、追加の特徴および効果を認識する。
[0009]図面内の構成要素は、必ずしも一定の比率ではなく、むしろ本発明の原理を示すことが強調される。さらに、図面において、同様の参照符号は、対応する部分を示す。
一実施形態に従う半導体デバイスの断面を示す。 一実施形態に従う半導体デバイスの断面を示す。 一実施形態に従う、図１Ｂに示される半導体デバイスの等価回路図を示す。 一実施形態に従う半導体デバイスの断面を示す。 実施形態に従う方法の方法ステップ中の半導体本体の縦断面を示す。 実施形態に従う方法の方法ステップ中の半導体本体の縦断面を示す。
[0016]以下の詳細な説明において、その一部を形成する添付の図面を参照し、本発明が実行されうる特定の実施形態が図示例として示される。この点に関して、方向を示す用語、例えば「上部」、「底」、「前」、「後」、「先」、「尾」等は、記載されている図面の方向を参照して用いられる。実施形態の構成要素が多数の異なる方向において位置決め可能であるので、方向を示す用語は、説明のために用いられ、決して制限するものではない。他の実施形態が利用されうるし、本発明の範囲を逸脱することなく構造的または論理的な変化がなされうることを理解されたい。それゆえ、以下の詳細な説明は、制限する意味でとらえるべきではなく、本発明の範囲は、添付の請求項によって定義される。
[0017]以下、各種実施形態が詳細に参照され、その１つまたは複数の例が図面に示される。各例は、説明として提供され、本発明を制限することを意味しない。例えば、一実施形態の一部として例示または記載される特徴が、他の実施形態において、または、他の実施形態と関連して用いられ、他の実施形態をさらに生じることもできる。本発明がこの種の修正および変化を含むことが意図される。例は、添付の請求項の範囲を制限するものとして解釈されてはならない特定の言語を用いて記載されている。図面は、縮尺どおりではなく、図示の目的のためのみにある。明確にするため、特に明記しない場合、同じ要素または製造ステップは、異なる図面において同じ参照符号によって示されている。
[0018]半導体デバイスの一実施形態によれば、半導体デバイスは、半導体本体を含み、半導体本体は、前側を有し、前側に垂直な縦断面において、第１の炭化ケイ素領域と、第１の炭化ケイ素領域によって互いから間隔を置かれる２つの第２の炭化ケイ素領域と、を含む。２つの第２の炭化ケイ素領域の各々は、第１の炭化ケイ素領域とそれぞれのｐｎ接合を形成する。銅を備える第１の金属化は、前側上に配置される。縦断面において、半導体デバイスは、２つの接触領域およびバリア層をさらに含む。２つの接触領域の各々は、２つの第２の炭化ケイ素領域の１つとオーミック接触を形成する。バリア層は、銅のための有効な拡散バリアを提供し、第１の金属化と２つの接触領域との間に配置され、第１の金属化および２つの接触領域とオーミック接続し、第１の炭化ケイ素領域とショットキー接合を形成する。
[0019]半導体デバイスの一実施形態によれば、半導体デバイスは、前側と前側の反対側の後側との間に延在する半導体本体と、銅を備え、前側より上に配置される第１の金属化と、を含む。前側に垂直な縦断面において、半導体本体は、第１の半導体領域と、各々第１の半導体領域とそれぞれのｐｎ接合を形成する２つの第２の半導体領域と、を含む。第１の金属化および２つの第２の半導体領域とオーミック接続する金属窒化物層は、第１の金属化と半導体本体との間に配置され、第１の半導体領域とショットキー接合を形成し、ショットキー接合は、前側への標準投影において、ｐｎ接合の間に配置される。
[0020]半導体デバイスを形成するための方法の一実施形態によれば、方法は、第１の側を有する第１の導電型の炭化ケイ素層を提供するステップと、炭化ケイ素層内に、第１の側に垂直な縦断面において、炭化ケイ素層のチャネル部分によって互いから間隔を置かれる第２の導電型の２つの第２の半導体領域を形成するステップと、縦断面において、２つの接触領域を形成するステップと、を含む。炭化ケイ素層のチャネル部分は、第１の炭化ケイ素領域でもよい。銅のためのバリア層は、２つの接触領域およびチャネル部分の上に形成され、ショットキー接合がバリア層とチャネル部分との間に形成され、オーミック接続がバリア層と２つの接触領域の各々との間に形成される。銅を備える第１の金属化は、バリア層上に、バリア層とオーミック接続して形成される。方法は、２つの接触領域の各々が２つの第２の半導体領域の１つの上に、オーミック接触して配置されるように実行される。
[0021]本明細書において用いられる「横方向」という用語は、半導体基板または本体の第１または主要な面に実質的に平行な方向を記載することを意図する。これは、例えば、ウェーハまたはダイの面とすることができる。
[0022]本明細書において用いられる「縦型／縦方向」という用語は、第１の面に実質的に垂直に配置された方向、すなわち、半導体基板または本体の第１の面の法線方向に平行な方向を記載することを意図する。
[0023]本明細書において、半導体本体の半導体基板の第２の面は、半導体基板の下部または後側の面によって形成されるとみなされ、一方、第１の面は、半導体基板の上部、前または主要な面によって形成されるとみなされる。それゆえ、本明細書において用いられる「より上」および「より下」という用語は、この方向を考慮して、ある構造的特徴の他の構造的特徴に対する相対的な位置を記載する。
[0024]本明細書において、ｎドープは、第１の導電型と称され、一方、ｐドープは、第２の導電型と称される。代替的には、半導体デバイスは、第１の導電型がｐドープでありえ、第２の導電型がｎドープでありうるような逆のドーピング関係で形成可能である。さらに、いくつかの図面は、相対的なドーピング濃度を示すために、「−」または「＋」をドーピング型の隣に示す。例えば、「ｎ−」は、「ｎ」ドーピング領域のドーピング濃度より低いドーピング濃度を意味し、一方、「ｎ＋」ドーピング領域は、「ｎ」ドーピング領域より高いドーピング濃度を有する。しかしながら、相対的なドーピング濃度を示すことは、特に明記しない限り、同じ相対的なドーピング濃度のドーピング領域が同じ絶対値のドーピング濃度を有さなければならないことを意味しない。例えば、２つの異なるｎ＋ドーピング領域は、異なる絶対値のドーピング濃度を有しうる。同じことは、例えば、ｎ＋ドーピングおよびｐ＋ドーピング領域にも適用される。
[0025]本明細書に記載されている特定の実施形態は、半導体デバイス、例えば、ＭＰＳダイオードおよびノーマリオンＪＦＥＴ、特に縦型パワー半導体デバイスに関するものであり、さらに、その製造方法に関するものであるが、これらに限定されるものではない。
[0026]典型的には、半導体デバイスは、２つの負荷金属化の間の負荷電流を制御するための複数のダイオードセルを有する活性領域を有するパワー半導体デバイスである。さらに、パワー半導体デバイスは、上から見られるとき、トランジスタセルの活性領域を少なくとも部分的に囲む少なくとも１つの終端構造を有する周縁領域を有してもよい。
[0027]本明細書において用いられる「パワー半導体デバイス」という用語は、高電圧および／または高電流スイッチング機能を有する単一のチップ上の半導体デバイスを記載することを意図する。換言すれば、パワー半導体デバイスは、典型的にはアンペアの範囲の高い電流および／または典型的には１００Ｖより高く、より典型的には４００Ｖより高くまたは１０００Ｖよりも高い高電圧を意図する。
[0028]本明細書の前後関係において、「オーミック接続」という用語は、半導体デバイスにおよび／または半導体デバイスにわたり電圧が印加されない、または、小さいプローブ電圧のみが印加されるとき、オーミック電流経路、例えば低いオーミック電流経路が、半導体デバイスのそれぞれの要素または部分の間に存在することを記載することを意図する。本明細書において、「オーミック接続」、「抵抗電気接続」および「電気的結合」という用語は同義的に用いられる。本明細書の前後関係において、「オーミック接触」という用語は、半導体デバイスの２つの要素または部分が直接機械的に接触し（物理的に接触し）、オーミック接続することを記載することを意図する。
[0029]本明細書の前後関係において、「金属化」という用語は、導電性に関して金属特性または金属に近い特性を有する領域または層を記載することを意図する。金属化は、半導体領域と接触し、半導体デバイスの電極、パッドおよび／または端子を形成してもよい。金属化は、金属または金属合金からできていてもよく、および／または、金属または金属合金を備えてもよく、金属は、例えばＡｌ、Ｔｉ、Ｗ、Ｃｕ、ＭｏおよびＣｏであり、金属合金は、例えばＡｌＣｕであるが、金属化は、導電性に関して金属特性または金属に近い特性を有する材料からできていてもよく、材料は、例えば導電性ケイ素化合物であり、例えば、ＴａＳｉ２、ＴｉＳｉ２、ＰｔＳｉ、ＣｏＳｉ２、ＷＳｉ２、ＭｏＳｉ、または、高度にドーピングされたアモルファスシリコン、例えば高度にドーピングされた多結晶シリコンでもよい。金属化は、異なる導電性材料、例えばこれらの材料のスタックもまた含んでもよい。
[0030]本明細書の前後関係において、「ショットキー接触」および「ショットキー接合」という用語は、整流特性を有する金属と半導体との接合を記載することを意図する。ショットキー接合は、半導体本体の層または領域の面のところに、任意の適切なショットキー接触形成材料から形成されてもよく、材料は、特に金属窒化物、例えばＳｉＣまたはＳｉデバイスのためのモリブデン窒化物またはタンタル窒化物であり、または、ショットキー金属は、Ｔａ、Ｃｏ、Ｍｏ、Ａｌ、Ｔｉ、Ｎｉ、Ｃｒ、Ｍｏ、Ｐｔ、Ｐｄ、Ｚｒ、Ｗ、それらの合金およびそれらの混合物を含むがこれらに限定されるものではない。
[0031]以下、半導体デバイスおよび半導体デバイスを形成するための製造方法に関する実施形態は、単結晶ＳｉＣ半導体本体を有する炭化ケイ素（ＳｉＣ）半導体デバイスを主に参照して説明される。したがって、特に明記しない場合、半導体領域または層は、典型的には単結晶のＳｉＣ領域またはＳｉＣ層である。
[0032]しかしながら、半導体本体が、半導体デバイスを製造するのに適する任意の半導体材料からできうることを理解されたい。現在、パワー半導体応用には、主にＳｉ、ＳｉＣおよびＧａＮ材料が用いられる。半導体本体が高いバンドギャップ材料、例えばＳｉＣまたはＧａＮを備える場合、ＳｉＣまたはＧａＮは、それぞれ、高い降伏電界強度および高い臨界アバランシェ電界強度を有し、それぞれの半導体領域のドーピングは、より高く選択され、オン状態の抵抗Ｒｏｎを減少しうる。
[0033]図１を参照して半導体デバイス１００の実施形態が説明される。図１は、半導体デバイス１００の炭化ケイ素（ＳｉＣ）半導体本体４０の概略断面を示す。半導体本体４０は、縦方向ｅｎを定める前側１０１および前側１０１の反対側の後側１０２を含む。前側１０１および後側１０２は、典型的には互いに実質的に平行であり、および／または、半導体本体４０の実質的に平坦な表面として実装される。
[0034]一実施形態によれば、半導体デバイス１００は、前側１０１上に配置される第１の金属化１０と、後側１０２上に配置される第２の金属化９と、を有する２端子半導体デバイスである。以下、第１の金属化１０および第２の金属化９は、それぞれ、前金属化１０および後金属化９とも称される。
[0035]第２の金属化９は、典型的には第１の炭化ケイ素領域または層１とオーミック接続し、第１の炭化ケイ素領域または層１は、２つの金属化９、１０の間に電流のためのドリフト層を形成してもよい。
[0036]他の実施形態（図示せず）では、さらなる金属化は、例えば、他の縦断面において、前側１０１上に配置され、第１の金属化１０から間隔を置かれてもよく、または、示された断面の左または右に配置されてもよい。
[0037]図１Ａに示される縦断面において、複数の第２の炭化ケイ素領域２は、第１の側１０１の隣に、典型的には第１の側１０１のところに形成される。第１の側１０１は、半導体本体４０の前側１０１でもよい。第２のＳｉＣ領域２は、第１のＳｉＣ領域１によって互いから間隔を置かれ、第１のＳｉＣ領域１のそれぞれの上部は、典型的にはそれぞれチャネル領域を形成している。典型的にはウェル形状の第２のＳｉＣ領域２の各々は、第１のＳｉＣ領域１とそれぞれのｐｎ接合１４を形成する。ｐｎ接合１４は、第１の側１０１の少なくとも近傍に延在してもよい。
[0038]上から、かつ、第１の側１０１または第１の側１０１に実質的に平行の面への標準投影において見られるとき、それぞれ、第２のＳｉＣ領域２は、アレイ、典型的には規則的なアレイ、例えばストライプの１次元アレイまたは２次元アレイ（円または多角形の市松模様状の配置）を形成してもよい。
[0039]半導体デバイス１００は、典型的には１０より多いまたは１００よりも多い実質的に同じセル１００’を含むパワー半導体デバイスである。
[0040]例示的実施形態では、１つの接触領域１２は、第２のＳｉＣ領域２の各々の上（および各々のところ）に配置され、第２のＳｉＣ領域２のそれぞれの１つとオーミック接触を形成し、銅（Ｃｕ）を備える第１の金属化１０とオーミック接続する。以下、第１の金属化１０は、銅を備える金属化１０とも称される。
[0041]接触領域１２は、第１の側１０１のところに配置されてもよい。
[0042]第２のＳｉＣ領域２は、典型的には高度にｐドープされ、高い順方向電流で所望のバイポーラモードを確実にするとともに、デバイス１００の高いロバストネスをアバランシェモードの間および短絡の場合の両方において確実にする。
[0043]例えば、第２のＳｉＣ領域２のドーピング濃度は、１×１０１８ｃｍ−３より高くてもよく、より典型的には５×１０１８ｃｍ−３より高くてもよく、さらに典型的には１×１０１９ｃｍ−３より高くてもよい。
[0044]隣接する第２の炭化ケイ素領域２の間の距離ｗは、典型的には第２の炭化ケイ素領域２の縦方向延長Ｌの最大２倍、より典型的には最大１．５倍である。
[0045]したがって、（逆の）ピンチオフ電圧は、ショットキー接合１５の降伏電圧より例えば少なくとも２倍、典型的には少なくとも約４倍または１０倍も低くてもよく、それゆえブロッキングモードにおける特に低いリークが達成されうる。
[0046]ピンチオフ電圧は、典型的には約数Ｖから約数十Ｖの範囲にあり、より典型的には約５Ｖから約１００Ｖの範囲にある。
[0047]さらに、提示されない数値シミュレーションは、降伏領域が第２の炭化ケイ素領域２の底領域のところで、または、少なくともその近傍で固定（ｐｉｎｎｅｄ）されてもよいことを明らかにする。
[0048]第１の金属化１０は、銅、銅合金、特にＣｕおよびアルミニウム（Ａｌ）を備える合金、例えばＣｕＡｌ合金からできていてもよい。第１の金属化１０は、それらの材料の（異なる）層もまた含んでもよい。
[0049]その特に高い導電率のため、銅を備える金属化１０を用いた結果、特にＳｉＣデバイスのための非常に低い接触抵抗を生じうる。それゆえ、非常に低い全体的なオーミック損失が達成されうる。さらに、Ｃｕの拡散係数が定格のデバイス動作中の予想温度でのＳｉＣにおいて非常に低いから、動作中のデバイス特性のいかなるドリフトの危険も低い。
[0050]第１の金属化１０と第２のＳｉＣ領域２との間のオーミック接続は、できるだけ低く、アバランシェおよび短絡の間特に高いデバイスロバストネスを確実にすることが望ましい。
[0051]このために、接触領域１２は、典型的には金属、例えば、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）およびモリブデン（Ｍｏ）、ケイ素化合物（例えばＣｏＳｉまたはＴｉＳｉＣｏ）または合金、特にアルミニウムを備える合金、例えば、ＣｏＡｌ、より典型的にはニッケルおよびアルミニウムを備える合金、例えば、ＮｉＡｌ、ＮｉＴｉＡｌからできている。
[0052]一実施形態によれば、銅のための有効な拡散バリアを提供するバリア層１１は、第１の金属化１０と接触領域１２との間に配置され、第１の金属化１０および接触領域１２とオーミック接続し、典型的にはオーミック接触する。
[0053]これは特に、バリア層１１が銅のための有効な拡散バリアを半導体デバイス１００の予想される寿命の間、および、予想される（正常な）動作条件の下で提供することを意味する。
[0054]バリア層１１のため、予想される寿命の間、銅が第１の金属化１０から接触領域１２に実質的に移動することが回避されうる。バリア層がない以外は類似のデバイスでは、銅が接触領域に移動すると、接触領域１２と第２のＳｉＣ領域２との間の接触特性を悪化させる可能性があり、それゆえ、デバイスのロバストネスを減少させうる。これは、Ｔｉ、ＮｉＡｌまたはＮｉＴｉＡｌの特にウェルに適合する接触領域１２のために特に重要である。
[0055]バリア層１１は、典型的には金属窒化物層であり、より典型的にはモリブデン窒化物層および／またはタンタル窒化物層であり、銅の移動に対する優れた保護を提供する。バリア層１１は、いくつかの金属窒化物層もまた含んでもよい。
[0056]典型的には、バリア層１１は、バリア層１１の組成および／または半導体デバイス１００の電圧種類に依存して、５０ｎｍから５００ｎｍの範囲、より典型的には１００ｎｍから４００ｎｍの範囲の（縦方向の）厚みを有する。
[0057]図１Ａに示すように、バリア層１１は、典型的には第１のＳｉＣ領域１ｄのところにも配置され、第１の側１０１のところに第１のＳｉＣ領域１とのショットキー接合１５を形成する。
[0058]モリブデン窒化物またはタンタル窒化物を、第１の金属化１０と半導体本体４０および接触領域１２との間に銅のバリア層およびショットキー接触層の組み合わせとして用いることによって、銅によって誘起された第２の炭化ケイ素領域２に対する接触の低下が回避されうるとともに、ショットキー接合１５の、およびそれゆえ半導体デバイス１００の特に低いターンオン電圧が達成されうる。
[0059]バリア層１１は、１つまたは複数の終端構造を有する周縁領域に囲まれている少なくとも活性領域またはセル領域において、第１の側１０１を実質的にカバーしてもよい。
[0060]図示の断面において、ショットキー接合１５は、ｐｎ接合１４と交互に存在する。したがって、半導体デバイス１００は、複合的なＰｉＮショットキーＪＦＥＴ（ＭＰＳＪ）として動作してもよい。
[0061]これは、図１Ｂ、図１Ｃに関してさらに詳細に説明される。
[0062]図１Ｂは、半導体デバイス１００”の縦断面を示す。半導体デバイス１００”は、半導体デバイス１００に類似している。図１Ｂは、半導体デバイス１００のユニットセル１００’に対応さえしてもよい。
[0063]しかしながら、接触領域１２は、２つの破線の長方形によって示されるように、単にオプションであってもよい。接触領域１２がなくても、半導体デバイス１００”は、比較的ロバストなＭＰＳＪとして動作しうる。しかしながら、接触抵抗は、典型的には接触領域１２がないとより高い。これは、デバイスのロバストネスを制限しうる。
[0064]図１Ｃは、図１Ａ、図１Ｂに示される半導体デバイス１００、１００”の等価回路図を示す。したがって、半導体デバイス１００”はまた、ゲート領域としての第２の半導体領域２およびアノード側１０１のところにオーミック接触を有するノーマリオンＪＦＥＴとしてみなされてもよく、より正確には、（縦型）バイポーラ（ＰｉＮ）ダイオードおよび（縦型）ノーマリオンＪＦＥＴの複合的な並列回路としてみなされてもよい。この構造は、以下では、縦型の複合的なＰｉＮショットキーＪＦＥＴ（ＶＭＰＳＪ）とも称される。
[0065]例示的実施形態では、半導体本体４０は、第１の半導体領域１、典型的には第１のＳｉＣ領域１と、２つの第２の半導体領域２、典型的には２つの第２のＳｉＣ領域２と、を有する。第２の半導体領域２の各々は、それぞれ、第１の半導体領域１とｐｎ接合１４を形成する。銅を備える第１の金属化１０は、前側１０１より上に配置され、すなわち前側１０１上で前側１０１から間隔を置かれる。第２の金属化９は、第１の半導体領域１上で、第１の半導体領域１とオーミック接続し、例えばオーミック接触して配置される。
[0066]したがって、２つのｐｎダイオード１６は、半導体本体４０内に形成され、典型的にはＭＰＳＪ構造１００”の陽極金属化１０を形成する第１の金属化１０と、典型的にはＭＰＳＪ構造１００”の陰極金属化９を形成する第２の金属化９と、の間に配置される。
[0067]第１の金属化１０および２つの第２の半導体領域２とオーミック接続する金属窒化物層１１は、第１の金属化１０と半導体本体４０との間に配置され、第１の半導体領域１とショットキー接合１５を形成し、ショットキー接合１５は、第１の側１０１への標準投影において、２つのｐｎ接合１４の間に配置される。
[0068]上述したように、金属窒化物層１１は、銅のための有効な拡散バリアを提供しうるとともに、低いターンオン電圧（例えばＴｉ／ＳｉＣ接触のためより低い）を生じるＳｉＣ上のショットキー層を提供しうる。
[0069]したがって、ショットキーダイオード１６ｓは、２つの金属化９、１０の間に配置される。それゆえ、（１つまたは複数の）ショットキーダイオード１６ｓおよびｐｎダイオード１６は、金属化９、１０の間に並列に接続される。
[0070]ショットキーダイオード１６ｓのため、特にモリブデン窒化物またはタンタル窒化物が用いられるとき、ｐｎ接合１６の順方向の低いターンオン電圧および高速スイッチングが達成されうる。ｎ型第１の半導体領域１の典型的な実施形態では、金属化１０、９の間の電圧差ＶＡ−ＶＣは、順方向に正である。
[0071]順方向において臨界電流（密度）未満では、半導体デバイス１００、１００”は、線形の電流電圧特性を有するユニポーラの通常の順方向モードである（（１つまたは複数の）ショットキーダイオード１６のターンオン電圧より上）。順方向電流と、（１つまたは複数の）チャネル領域内の電圧降下と、の積がｐｎ接合１４の閾値電圧より高くなる場合、半導体デバイス１００、１００”は、バイポーラの高い電流順方向モード（非線形（指数関数）の電流電圧特性を有する）にスイッチングする。
[0072]ブロッキングモード（ＶＡ＜ＶＣ）の間、整流するｐｎ接合１６は、逆バイアスされ（（１つまたは複数の）ショットキーダイオード１６ｓおよびｐｎダイオード１６の逆バイアス）、図１Ｂの破線の曲線によって示される空間電荷領域（または空乏領域）は、それぞれの第２の半導体領域２から第１の半導体領域１内に延在して形成され、互いに融合さえしてもよい。したがって、高い電界は、ショットキー接合１５の近傍では、ブロッキングモードの間、第２の半導体領域２を陽極およびシールド領域の結合として実装することによって回避される。したがって、リーク電流は、第２の半導体領域２がない半導体デバイスと比較して、通常の順方向モードで半導体デバイス１００”のユニポーラの挙動を実質的に変えずに減少しうる。リーク電流がショットキー接合１５のところでの電界強度に主に依存することに留意されたい。
[0073]換言すれば、半導体本体４０を通り、第１の金属化１０（第１の側１０１）と第２の金属化９との間でいかなるｐｎ接合とも交差せずに走る電流経路（接続経路）は、ブロッキングモードにおいてピンチオフされてもよい。
[0074]ブロッキングモード（ＶＡ＜ＶＣ）において、閉じた（ｃｌｏｓｅｄ）空間電荷領域は、第１の炭化ケイ素領域１（および隣接する第２の半導体領域２の間）においてピンチオフ電圧ＶＰＯｆｆで形成され、ピンチオフ電圧ＶＰＯｆｆは、ショットキー構造１５、１６ｓの降伏電圧ＶＢＳの絶対値｜ＶＢＳ｜より低い絶対値｜ＶＰＯｆｆ｜を有する。
[0075]図１Ａおよび図１Ｂに示すように、第２の半導体領域２は、縦断面において長方形として実質的に形づくられてもよい。
[0076]代替的には、第２の半導体領域２は、縦断面において二等辺として実質的に形づくられてもよい。したがって、制御可能な（ｎ型の）電流経路の狭小化は、隣接する第２の半導体領域２の間に形成される。これは、ブロッキングモードの間、リーク電流の減少を容易にしうる。
[0077]隣接する第２の半導体領域２の間の（平均）距離は、典型的には約０．４μｍから約２．０μｍの範囲であり、より典型的には約０．８μｍから約１．４μｍの範囲である。
[0078]第２の半導体領域２の縦方向延長は、典型的には約０．４μｍから約２．０μｍの範囲であり、より典型的には約０．８μｍから約１．４μｍの範囲である。
[0079]したがって、いかなるドレイン誘起バリア低下（ＤＩＢＬ）も、少なくとも実質的に回避されうる。
[0080]図２Ａは、半導体デバイス２００の縦断面を示す。半導体デバイス２００は、図１Ａに関して上述した半導体デバイス１００に類似し、ダイオードとして動作してもよい。しかしながら、半導体デバイス２００は、いくつかのｎドープ層および領域１、１ａ、１ｂ、１ｃ、１ｄを含み、それぞれは、互いにオーミック接続する。
[0081]例示的実施形態では、半導体本体４０は、第２の金属化９とオーミック接触するｎ型ＳｉＣ接触層１ａと、第１の側１０１のところの第１のＳｉＣ層（領域）１ｄと、第１のＳｉＣ領域１ｄの上部１ｄによって互いから間隔を置かれるいくつかの第２のＳｉＣ領域２と、を含む。上部１ｄは、典型的には半導体デバイス２００のチャネル領域を形成する。
[0082]図２Ａに示すように、交互の部分１ｄおよび第２の領域２は、第１の側１０１から実質的に同じ縦方向深さまで延在してもよく、および／または、実質的に同じ縦方向延長を有してもよい。
[0083]さらに、上部１ｄおよび第２のＳｉＣ領域２は、ｎ型ＳｉＣドリフト層１ｃまで延在してもよく、ｎ型ＳｉＣドリフト層１ｃは、下に配置され、それぞれ、上部１ｄおよび第１のＳｉＣ層１ｄより高いドーピング濃度を有する。
[0084]さらにまた、ｎ型ＳｉＣ緩衝層１ｂは、ＳｉＣ接触層１ａとＳｉＣドリフト層１ｃとの間に配置されてもよい。緩衝層１ｂのドーピング濃度は、ドリフト層１ｃのドーピング濃度より高くてもよく、および／または、接触層１ａのドーピング濃度より低くてもよい。
[0085]図２Ｂは、半導体デバイス３００の断面を示す。半導体デバイス３００は、図２Ａに関して上述した半導体デバイス２００に類似し、ダイオードとして動作してもよい。
[0086]しかしながら、第２のＳｉＣ領域２は、第１のＳｉＣ層１ｄより低い縦方向延長を有する。さらに、第２のＳｉＣ領域２は、第１のＳｉＣ層１ｄ内に埋設される。それゆえ、第１のＳｉＣ層１ｄの最下の下位層は、電流拡散層を形成してもよい。したがって、特に低いＲｏｎが達成されうる。
[0087]代替的には、ｎ型電流拡散層は、例えば第１のＳｉＣ層１ｄより高いドーピング濃度を有し、第１のＳｉＣ層１ｄとドリフト層１ｃとの間に配置されてもよい。電流拡散層のドーピング濃度は、ドリフト層１ｃと比較して高くてもよいし、第１のＳｉＣ層１ｄ（チャネル領域）と比較して低くてもよい。
[0088]さらに、チャネル領域１ｄのドーピング濃度は、第１の側１０１からの距離の関数として変化してもよい。これは、ブロッキングモードの間、リーク電流の減少を容易にしうる。例えば、チャネル領域１ｄのドーピング濃度は、第２の炭化ケイ素領域２の縦方向延長Ｌの約半分に対応する深さの近傍で局所的最大を有してもよい。
[0089]図１Ａから図２Ｂに関して上述した半導体デバイスは、例えば、電源およびブリッジ回路において、特にＨブリッジおよびハーフブリッジにおいて、フリーホイールダイオードとして用いられてもよい。
[0090]以下、上述したデバイスを製造する方法が説明される。
[0091]図３Ａ〜図４Ｄは、実施形態に従う方法の方法ステップ中の半導体本体４０の縦断面を示す。方法は、典型的にはウェーハレベル上で実行される。
[0092]第１のプロセスにおいて、ｎ型半導体層１ｄ、典型的には第１の側１０１を有するｎ型炭化ケイ素層１ｄが提供されてもよい。
[0093]その後、ハードマスク層１８０、例えばオルトケイ酸テトラエチル（ＴＥＯＳ）層が、第１の側１０１上に形成されてもよい。図３Ａに、結果として生じる構造が示される。ＳｉＣ層１ｄは、ＳｉＣウェーハ４０の最上層でもよい。
[0094]例示的実施形態では、最上のＳｉＣ層１ｄは、ｎ型ドリフト層１ｃ上に配置され、ｎ型ドリフト層１ｃは、ウェーハ４０の後側まで延在する高濃度のｎドープ接触層１ａ上に配置される。
[0095]その後、ハードマスク層１８０は、構造化されてもよい。
[0096]図３Ｂおよび図３Ｃに示すように、ハードマスク層１８の構造化は、レジストマスク１９をハードマスク層１８０上に形成し、その後エッチングすることにより、最上のＳｉＣ層１ｄがマスク開口のところで部分的に露出されることにより達成されてもよい。
[0097]レジストマスク１９を除去した後、一様な厚さのストレイ（ｃｏｎｆｏｒｍａｌ ｓｔｒａｙ）層１７がマスク１８上に形成されてもよい。ストレイ層１７は、シリコン酸化物、シリコン窒化物等からできていてもよい。図３Ｄに、結果として生じる構造が示される。
[0098]その後、ｐ型ドーパントは、ウェーハおよび炭化ケイ素層１内に、それぞれ、第１の側１０１から注入されてもよい。
[0099]図３Ｅに示すように、後の（例えば次の）注入されたｐドーパントを活性化するための熱的アニールの後、間隔を置かれたｐ型第２の半導体領域２は、第１の側１０１の隣に形成されてもよい。
[00100]その後、マスク１８およびストレイ層は、除去されてもよい。図３Ｆに、結果として生じる構造が示される。
[00101]その後、それぞれの接触領域１２は、第２の半導体領域２の各々の上に、および、各々のところに形成されてもよい。
[00102]特に良好かつ高信頼性の接触を達成するために、炭化ケイ素層１ｄは、接触領域１２を形成する前に、第１の側１０１のところでエッチングされてもよい。
[00103]代替的には、犠牲酸化層が、第１の側１０１のところに形成され、接触領域１２を形成する前に、エッチングによって除去されてもよい。
[00104]接触領域１２を形成することは、第２の半導体領域２の各々のところにケイ素化合物領域を形成することを含んでもよい。
[00105]代替的には、接触層１２０は、第１の側１０１上に形成されてもよい。その後、接触層１２０は、ドライエッチングによってまたはリフトオフプロセスを用いて構造化されてもよい。後者（リフトオフプロセス）は、図４Ａおよび図４Ｂに関して説明される。
[00106]図４Ａに示すように、さらなるレジストマスク２０は、第２の半導体領域２の（典型的には中心の）部分を除いて第１の側１０１を少なくとも実質的にカバーする。
[00107]その後、ＮｉおよびＡｌは、第１の側１０１上に堆積され、ＮｉＡｌ接触層１２０を形成してもよい。
[00108]代替的には、任意の他の適切な材料、特にＴｉが第１の側１０１上に堆積されてもよい。
[00109]図４Ｂに示すように、接触層１２０は、一様な厚さの層でもよい。
[00110]次のリフトオフプロセスの後、接触層１２０の残留部分は、接触領域１２を形成する。接触領域１２を形成することは、熱処理を含んでもよい。
[00111]その後、銅のためのバリア層１１は、接触領域１２上および隣接する第２の半導体領域２の間のチャネル部分１ｄ上に形成されてもよく、ショットキー接合１５がバリア層１１とチャネル部分１ｄとの間に形成され、オーミック接続がバリア層１１と接触領域１２の各々との間に形成される。図４Ｃに、結果として生じる構造が示される。
[00112]バリア層１１を形成することは、金属窒化物、特にモリブデン窒化物を堆積することによって、または、タンタル窒化物を堆積することによって達成されてもよく、両方によって、特に低いターンオン電圧が可能になる。
[00113]代替的には、タンタルまたはモリブデンは、第１の側１０１上に堆積され、金属層を形成してもよく、窒素は、金属層内に注入されてもよい。
[00114]その後、銅を備える前金属化１０は、バリア層１１上にバリア層１１とオーミック接触して形成されてもよい。
[00115]前金属化１０を形成することは、銅を堆積すること、アルミニウムおよび／またはＣｕＡｌを堆積することを含んでもよい。
[00116]さらに、第１の側１０１への投影において、第１の側１０１の隣に第２の半導体領域を囲む終端構造が形成されてもよい。したがって、ブロッキングモードにおいて、整流接合のｐｎ接合の終端領域のまわりの電界強度は、終端領域にわたる電界ラインを拡散することによって低下しうる。
[00117]その後、後金属化９は、前金属化１０の反対側に形成され、接触層１ａとオーミック接触してもよい。
[00118]その後、ウェーハは、単一化されてもよい。図４Ｄに、結果として生じる例示的な半導体デバイス４００が示される。
[00119]製造は、プロセストレランスに対して比較的ロバストである。ショットキーおよびＪＦＥＴ構造を交互に形成するため、製造変化（例えばＣＤ変化）によるＪＦＥＴ構造のピンチオフ電圧における比較的大きな変化は、許容されうる。なぜなら、ショットキー構造は、逆電圧を最大の予想されるピンチオフ電圧までブロックするように設計されうるからである。これは、製造を容易にしうる。
[00120]さらに、トレンチのエッチングは、製造の間完全に回避されうる。これもまた、製造を容易にしうる。
[00121]製造された半導体デバイス４００は、典型的には、図１Ａから図２Ｂに関して上述したようにピンチオフ電圧より上のブロッキングモードでピンチオフされるチャネル領域を有するＭＰＳＪである。チャネル領域が降伏電圧未満でピンチオフされたままでありうるので、任意のドレイン誘起バリア低下（ＤＩＢＬ）は、少なくとも実質的に回避されうる。したがって、リーク電流は、極めて低くてもよく、および／または、（ピンチオフ電圧と降伏電圧との間の）逆電圧から実質的に独立してもよい。
[00122]本明細書に記載されている縦型の複合的なＰｉＮショットキーＪＦＥＴとは異なり、周知のＭＰＳダイオードのｐｎダイオードは、定格の降伏電圧でチャネル領域を完全にピンチオフせず、および／または、等価なＪＦＥＴ構造のＤＩＢＬは、降伏電圧のオーダであり、すなわち、逆バイアスされるｐｎダイオードが降伏し、大きい電流がアバランシェ増倍プロセスのために流れ始める電圧のオーダである。
[00123]本発明のさまざまな例示的実施形態が開示されてきたが、本発明の精神および範囲から逸脱することなく、本発明の利点のいくつかを達成するさまざまな変化および修正が可能であることは当業者にとって明らかである。同じ機能を実行する他の構成要素が最適に置換されてもよいことは当業者にとって明らかである。たとえ明示的に言及されていない場合でも、特定の図面を参照して説明される特徴を、他の図面の特徴と組み合わせてもよいことに留意されたい。発明の概念に対するこの種の修正は、添付の請求項によってカバーされることを意図する。
[00124]空間的に相対的な用語、例えば、「下で（ｕｎｄｅｒ）」、「より下（ｂｅｌｏｗ）」、「下部の（ｌｏｗｅｒ）」、「上の（ｏｖｅｒ）」、「上部（ｕｐｐｅｒ）」等は、説明を容易にし、ある要素の他の要素に対する位置決めを説明するために用いられる。これらの用語は、図面において表される方向と異なる方向に加えてデバイスの異なる方向を含むことを意図する。さらに、「第１」、「第２」等の用語は、さまざまな要素、領域、部分等を記載するためにも用いられ、制限することを意図しない。同様の用語は、説明の全体にわたって同様の要素を参照する。
[00125]本明細書において、「有する（ｈａｖｉｎｇ）」、「含む（ｃｏｎｔａｉｎｉｎｇ）」、「含む（ｉｎｃｌｕｄｉｎｇ）」、「備える／含む（ｃｏｍｐｒｉｓｉｎｇ）」等の用語は、記載された要素または特徴の存在を示す非限定的用語であるが、追加の要素または特徴を排除しない。前後関係が明示しない限り、不定冠詞および定冠詞は、複数および単数を含むことを意図する。
[00126]変化および応用の範囲を上回ることを考慮して、本発明が上述した説明によって制限されず、添付の図面によっても制限されないことを理解されたい。むしろ、本発明は、以下の請求項およびそれらの法的均等物のみによって制限される。

Claims (19)

  1. 第１の炭化ケイ素領域（１、１ｄ）と、前記第１の炭化ケイ素領域（１、１ｄ）とｐｎ接合（１４）を形成する第２の炭化ケイ素領域（２）と、を有する半導体本体（４０）と、
    前記半導体本体（４０）の前側（１０１）上に配置される第１の金属化（１０）と、
    前記第２の炭化ケイ素領域（２）とオーミック接触を形成する接触領域（１２）と、
    前記第１の金属化（１０）と前記接触領域（１２）との間に配置されるバリア層（１１）であって、前記第１の金属化（１０）および前記接触領域（１２）とオーミック接続するバリア層（１１）と、
    を備える半導体デバイスであって、
    前記バリア層（１１）は、前記第１の炭化ケイ素領域（１、１ｄ）とショットキー接合（１５）を形成し、
    前記バリア層（１１）は、モリブデン窒化物を備える、
    半導体デバイス。
  2. 少なくとも２つの第２の炭化ケイ素領域（２）を備え、
    前記２つの第２の炭化ケイ素領域（２）の間の距離（ｗ）は、前記前側（１０１）に垂直な縦方向において、前記２つの第２の炭化ケイ素領域（２）の少なくとも１つの延長（Ｌ）の最大２倍である、
    請求項１に記載の半導体デバイス。
  3. 前記バリア層（１１）は、前記前側（１０１）に垂直な縦方向において、５０ｎｍから５００ｎｍの範囲の厚みを有する、
    請求項１または２に記載の半導体デバイス。
  4. 前記第１の金属化（１０）は、銅およびアルミニウムの少なくとも１つを備える、
    請求項１から３のいずれかに記載の半導体デバイス。
  5. 前記接触領域（１２）は、金属、特にチタン、ケイ素化合物または合金、特にニッケルおよびアルミニウムを備える合金を備える、
    請求項１から４のいずれかに記載の半導体デバイス。
  6. 前記第１の金属化（１０）の反対側にあり、前記第１の炭化ケイ素領域（１、１ｄ）とオーミック接続する第２の金属化（９）と、
    前記半導体本体（４０）を通り、前記前側（１０１）と前記第２の金属化（９）との間で、ｐｎ接合と交差せずに走る接続経路と、
    前記第２の金属化（９）のところに配置され、前記第２の金属化（９）とオーミック接続する炭化ケイ素接触層（１ａ）と、
    前記炭化ケイ素接触層（１ａ）とオーミック接続する炭化ケイ素緩衝層（１ｂ）であって、前記炭化ケイ素接触層（１ａ）と前記第１の炭化ケイ素領域（１ｄ）との間に配置され、前記炭化ケイ素接触層（１ａ）より低いドーピング濃度を有する炭化ケイ素緩衝層（１ｂ）と、
    前記炭化ケイ素接触層（１ａ）とオーミック接続する炭化ケイ素ドリフト層（１ｃ）であって、前記炭化ケイ素接触層（１ａ）および前記炭化ケイ素緩衝層（１ｂ）の少なくとも１つの上に配置され、前記第２の炭化ケイ素領域（２）の少なくとも近傍に延在し、前記炭化ケイ素接触層（１ａ）、前記第１の炭化ケイ素領域（１ｄ）および前記炭化ケイ素緩衝層（１ｂ）の少なくとも１つより低いドーピング濃度を有する炭化ケイ素ドリフト層（１ｃ）と、
    のうちの少なくとも１つをさらに備える、
    請求項１から５のいずれかに記載の半導体デバイス。
  7. 前記ショットキー接合（１５）の降伏電圧より低い絶対値を有する逆電圧差（ＶＡ−ＶＢ＜０）が前記第１の金属化（１０）と前記第２の金属化（９）との間に印加されるとき、閉じた空間電荷領域は、前記第１の炭化ケイ素領域（１）内の前記２つの第２の炭化ケイ素領域（２）間に形成される、
    請求項２に記載の半導体デバイス。
  8. 前記第１の炭化ケイ素領域（１ｄ）は、前記炭化ケイ素ドリフト層（１ｃ）より高いドーピング濃度を有し、
    前記第１の炭化ケイ素領域（１、１ｄ）は、前記第２の炭化ケイ素領域（２）より大きい縦方向延長を有し、および／または、
    前記第２の炭化ケイ素領域（２）は、前記第１の炭化ケイ素領域（１、１ｄ）内に埋設される、
    請求項１から７のいずれかに記載の半導体デバイス。
  9. 縦断面において、複数の交互の第１の炭化ケイ素領域（１、１ｄ）および第２の炭化ケイ素領域（２）を備える、または、前記第１の炭化ケイ素領域（１、１ｄ）内に埋設される複数の第２の炭化ケイ素領域（２）を備える、
    請求項１から８のいずれかに記載の半導体デバイス。
  10. 終端構造をさらに備え、
    前記終端構造は、前記前側（１０１）上におよび／または前記前側（１０１）のところに配置され、上から見られるとき、前記第１の炭化ケイ素領域（１）および前記第２の炭化ケイ素領域（２）を囲む、
    請求項１から９のいずれかに記載の半導体デバイス。
  11. 請求項１から１０のいずれかに記載の半導体デバイスを備えるブリッジ回路。
  12. 第１の半導体領域（１、１ｄ）と、各々前記第１の半導体領域（１、１ｄ）とそれぞれのｐｎ接合（１４）を形成する２つの第２の半導体領域（２）と、を備える半導体本体（４０）と、
    前記半導体本体（４０）の前側（１０１）より上に配置される第１の金属化（１０）と、
    前記第１の金属化（１０）および前記２つの第２の半導体領域（２）とオーミック接続する金属窒化物層（１１）と、
    を備える半導体デバイスであって、
    前記金属窒化物層（１１）は、前記第１の金属化（１０）と前記半導体本体（４０）との間に配置され、前記第１の半導体領域（１）とショットキー接合（１５）を形成し、
    前記ショットキー接合（１５）は、前記前側（１０１）への標準投影において、前記ｐｎ接合（１４）の間に配置される、
    半導体デバイス。
  13. 前記半導体デバイスは、パワー半導体デバイスとして実装され、
    前記半導体デバイスは、２端子半導体デバイスとして実装され、
    前記半導体デバイスは、縦断面において、ニッケルおよびアルミニウムを備える接触領域（１２）を備え、前記接触領域（１２）は、前記金属窒化物層（１１）と前記２つの第２の半導体領域（２）の１つとの間に延在し、
    前記第１の金属化（１０）は、アルミニウムを備え、
    前記第１の金属化（１０）は、銅を備え、
    前記半導体本体（４０）は、炭化ケイ素を備え、および／または、
    前記金属窒化物は、モリブデン窒化物またはタンタル窒化物である、
    請求項１２に記載の半導体デバイス。
  14. 半導体デバイスを形成するための方法であって、前記方法は、
    第１の側（１０１）を有する第１の導電型の炭化ケイ素層（１）を提供するステップと、
    前記炭化ケイ素層（１）内に、第１の炭化ケイ素領域（１、１ｄ）と、前記第１の炭化ケイ素領域（１、１ｄ）とｐｎ接合（１４）を形成する第２の炭化ケイ素領域（２）と、を形成するステップと、
    前記第２の炭化ケイ素領域（２）とオーミック接触を形成する接触領域（１２）を形成するステップと、
    バリア層（１１）を前記接触領域（１２）および前記第１の炭化ケイ素領域（１、１ｄ）の上に形成し、ショットキー接合（１５）が前記バリア層（１１）と前記第１の炭化ケイ素領域（１、１ｄ）との間に形成され、オーミック接続が前記バリア層（１１）と前記接触領域（１２）との間に形成されるステップと、
    第１の金属化（１０）を前記バリア層（１１）上に形成し、前記バリア層（１１）とオーミック接続するステップと、
    を含み、
    前記バリア層（１１）は、モリブデン窒化物を備える、
    方法。
  15. 前記接触領域（１２）を形成するステップは、
    ケイ素化合物領域（１２）を前記第２の炭化ケイ素領域（２）のところに形成するステップと、
    ニッケル、アルミニウムおよびチタンの少なくとも１つを堆積し、接触層（１２０）を前記第１の側（１０１）上に形成するステップと、
    前記接触層（１２０）を構造化するステップと、
    のうちの少なくとも１つを含む、
    請求項１４に記載の方法。
  16. 前記第２の炭化ケイ素領域（２）を形成するステップは、
    前記炭化ケイ素層（１）を露出する開口を備えるマスク（１８）を前記第１の側（１０１）上に形成するステップと、
    一様な厚さのストレイ層（１７）を前記マスク（１８）上に堆積するステップと、
    第２の導電型のドーパントを前記炭化ケイ素層（１）内に注入するステップと、
    熱的アニールを行うステップと、
    のうちの少なくとも１つを含む、
    請求項１４または１５に記載の方法。
  17. 前記第１の金属化（１０）を形成するステップは、銅およびアルミニウムの少なくとも１つを堆積するステップを含む、
    請求項１４から１６のいずれかに記載の方法。
  18. 前記ドーパントを注入するステップの後に、犠牲酸化層を前記第１の側（１０１）のところに形成するステップと、
    前記接触領域（１２）を形成するステップの前に、前記犠牲酸化層を除去するステップと、
    前記接触領域（１２）を形成するステップの前に、前記炭化ケイ素層（１）を前記第１の側（１０１）のところでエッチングするステップと、
    前記第１の側（１０１）への投影において、終端構造を前記第１の側（１０１）の隣に形成し、前記第２の炭化ケイ素領域（２）を囲むステップと、
    前記第１の金属化（１０）の反対側に、前記炭化ケイ素層（１）とオーミック接続する第２の金属化（９）を形成するステップと、
    のうちの少なくとも１つをさらに含む、
    請求項１６に記載の方法。
  19. 前記バリア層（１１）を形成するステップは、
    モリブデン窒化物を堆積するステップと、
    タンタル窒化物を堆積するステップと、
    タンタルまたはモリブデンを堆積し、金属層を形成するステップと、
    窒素を前記金属層内に注入するステップと、
    のうちの少なくとも１つを含む、
    請求項１４から１８のいずれかに記載の方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11437525B2 (en) 2020-07-01 2022-09-06 Hunan Sanan Semiconductor Co., Ltd. Silicon carbide power diode device and fabrication method thereof
US11830920B2 (en) 2021-03-15 2023-11-28 Kabushiki Kaisha Toshiba Semiconductor device
US11967651B2 (en) 2020-07-01 2024-04-23 Xiamen Sanan Integrated Circuit Co., Ltd. Silicon carbide power diode device and fabrication method thereof

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11489069B2 (en) 2017-12-21 2022-11-01 Wolfspeed, Inc. Vertical semiconductor device with improved ruggedness
US10615274B2 (en) 2017-12-21 2020-04-07 Cree, Inc. Vertical semiconductor device with improved ruggedness
US11367683B2 (en) 2018-07-03 2022-06-21 Infineon Technologies Ag Silicon carbide device and method for forming a silicon carbide device
US11869840B2 (en) 2018-07-03 2024-01-09 Infineon Technologies Ag Silicon carbide device and method for forming a silicon carbide device
EP3712962B1 (en) * 2019-03-22 2023-06-07 STMicroelectronics S.r.l. Semiconductor mps diode with reduced current-crowding effect and manufacturing method thereof
IT202000004696A1 (it) * 2020-03-05 2021-09-05 St Microelectronics Srl METODO DI FABBRICAZIONE DI UN DISPOSITIVO ELETTRONICO IN SiC CON FASI DI MANIPOLAZIONE RIDOTTE, E DISPOSITIVO ELETTRONICO IN SiC
IT202000008167A1 (it) 2020-04-17 2021-10-17 St Microelectronics Srl Attivazione droganti e formazione di contatto ohmico in un dispositivo elettronico in sic, e dispositivo elettronico in sic
WO2022020147A2 (en) * 2020-07-24 2022-01-27 Wolfspeed, Inc. Vertical semiconductor device with improved ruggedness
IT202000018127A1 (it) * 2020-07-27 2022-01-27 St Microelectronics Srl Dispositivo mps scalabile basato su sic, metodo di fabbricazione del dispositivo mps e apparecchio elettronico comprendente il dispositivo mps
RU206535U1 (ru) * 2021-03-10 2021-09-15 Акционерное общество "ГРУППА КРЕМНИЙ ЭЛ" Тестовая ячейка для контроля качества изготовления диодов шоттки на карбиде кремния
US11677023B2 (en) * 2021-05-04 2023-06-13 Infineon Technologies Austria Ag Semiconductor device
IT202100024104A1 (it) * 2021-09-20 2023-03-20 Consiglio Nazionale Ricerche Formazione contestuale di un diodo jb e di un diodo schottky in un dispositivo mps basato su carburo di silicio, e dispositivo mps
CN115799344A (zh) * 2023-02-03 2023-03-14 深圳平创半导体有限公司 一种碳化硅jfet元胞结构及其制作方法

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003510817A (ja) * 1999-09-22 2003-03-18 サイスド エレクトロニクス デヴェロプメント ゲゼルシャフト ミット ベシュレンクテル ハフツング ウント コンパニ コマンディートゲゼルシャフト 炭化珪素からなる半導体装置とその製造方法
JP2006237393A (ja) * 2005-02-25 2006-09-07 Rohm Co Ltd 半導体装置およびその製造方法
JP2008172008A (ja) * 2007-01-11 2008-07-24 Toshiba Corp ＳｉＣショットキー障壁半導体装置
JP2010165838A (ja) * 2009-01-15 2010-07-29 Showa Denko Kk 炭化珪素半導体装置及び炭化珪素半導体装置の製造方法
JP2012222060A (ja) * 2011-04-06 2012-11-12 Mitsubishi Electric Corp 炭化珪素半導体装置の製造方法
JP2013042050A (ja) * 2011-08-19 2013-02-28 Sumitomo Electric Ind Ltd 炭化珪素半導体装置の製造方法
JP2014063948A (ja) * 2012-09-24 2014-04-10 Sumitomo Electric Ind Ltd 炭化珪素半導体装置の製造方法
JP2015170857A (ja) * 2014-03-07 2015-09-28 インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ パッシベーション層を有する半導体素子およびその生産方法
JP2016149554A (ja) * 2015-02-11 2016-08-18 インフィネオン テクノロジーズ オーストリア アクチエンゲゼルシャフト ショットキー接触部を有する半導体デバイスを製造するための方法
WO2016185526A1 (ja) * 2015-05-15 2016-11-24 株式会社日立製作所 パワー半導体素子およびそれを用いるパワー半導体モジュール

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW468253B (en) * 1997-01-13 2001-12-11 Hitachi Ltd Semiconductor memory device
US6096629A (en) * 1998-11-05 2000-08-01 Taiwan Semiconductor Manufacturing Company Uniform sidewall profile etch method for forming low contact leakage schottky diode contact
US6572755B2 (en) * 2001-04-11 2003-06-03 Speedfam-Ipec Corporation Method and apparatus for electrochemically depositing a material onto a workpiece surface
US20090224354A1 (en) * 2008-03-05 2009-09-10 Cree, Inc. Junction barrier schottky diode with submicron channels
DE102009047808B4 (de) * 2009-09-30 2018-01-25 Infineon Technologies Austria Ag Bipolares Halbleiterbauelement und Verfahren zur Herstellung einer Halbleiterdiode
US20130313570A1 (en) * 2012-05-24 2013-11-28 Microsemi Corporation Monolithically integrated sic mosfet and schottky barrier diode
US9029974B2 (en) * 2013-09-11 2015-05-12 Infineon Technologies Ag Semiconductor device, junction field effect transistor and vertical field effect transistor
US9583482B2 (en) * 2015-02-11 2017-02-28 Monolith Semiconductor Inc. High voltage semiconductor devices and methods of making the devices

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003510817A (ja) * 1999-09-22 2003-03-18 サイスド エレクトロニクス デヴェロプメント ゲゼルシャフト ミット ベシュレンクテル ハフツング ウント コンパニ コマンディートゲゼルシャフト 炭化珪素からなる半導体装置とその製造方法
JP2006237393A (ja) * 2005-02-25 2006-09-07 Rohm Co Ltd 半導体装置およびその製造方法
JP2008172008A (ja) * 2007-01-11 2008-07-24 Toshiba Corp ＳｉＣショットキー障壁半導体装置
JP2010165838A (ja) * 2009-01-15 2010-07-29 Showa Denko Kk 炭化珪素半導体装置及び炭化珪素半導体装置の製造方法
JP2012222060A (ja) * 2011-04-06 2012-11-12 Mitsubishi Electric Corp 炭化珪素半導体装置の製造方法
JP2013042050A (ja) * 2011-08-19 2013-02-28 Sumitomo Electric Ind Ltd 炭化珪素半導体装置の製造方法
JP2014063948A (ja) * 2012-09-24 2014-04-10 Sumitomo Electric Ind Ltd 炭化珪素半導体装置の製造方法
JP2015170857A (ja) * 2014-03-07 2015-09-28 インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ パッシベーション層を有する半導体素子およびその生産方法
JP2016149554A (ja) * 2015-02-11 2016-08-18 インフィネオン テクノロジーズ オーストリア アクチエンゲゼルシャフト ショットキー接触部を有する半導体デバイスを製造するための方法
WO2016185526A1 (ja) * 2015-05-15 2016-11-24 株式会社日立製作所 パワー半導体素子およびそれを用いるパワー半導体モジュール

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11437525B2 (en) 2020-07-01 2022-09-06 Hunan Sanan Semiconductor Co., Ltd. Silicon carbide power diode device and fabrication method thereof
US11967651B2 (en) 2020-07-01 2024-04-23 Xiamen Sanan Integrated Circuit Co., Ltd. Silicon carbide power diode device and fabrication method thereof
US11830920B2 (en) 2021-03-15 2023-11-28 Kabushiki Kaisha Toshiba Semiconductor device

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Publication number Publication date
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US10937784B2 (en) 2021-03-02
US10593668B2 (en) 2020-03-17
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