JP2013110388A - 半導体装置 - Google Patents

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Abstract

【課題】 ＳｉＣを含む基板を用いた接合障壁ショットキーダイオードの逆バイアス時の耐圧の低下を抑制することで、半導体装置の信頼性を向上させる。
【解決手段】 ０．１ｃｍ２以上のアクティブ面積を有するＪＢＳダイオードにおいて、アクティブ領域内の接合障壁領域であるｐ型半導体領域３の割合を相対的に大きくすることで、ドリフト層２とショットキー電極４とが接するショットキー界面の面積を十分に小さくし、ドリフト層２内に存在する欠陥に起因する耐圧の低下を防ぐ。
【選択図】 図２

Description

本発明は、半導体装置に関し、特に、炭化珪素を用いた接合障壁ショットキーダイオードに適用して有効な技術に関するものである。
炭化珪素（ＳｉＣ）は、シリコン（Ｓｉ）に比べてバンドギャップが大きく、絶縁破壊電界は１桁程度大きいという特徴を持つため、パワーデバイスに用いる材料として有望視されている。特に多数キャリアのみで動作するユニポーラ型整流素子のショットキーダイオードは、デバイスの構成上スイッチング動作時の逆方向電流（リカバリ電流）が流れないため、パワーモジュールの損失を低減する技術として有効である。
ショットキーダイオードは、金属の仕事関数と半導体の電子親和力の差によって生じるショットキー障壁を利用して整流作用を得るものである。ショットキー接合部にショットキー障壁の高さが高い金属材料を用いることで逆方向漏れ電流を小さくすることができるが、この場合、順方向バイアス時の立ち上がり電圧が高くなる。また、ショットキー接合部にショットキー障壁の高さが低い金属材料を用いることで順方向バイアス時の立ち上がり電圧を低くすることができるが、この場合は逆方向漏れ電流が大きくなる。
これに対し、逆方向電圧印加時に金属膜と半導体膜との界面（以下、ショットキー界面と呼ぶ）にかかる電界を緩和することで逆方向漏れ電流を抑制する構造として、ショットキー界面部に複数の接合障壁を設ける接合障壁（Junction Barrier）ショットキーダイオード（以下、ＪＢＳダイオードと呼ぶ）と呼ばれる構造が提案されている。ＪＢＳダイオードでは、逆方向電圧印加時に接合障壁部から空乏層が伸び、ショットキー界面の電界を緩和することができる。
ＪＢＳダイオードにおける順方向動作時の抵抗増加を抑制する構造としては、接合障壁に囲まれた領域の不純物濃度を高くすることが特許文献１（特開２００３−１８８３９１号公報）に開示されている。
特開２００３−１８８３９１号公報
しかし、上記のように接合障壁部を形成することでショットキー界面の電界を緩和し、または順方向動作時の抵抗増加を防ごうとした場合においても、理想的なショットキー界面を形成することができなければ、ショットキーダイオードの特性を悪化させる虞がある。ショットキーダイオードの逆方向特性はショットキー界面の状態に非常に影響されやすく、ショットキー界面付近に異物または欠陥などが存在すると逆方向漏れ電流が増大してしまい、所望の整流作用が得られなくなる。このような要因により、ショットキーダイオードはＰＮ接合型のダイオード（ＰＮダイオード）と比べて良品率が低くなる。
これは、エピタキシャル成長またはイオン注入などによって基板上のドリフト層の内部に接合障壁を形成するＰＮダイオードに比べ、ドリフト層の表面に金属膜を形成するショットキーダイオードは、ドリフト層欠陥、製造工程中のプロセス欠陥または異物などの影響を受け易いためである。製造工程中のプロセス欠陥または異物などは製造工程において管理、低減が可能であるが、ドリフト層に含まれる欠陥は使用する基板の品質またはドリフト層などのエピタキシャル成長条件によって決定される。このため、製造工程を工夫するなどしてドリフト層内の欠陥を除去することは困難な場合があり、このドリフト層の表面などの欠陥に起因してショットキーダイオードの逆方向特性が悪化し、半導体装置が正常に動作しなくなる問題がある。
特に、ＳｉＣ基板を用いた高耐圧のショットキーダイオードを形成する際には、実用可能な素子電流などを実現するために、一定以上の面積のアクティブ領域を有する半導体チップを形成する必要があるが、アクティブ領域の面積を広げることでショットキー界面の面積が拡大すると、前記欠陥に起因する逆方向特性の悪化が顕著となる。
したがって、ＳｉＣを用いたショットキーダイオードを含む半導体装置を高い良品率で製造する場合に、半導体装置の信頼性が低下することを防ぐことが重要となる。
本発明の目的は、半導体装置の信頼性を向上させることにある。
本発明の前記の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本願の一発明による半導体装置は、第１導電型を有し、炭化珪素を含む半導体基板と、前記半導体基板上に形成された、前記第１導電型を有する第１半導体領域と、前記第１半導体領域の主面において０．１ｃｍ２以上の面積を有するアクティブ領域と、前記アクティブ領域内の前記第１半導体領域の上面に形成された、前記第１導電型と反対の第２導電型を有する複数の第２半導体領域と、前記アクティブ領域内の前記第１半導体領域とショットキー接続する第１電極と、前記半導体基板の裏面と電気的に接続された第２電極と、を有するショットキーバリアダイオードにおいて、前記第１半導体領域が有する欠陥の密度ＤＥＰと、前記アクティブ領域内で前記複数の第２半導体領域から露出している前記第１半導体領域の面積ＡＳとの積が、ＤＥＰ×ＡＳ≦２２３を満たしているものである。
本発明によれば、半導体装置の信頼性を向上することができる。
本発明の実施の形態１である半導体装置を示す平面図である。 図１のＡ−Ａ線における断面図である。 図１のＢ−Ｂ線における断面図である。 本発明の実施の形態１である半導体装置の製造工程を示す断面図である。 図４に続く半導体装置の製造工程中の断面図である。 図５に続く半導体装置の製造工程中の断面図である。 本発明の実施の形態１である半導体装置の変形例を示す断面図である。 （ａ）は本発明の実施の形態１である半導体装置の変形例を示す平面レイアウトである。（ｂ）は本発明の実施の形態１である半導体装置の変形例を示す平面レイアウトである。（ｃ）は本発明の実施の形態１である半導体装置の変形例を示す平面レイアウトである。 ショットキーダイオードの良品率のショットキー界面面積依存性を示すグラフである。 エッチピット密度とショットキー界面面積との関係を示すグラフである。 本発明の実施の形態２である半導体装置を示す断面図である。 本発明の実施の形態２である半導体装置の製造工程を示す断面図である。 本発明の実施の形態２である半導体装置を示す断面図である。 本発明の実施の形態２である半導体装置の変形例を示す断面図である。 本発明の実施の形態２である半導体装置の変形例を示す断面図である。 ショットキーダイオードの良品率のショットキー界面面積依存性を示すグラフである。 比較例として示す半導体装置の断面図である。 比較例として示す半導体装置の断面図である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。
（実施の形態１）図１に本実施の形態の半導体装置の平面図を示し、図２および図３に図１のＡ−Ａ線およびＢ−Ｂ線における断面図をそれぞれ示す。なお、図１の平面図は当該半導体装置の主要部分の配置関係を示すものであり、平面視における構造の位置関係および寸法などを正確に示すものではない。また、図を見やすくするため、図１ではドリフト層２上の電極および層間絶縁膜など一部の層は記載していない。ここでは、ＳｉＣ基板を有するＪＢＳダイオードの構造として、半導体基板上の主面に沿う第１方向に延在するｐ型半導体領域（接合障壁領域）３が、第１方向に直交し半導体基板の主面に沿う第２方向に一定の間隔を空けて複数並んだ縞状（ストライプ状）パターンを示している。図１では、半導体基板上に形成されたドリフト層２の上面に形成された半導体領域などを主に示している。
図１に示すように、ドリフト層２の上面には上述した縞状に並ぶｐ型半導体領域３が複数形成されており、ｐ型半導体領域３が並んで形成されている領域を取り囲むように環状のｐ型半導体領域（ガードリング領域）８が形成されている。ガードリング領域８はアクティブ領域を規定する環状の半導体領域である。アクティブ領域内ではｐ型半導体領域３が縞状に配置されているため、第２方向に隣り合うｐ型半導体領域３同士の間から露出するドリフト層２の上面も、平面視においては縞状のパターンとなっている。
図２は、図１のＡ−Ａ線における断面図である。図２は本実施の形態における半導体装置の通電時に電流が流れるアクティブ領域（活性領域）の一部の断面構造を示している。なお、ここでいうアクティブ領域とは、半導体素子の通電時に電流が流れる領域を指すものとする。
本実施の形態による半導体装置は、高い濃度で第１導電型（ｎ型）の不純物（例えばＮ（窒素））が導入されたＳｉＣ（炭化珪素）を主に含むｎ＋型の半導体基板１と、半導体基板１上に形成されたｎ−型のドリフト層２を有している。ドリフト層２は第１導電型（ｎ型）の不純物（例えばＮ（窒素））が半導体基板１よりも低い濃度で導入されたＳｉＣを主に含む半導体領域であり、その上面には第１導電型とは異なる第２導電型（ｐ型）の不純物（例えばＡｌ（アルミニウム））が導入されたｐ型半導体領域３が形成されている。
ドリフト層２上には、ドリフト層２の上面およびｐ型半導体領域３の上面に接してショットキー電極４が形成されており、半導体基板１の下部には半導体基板１の裏面に接してオーミック電極５が形成されている。本実施の形態の半導体装置は、半導体基板１、ドリフト層２、ｐ型半導体領域（接合障壁領域）３、ショットキー電極４およびオーミック電極５を有するＪＢＳダイオードである。ショットキー電極４はアノード電極であり、オーミック電極５はカソード電極である。ショットキー電極４はドリフト層２の上面とショットキー接続されており、オーミック電極５は半導体基板１の裏面とオーミックに接続されている。なお、ｐ型半導体領域３の上面とショットキー電極４とは、ショットキー接続されていてもオーミック接続されていてもどちらでもよい。
本実施の形態のＪＢＳダイオードの特徴は、ドリフト層２の上面のアクティブ領域内におけるｐ型半導体領域（接合障壁領域）３が占める割合が大きく、ドリフト層２の上面とショットキー電極４との接合面であるショットキー界面の面積が小さいことにある。なお、図１および図２に示す幅Ｓはドリフト層２の上面に第２方向に並んで複数配置された第１方向に延在するｐ型半導体領域３同士の第２方向の間隔を示し、幅Ｐはｐ型半導体領域３の第２方向の幅を示している。
図３に、図１のＢ−Ｂ線における断面図を示す。図３は本実施の形態のＪＢＳダイオードのアクティブ領域端部近傍に形成されたガードリング領域８を含む断面図である。図３に示すように、半導体基板１上のドリフト層２の上面にはｐ型半導体領域３と、ｐ型半導体領域３を平面視において囲むように形成されたｐ型の不純物（例えばＡｌ（アルミニウム））を含むガードリング領域８とが形成されている。図２に示すショットキー電極４は図３に示すガードリング領域８の直上で終端しており、ショットキー電極４の端部およびショットキー電極４から露出するガードリング領域８の上面を覆うように層間絶縁膜９が形成されている。層間絶縁膜９は平面視において前記アクティブ領域を囲むように形成され、その中央部にはドリフト層２の上面およびｐ型半導体領域３の上面に接続されたショットキー電極４を露出する開口部１０が形成されている。つまり、ここでは図１に示す環状のガードリング領域８に囲まれた領域がアクティブ領域（活性領域）である。
図１の平面図では、ドリフト層２上のアクティブ領域上に形成されたショットキー電極４（図２参照）および層間絶縁膜９（図３参照）などの図示を省略しているが、層間絶縁膜９の矩形の開口部１０の位置を破線で示している。すなわち、図１の矩形の破線で示す開口部１０の内側には層間絶縁膜９は形成されておらず、破線で示す開口部１０の外側には層間絶縁膜９（図示しない）が形成されている。
なお、アクティブ領域の端部の構造、すなわち図１のＢ−Ｂ線における断面の構造は図３に示す構造に限らず、図７に示すような構造であっても構わない。図７は、本実施の形態の半導体装置の変形例を示す断面図である。図７に示す変形例の構造は図３に示す構造と似ているが、図３ではショットキー電極４が半導体基板１の主面に沿って平坦に形成されているのに対し、図７に示すショットキー電極４は、ガードリング領域８上にアクティブ領域を囲むように形成された層間絶縁膜９ａの上部に乗り上げてアクティブ領域上部から連続的に形成されており、ショットキー電極４から露出する層間絶縁膜９ａの表面およびショットキー電極４の端部を覆うように層間絶縁膜９ｂが形成されている。
図７に示す変形例において、層間絶縁膜９ａはアクティブ領域、すなわちガードリング領域８から露出しているドリフト層２の上面およびｐ型半導体領域３の上面には接しておらず、ガードリング領域８の直上で終端している。また、図３に示す断面図とは異なり層間絶縁膜９は形成されておらず、層間絶縁膜９に代わって層間絶縁膜９ａ、９ｂが形成されている。層間絶縁膜９ｂはショットキー電極４の端部であって層間絶縁膜９ａ上に乗り上げている部分を覆うように形成されており、層間絶縁膜９と同様にアクティブ領域を露出させる開口部１０を有している。
ここで、ＪＢＳダイオードの動作について図２を用いて説明する。ショットキー電極４に正の電圧を印加することで、ＪＢＳダイオードに順方向の電圧が印加された場合、ドリフト層２とショットキー電極４との界面のショットキー接合面におけるショットキー障壁が低くなるため、電流はアノード電極であるショットキー電極４側からｎ型の半導体領域であるドリフト層２を通ってカソード電極であるオーミック電極５側へ流れる。逆に、逆方向の電圧が印加された場合には、ドリフト層２とショットキー電極４との界面のショットキー接合面におけるショットキー障壁が高くなり、空乏層が拡がるためＪＢＳダイオード内に電流は流れない。このような特性を利用し、ＪＢＳダイオードは整流作用を持つ素子として使用される。
図１に示す本実施の形態のＪＢＳダイオードは、アクティブ領域におけるｐ型半導体領域３の割合が大きく、ショットキー界面の面積が小さいため、ドリフト層２の上面に多数の欠陥を有する場合においても、逆方向特性においてショットキーバリアダイオードよりも高い良品率が得られる。本実施の形態の半導体装置が上記の効果を得ることができる理由を、以下に比較例などを用いて説明する。
まず、比較例の半導体装置を構成するＪＢＳダイオードの断面図を図１７に示す。図１７に示すように、比較例のＪＢＳダイオードは、炭化珪素（ＳｉＣ）を主に含むｎ＋型の半導体基板１と、半導体基板１上のｎ−型のドリフト層２と、ドリフト層２の上面に形成されたｐ型半導体領域３ａと、ドリフト層２上にドリフト層２の上面と接して形成されたショットキー電極４ａと、半導体基板１の裏面に形成されたオーミック電極５ａとを有している。図１７に示す比較例の半導体装置は、図１に示す本実施の形態の半導体装置に比べ、アクティブ領域内においてｐ型半導体領域３の上面の面積の割合が小さく、ｐ型半導体領域３から露出しているドリフト層２の上面の面積が大きい。ＪＢＳダイオードは逆方向漏れ電流を低減できる一方で、順方向動作時に低電圧で動作するショットキーダイオード領域の面積が小さいため、順方向動作時の抵抗が高くなる性質がある。この対策として、図１８に示すような比較例の半導体装置であるＪＢＳダイオードを用いることが考えられる。
図１７に示すＪＢＳダイオードと図１８に示すＪＢＳダイオードとの違いは、ドリフト層２の上面に、ドリフト層２よりも高い不純物濃度を有するｎ型半導体領域１１ａが設けられている点である。この構造により、接合障壁形成領域、すなわちショットキー界面付近の抵抗を下げることができる。
ただし、図１８の比較例の半導体装置を用いたとしても、炭化珪素を用いたＪＢＳダイオードの基板には半導体基板が元々有している欠陥が存在し、その欠陥に起因して、ドリフト層をエピタキシャル成長法により形成する際にドリフト層の内部および上面にも欠陥が形成されてしまい、ドリフト層上面の欠陥によってＪＢＳダイオードの逆方向特性が悪化する虞がある。これは、ショットキーダイオードの逆方向特性が、ショットキー界面の状態に非常に影響されやすく、ショットキー界面付近に異物または欠陥などが存在すると逆方向漏れ電流が急激に大きくなってしまうため、逆バイアス時の耐圧が低下し、所望の整流作用が得られなくなるためである。このような耐圧不良の発生率は、欠陥を有するドリフト層とショットキー電極とのショットキー界面の面積が大きいほど顕著になる。したがって、図１７および図１８に示すように、アクティブ領域内におけるショットキー界面の面積が大きいために欠陥による影響を受けやすいＪＢＳダイオードでは、ＪＢＳダイオードの良品率が低下し、また、当該ＪＢＳダイオードを含む半導体装置の信頼性が低下することとなる。
欠陥の分布がランダムであるものと仮定すると、良品率Ｙ（％）はポアソン分布で考えられ、下記の式１で示される。なお、良品率Ｙは、逆方向特性に異常なく半導体チップを製造することができる確率を示すものである。
Ｙ＝ｅｘｐ（−ＤＫ×ＡＳ） （１）
式１において、ＤＫは逆方向特性に異常を引き起こすキラー欠陥の密度（キラー欠陥密度）であり、ＡＳはショットキー界面の面積である。なお、キラー欠陥密度ＤＫは、対象物の表面の単位面積当たりのキラー欠陥の数を指すものである。
図１６に、式１で示した良品率Ｙとショットキー界面の面積ＡＳとの関係を、ドリフト層の表面の欠陥密度Ｄに対してプロットしたものを示す。つまり、図１６はショットキーダイオードの逆方向特性に関する良品率のショットキー界面面積依存性を示すグラフである。なお、ショットキー界面の面積ＡＳとは、図１に示すドリフト層２の上面に０．１ｃｍ２以上の面積で形成されたアクティブ領域内において、ドリフト層２とショットキー電極４とが接するショットキー界面の面積であり、欠陥密度Ｄは、対象物の表面の単位面積当たりの欠陥の数を指すものである。つまり面積ＡＳは、アクティブ領域内において接合障壁領域であるｐ型半導体領域３が形成されていない領域の面積である。すなわち面積ＡＳの値は、アクティブ領域の面積から、ｐ型半導体領域３の上面の面積を引いた差の値である。言い換えれば、面積ＡＳはアクティブ領域内においてｐ型半導体領域３から露出するドリフト層２の上面の面積である。
図１６のグラフにおいて、縦軸はショットキーダイオードの良品率を示しており、横軸はショットキー界面の面積を示している。また、図１６には１ｃｍ２当たりの欠陥の数である欠陥密度Ｄの大きさに応じて複数のグラフを示している。つまり、図１６にはＤ＝１００個／ｃｍ２、Ｄ＝３０個／ｃｍ２、Ｄ＝１０個／ｃｍ２、Ｄ＝３個／ｃｍ２、Ｄ＝１個／ｃｍ２、Ｄ＝０．３個／ｃｍ２およびＤ＝０．１個／ｃｍ２の場合のそれぞれのグラフが示されている。
図１６に示すように、例えばショットキー界面の面積ＡＳが０．１ｃｍ２のとき、Ｄ＝１個／ｃｍ２の場合良品率Ｙは９０％程度となるが、Ｄ＝１０個／ｃｍ２の場合Ｙは４０％以下に減少することが分かる。このことから、基板欠陥密度に応じた小面積の素子寸法を選択することで、高い良品率のショットキーダイオードを作製することができることが分かる。
しかし、用途によっては大面積の半導体チップが求められる。つまり、例えば３．３ｋＶまたはそれ以上の耐圧を有するＪＢＳダイオードの場合、素子抵抗の観点から、通電時のアクティブ領域の電流密度は１００Ａ／ｃｍ２程度またはそれ以下となるため、一つの半導体チップ全体で１０Ａ以上の素子電流を得るためには、０．１ｃｍ２以上のアクティブ面積が必要となる。このようなＪＢＳダイオードでは、一つの半導体チップの素子電流が１０Ａ未満では、実用的とはいえない。
つまり、ＪＢＳダイオードの逆方向特性の悪化を防ぎ、良品率の低下を防ぐ手段として、基板欠陥密度に応じた小面積のアクティブ領域を有するＪＢＳダイオードを形成することが考えられるが、このようなＪＢＳダイオードでは、実用性の観点から十分な素子電流を得ることができない。
すなわち、実用的なＪＢＳダイオードの半導体チップは０．１ｃｍ２以上のアクティブ面積を要するのに対し、当該アクティブ領域を０．１ｃｍ２以上に拡大しようとすると、ＪＢＳダイオードを構成する半導体基板が有する欠陥に起因してＪＢＳダイオードの逆バイアス時の耐圧が低下することで良品率が低下し、ＪＢＳダイオードを含む半導体装置の信頼性が低下する問題がある。
ここで、図９に本発明者らが行った実験結果であるグラフを示す。図９は、ＳｉＣを含む半導体基板を用いて形成したショットキーダイオードの逆方向特性良品率のショットキー界面面積依存性を示すグラフである。図９のグラフにおいて、縦軸はショットキーダイオードの良品率を示しており、横軸はショットキー界面の面積を示している。また、図９には１ｃｍ２当たりの欠陥の数である欠陥密度Ｄの大きさに応じて複数のグラフを示している。つまり、図９にはＤ＝１００個／ｃｍ２、Ｄ＝３０個／ｃｍ２、Ｄ＝１０個／ｃｍ２、Ｄ＝３個／ｃｍ２、Ｄ＝１個／ｃｍ２、Ｄ＝０．３個／ｃｍ２およびＤ＝０．１個／ｃｍ２の場合のそれぞれのグラフが示されている。
ここでは、特定の半導体基板を用いてＪＢＳダイオードを形成し、そのショットキー面積に応じた良品率の値から図９に白い丸で示す２点をプロットしている。これにより、使用している半導体基板上面のドリフト層に、ショットキーダイオードの逆方向特性に異常をきたすキラー欠陥密度ＤＫが１０個／ｃｍ２程度存在することが分かる。
式１を変換すると、以下の式２ように、欠陥密度と面積を表すことができる。
ＤＫ×ＡＳ＝−ｌｎ（Ｙ） （２）
このため、図９に破線の矢印で示すように、８０％以上の良品率を得るためには、以下の式３を満たす必要がある。
ＤＫ×ＡＳ≦０．２２３ （３）
同様に、図９に破線の矢印で示すように、９０％以上の良品率を得るためには、以下の式４を満たす必要がある。
ＤＫ×ＡＳ≦０．１０５ （４）
ＳｉＣ基板を用いたＪＢＳダイオードの実用化の観点からは、良品率が８０％以上あることが必須であるため、式３を満たす必要がある。図９に示すように、実験で使用した半導体基板のキラー欠陥密度が１０個／ｃｍ２程度であることから、当該半導体基板のドリフト層上では、以下の式５を満たす場合に８０％以上の良品率でショットキーダイオードが得られ、式６を満たす場合は９０％以上の良品率でショットキーダイオードが得られる。
ＡＳ≦０．０２２３ （５）
ＡＳ≦０．０１０５ （６）
ここで、図１および図２に示す本実施の形態の半導体装置のように、アクティブ領域面積が０．１ｃｍ２のＪＢＳダイオードにおいて、ｐ型半導体領域３の第２方向の幅Ｐと、ショットキー界面におけるドリフト層２の第２方向の幅Ｓとの幅の比をＰ：Ｓ＝４：１程度とした縞状パターンでＪＢＳ構造を形成すれば、式５を満たすことができる。つまり、例えば幅Ｐ＝１２μｍ、幅Ｓ＝３μｍの縞状パターンでＪＢＳ構造を形成すれば、式５を満たすことができる。
また同様に、Ｐ：Ｓ＝９：１程度の縞状パターンでＪＢＳ構造を形成することで式６を満たすことができる。つまり、例えば幅Ｐ＝９μｍ、幅Ｓ＝１μｍの縞状パターンでＪＢＳ構造を形成することで式６を満たすことができる。
しかし、実際のドリフト層中には、上述した欠陥よりも多数の転位欠陥または積層欠陥などが含まれている虞がある。これらの欠陥を検出する方法として、溶融ＫＯＨ（水酸化カリウム）法によりエッチピットを形成することが考えられる。なお、ここでいうエッチピットとは、半導体基板などをエッチングした際に、エッチング対象物に存在する結晶欠陥などの欠陥に起因してエッチング対象物の表面が不均等にエッチングされることで形成された窪みなどのエッチング異常を指すものとする。
溶融ＫＯＨ法によって形成されるエッチピットの密度（エッチピット密度ＤＥＰ）は、１００００〜３００００個／ｃｍ２程度である。このため、全ての欠陥がショットキーダイオードの逆方向特性の異常の原因となるわけではなく、逆方向リークを引き起こす転位欠陥が複数存在する場合に逆方向特性に異常が生じると考えられる。なお、ここでいうエッチピット密度ＤＥＰは、対象物の表面の単位面積当たりに存在する欠陥の数を指すものとする。この欠陥とは、上述したように、エッチング対象物に存在する結晶欠陥などに起因して、エッチング工程後にエッチング対象物の表面に形成される窪みなどである。
このことから、以下の式７に示すように、エッチピットが１０００から３０００個存在する場合に１個のキラー欠陥が存在すると換算することができる。
ＤＫ＝ＤＥＰ／１０００ 〜 ＤＥＰ／３０００ （７）
このため、以下のように、式３は式８へ、式４は式９へ変換することができる。
ＤＥＰ×ＡＳ≦２２３ （８）
ＤＥＰ×ＡＳ≦１０５ （９）
すなわち、ＤＥＰ×ＡＳが２２３以下となる割合のＪＢＳ構造にすることで良品率を８０％以上とし、ＤＥＰ×ＡＳを１０５以下にすることで良品率を９０％以上とすることができる。この関係を図１０のグラフに示す。図１０のグラフは横軸のエッチピット密度と縦軸のショットキー界面の面積との関係を示すグラフであり、図１０には良品率８０％の場合のグラフを実線で示し、良品率９０％の場合のグラフを破線で示している。
例えば高耐圧向けのＪＢＳダイオードであって、不純物濃度が３×１０１５ｃｍ−３程度、厚さが３０μｍのドリフト層２を含み、１００Ａ／ｃｍ２の電流密度で使用する電流容量５０ＡのＪＢＳダイオードを、８０％以上の良品率で形成するとする。この場合、エッチピット密度ＤＥＰが１００００ｃｍ−２の基板では、アクティブ領域面積を０．５ｃｍ２とし、ショットキー界面の面積ＡＳをアクティブ領域面積の４．５％以下となるようにＪＢＳ構造を形成する。つまり、例えば幅Ｐ＝４３μｍ、幅Ｓ＝２μｍの縞状パターンでＪＢＳ構造を形成する。
エッチピット密度ＤＥＰが３０００ｃｍ−２の基板で、同様に電流容量５０ＡのＪＢＳダイオードを８０％以上の良品率で形成する場合、ショットキー界面の面積ＡＳがアクティブ領域面積の１４．９％以下となるようにする。つまり、例えば幅Ｐ＝１８μｍ、幅Ｓ＝３μｍの縞状パターンでＪＢＳ構造を形成する。
エッチピット密度ＤＥＰが１０００ｃｍ−２の基板で、同様に電流容量５０ＡのＪＢＳダイオードを８０％以上の良品率で形成する場合、ショットキー界面の面積ＡＳがアクティブ領域面積の４４．６％以下となるようにする。つまり、例えば幅Ｐ＝７μｍ、幅Ｓ＝３μｍの縞状パターンでＪＢＳ構造を形成する。ここで、ＪＢＳダイオードを９０％以上の良品率で作製する場合は、ショットキー界面の面積ＡＳがアクティブ領域面積の２１．１％以下となるようにする。つまり、例えば幅Ｐ＝１２μｍ、幅Ｓ＝３μｍの縞状パターンでＪＢＳ構造を形成する。
電流容量１００ＡのＪＢＳダイオードを高い良品率で作製する場合、アクティブ領域内におけるショットキー界面の面積ＡＳの割合は、さらに小さくする必要がある。エッチピット密度ＤＥＰが３０００ｃｍ−２の基板で、８０％以上の良品率でＪＢＳダイオードを形成する場合、ショットキー界面の面積ＡＳがアクティブ領域面積の７．４％以下となるようにする。つまり、例えば幅Ｐ＝３８μｍ、幅Ｓ＝３μｍの縞状パターンでＪＢＳ構造を形成する。
エッチピット密度ＤＥＰが１０００ｃｍ−２の基板で、８０％以上の良品率でＪＢＳダイオードを形成する場合、ショットキー界面の面積ＡＳがアクティブ領域面積の２２．３％以下となるようにする。つまり、例えば幅Ｐ＝１１μｍ、幅Ｓ＝３μｍの縞状パターンでＪＢＳ構造を形成する。ここで、ＪＢＳダイオードを９０％以上の良品率で作製する場合は、ショットキー界面の面積ＡＳがアクティブ領域面積の１０．５％以下となるようにする。つまり、例えば幅Ｐ＝２６μｍ、幅Ｓ＝３μｍの縞状パターンでＪＢＳ構造を形成する。
上記のように、本実施の形態の半導体装置は、ＳｉＣを主に含む半導体基板上の第１導電型のドリフト層の上面に、０．１ｃｍ２以上の面積を有するアクティブ領域を設け、当該アクティブ領域のドリフト層の主面に第２導電型の半導体領域を設け、ドリフト層上に形成したショットキー電極とドリフト層とをショットキー接合させ、半導体基板の裏面にオーミック電極を設けてＪＢＳダイオードを形成するものである。ここでは、ドリフト層が有するエッチピット密度ＤＥＰと、ドリフト層の上面を含むアクティブ領域内の前記半導体領域が形成されていない領域、すなわちドリフト層とショットキー電極とが接する界面の面積ＡＳとの積が、上述した式８であるＤＥＰ×ＡＳ≦２２３を満たすことを特徴としている。
これにより、大電流化などを目的としてアクティブ領域を０．１ｃｍ２以上としたＪＢＳダイオードであっても、実用化に必要な耐圧および素子電流を得ることができ、かつ、ＪＢＳダイオードの実用化の観点から必須となる良品率８０％を得ることができる。したがって、ＪＢＳダイオードを含む半導体装置の耐圧の低下を防ぎ、信頼性を向上することが可能となる。
なお本実施の形態では図１に示すように、平面視において第１方向に延在するドリフト層２とｐ型半導体領域３とが複数並んだ縞状（ストライプ状）パターンをＪＢＳダイオードの構造の例として示したが、このような縞状のパターンに限らず、ドリフト層２とｐ型半導体領域３との配置は図８（ａ）に示す島状パターン、図８（ｂ）に示す多角形状パターン、または図８（ｃ）に示す格子状パターンなどであってもよい。図８（ａ）〜（ｃ）は、本実施の形態の半導体装置の変形例を示す平面レイアウトであり、アクティブ領域に配置された一部のドリフト層２およびｐ型半導体領域３のみを示している。
また、本実施の形態では、上記のように例としてエッチピット密度ＤＥＰとアクティブ領域面積を特定の値の場合における試算結果について説明したが、我々は、これらの試作を通じて、０．１ｃｍ２以上の面積を有するアクティブ領域を設けた電流容量の大きな半導体装置で、高い良品率を実現する場合、ｐ型半導体領域３をドリフト層２よりも広い面積にする（縞状にドリフト層２とｐ型半導体領域３を複数並べる場合、幅Ｐ＞幅Ｓの縞状パターンにする）べきという見解を得た。
しかし、計算の結果、１ｃｍ２の面積を有するアクティブ領域を設けた電流容量の大きな半導体装置で、９８％の良品率を実現するためには、式（１０）を満たす必要があることがわかった。
ＤＥＰ×ＡＳ≦２０．２ （１０）
なお、（８）と式（１０）を満たす条件は図１０の斜線領域となる。この条件を満たす１ｃｍ２の面積を有するアクティブ領域を設けた半導体装置で、幅Ｐ＝幅Ｓ（Ａｓ＝０．５ｃｍ２）の縞状パターンを配置した場合、式（１０）が式（１１）に変形される。
ＤＥＰ≦４０．４ （１１）
これは、式（１１）を満たす場合、ｐ型半導体領域３をドリフト層２と等しい面積にしても（例.幅Ｐ＝幅Ｓの縞状パターンを配置しても）、ｐ型半導体領域３をドリフト層２より小さい面積にしても（例.幅Ｐ＞幅Ｓの縞状パターンを配置しても）、どちらでも良品率にほとんど差が生じなくなることを意味している。
従って、０．１ｃｍ２以上の面積を有するアクティブ領域を設けた電流容量の大きな半導体装置で、ｐ型半導体領域３をドリフト層２よりも広い面積にする（例.幅Ｐ＞幅Ｓの縞状パターンを配置する）ことは、式（１２）を満たすエッチピット密度ＤＥＰの基板を使ってこそ、技術的に大きな効果が期待できる。。
ＤＥＰ＞４０．４ （１２）
式（１２）はさらに、
ＤK＞０．００４０４ （１３）
と変形することができるので、式（１３）を満たすことと言い換えることもできる。 以下に、図１〜図６を用いて、本実施の形態の半導体装置の製造工程を説明する。図４〜図６は、本実施の形態の半導体装置の製造工程を説明する断面図であり、図１のＡ−Ａ線における断面図と同様の位置を示すものである。
まず、図４に示すように、ＳｉＣ（炭化珪素）を主に含むｎ＋型の半導体基板１上にエピタキシャル成長法を用いて低不純物濃度のｎ−型のドリフト層２を形成したＳｉＣ基板を準備する。半導体基板１およびドリフト層２はいずれもｎ型の不純物（例えばＮ（窒素））を含んでおり、半導体基板１はドリフト層２よりも高いｎ型の不純物（例えばＮ（窒素））の濃度を有している。
半導体基板１の不純物濃度は、１×１０１８〜１×１０１９ｃｍ−３程度であり、半導体基板１の主面は（０００１）面、（０００−１）面、（１１−２０）面などを用いることが考えられるが、本実施の形態では、半導体基板１のこれらの主面のいずれを選択してもよい。
半導体基板１上のドリフト層２の仕様は、後の工程を経て形成するＪＢＳダイオードについて設定する耐圧によって異なるが、ドリフト層２に含まれる不純物は半導体基板１と同一の導電型で、１×１０１５〜４×１０１６ｃｍ−３程度の濃度範囲とし、ドリフト層２の厚さは３〜８０μｍ程度の範囲とする。例えば耐圧６００Ｖを想定した場合、ドリフト層２は不純物濃度を１×１０１６〜２×１０１６ｃｍ−３程度とし、厚さを４〜６μｍ程度とするため、後の工程で形成するＪＢＳダイオードの順方向通電時の抵抗は、半導体基板１の抵抗とあわせて１ｍΩｃｍ２程度である。このため、当該ＪＢＳダイオードは３００〜５００Ａ／ｃｍ２程度の電流密度で使用される。
これに対して、例えば耐圧３．３ｋＶを想定したＪＢＳダイオードのドリフト層２は、不純物濃度を２×１０１５〜４×１０１５ｃｍ−３程度とし、厚さを２０〜３０μｍ程度とすることから、形成するＪＢＳダイオードの順方向通電時の抵抗は、半導体基板１の抵抗とあわせて５〜１０ｍΩｃｍ２程度となる。このため、当該ＪＢＳダイオードは１００〜１５０Ａ／ｃｍ２程度の電流密度で使用される。
次に、図５に示すように、ＣＶＤ（Chemical Vapor Deposition）法などを用いてドリフト層２上の全面に酸化シリコン（ＳｉＯ２）からなる絶縁膜を形成した後、前記絶縁膜を周知のリソグラフィ技術およびドライエッチング法を用いてパターニングすることで、前記絶縁膜からなるマスク材料層６を形成する。マスク材料層６は第１方向に延在し、第２方向に複数並んで配置される縞状（ストライプ状）のパターンである。なお、マスク材料層６は、縞状パターン、島状パターン、多角形状パターンまたは格子状パターンなどに加工されるが、本実施の形態では、一定の幅と間隔でパターニングされるのであれば、どのような形状であっても構わない。
続いて、マスク材料層６から露出するドリフト層２の上面にｐ型の不純物（例えばＡｌ（アルミニウム））をイオン注入することにより、ドリフト層２の上面にｐ型半導体領域３を形成する。ｐ型半導体領域３のｐ型の不純物濃度は、１０１８〜１０２０ｃｍ−３程度で、接合深さは０．３〜２．０μｍ程度とする。ｐ型の不純物（ドーパント）としては、Ａｌ（アルミニウム）の他にＢ（ホウ素）などを用いてもよいが、ここではドーパントとしてＡｌ（アルミニウム）を用いる。このイオン注入工程では、総ドーズ量１．８×１０１４のＡｌイオンを３５〜１４５ｋｅＶの加速エネルギーで多段注入し、ドリフト層２の表面近傍の不純物濃度が９×１０１８程度、接合深さが０．５５〜０．７μｍ程度となるようにｐ型半導体領域３を形成する。
その後、図示は省略するが、マスク材料層６を除去した後、ｐ型半導体領域３を形成した工程と同様の手順で、平面視においてｐ型半導体領域３が形成されたアクティブ領域の周囲を囲うように、半導体チップの外周部となる領域にｐ型不純物（例えばＡｌ（アルミニウム））を注入してガードリング領域８（図３参照）を形成する。ガードリング領域８は、形成するＪＢＳダイオードのアクティブ領域を規定する半導体領域である。
次に、図６に示すように、イオン注入した不純物の活性化を目的とした熱処理（アニール）を行った後、半導体基板１の裏面にオーミックに接するオーミック電極５を、スパッタリング法などを用いて形成する。
次に、ドリフト層２の上面およびｐ型半導体領域３の上面に接するように、ドリフト層２上にスパッタリング法などを用いて金属膜を形成する。その後、当該金属膜をリソグラフィ技術およびエッチング法を用いてパターニングし、当該金属膜からなるショットキー電極４を形成することで、図１および図２に示す本実施の形態の半導体装置の主要部分が完成する。
なお、半導体装置の表面保護または電極端からの放電の防止などの目的で、半導体基板１上の全面にＳｉＯ２などからなる絶縁膜を形成し、電極端子を形成するためにアクティブ領域の上部の一部の前記絶縁膜をパターニングして、ショットキー電極４の上面を露出する開口部１０を形成することで、前記絶縁膜からなる層間絶縁膜９（図３参照）を形成し、本実施の形態の半導体装置が完成する。
ここではショットキー電極４の端部を形成する方法として、図３に示すようにガードリング領域（ｐ型半導体領域）８上で終端するようにショットキー電極４を加工する方法を用いている。これに対し、図７に示すように、ドリフト層２上に形成した絶縁膜をリソグラフィ技術とドライエッチング法またはウェットエッチング法とを用いて加工することで前記絶縁膜からなる層間絶縁膜９ａを形成した後、ガードリング領域８の直上であって層間絶縁膜９ａ上の領域で終端するショットキー電極４を形成してもよい。
ガードリング領域８は、ショットキー電極４の端部、またはショットキー電極４と層間絶縁膜９（図３参照）との境界部分に電界が集中しないように設けられている半導体領域である。上述した図３および図７のいずれの構造の場合でも、ショットキー電極４の端部またはショットキー電極４と層間絶縁膜９または９ａとの境界部分（ショットキー電極４の端部）は、ガードリング領域８の直上に配置されている。上述した製造工程の説明では、ガードリング領域８とｐ型半導体領域３とを別工程で形成する方法について説明しているが、ガードリング領域８とｐ型半導体領域３とは同一工程で形成してもよい。
また、ここではＪＢＳダイオードの主要部分のみについて説明したが、半導体チップの周縁部には、アクティブ領域を囲むようにＦＬＲ（Field Limiting Ring）またはＪＴＥ（Junction Termination Extension）などの電界集中緩和構造を設けてもよい。このような電界集中緩和または素子分離などのために設けられたチャネルストッパは、注入不純物の活性化アニールの前に、周知のリソグラフィ技術、ドライエッチング法、およびイオン注入を用いてドリフト層２の上面に形成する。
また、本実施の形態では、マスク材料層６（図５参照）の部材にＳｉＯ２を適用したが、マスク材料層６の部材は例えば窒化シリコン膜またはフォトレジスト膜でもよく、イオン注入時のマスクとなる材料であれば、その他の材料でも適用できる。
また、本実施の形態では、注入不純物の活性化アニールを実施した後に続けて半導体基板１の裏面および上面の電極形成を行っているが、注入不純物の活性化アニールを実施した後に酸化処理を行い、ドリフト層２の表面に入ったダメージ層を除去する犠牲酸化工程を行ってもよい。
また、本実施の形態では、注入不純物の活性化アニールを実施した後に続けて半導体基板１の裏面および上面の電極形成を行っているが、ドリフト層２の表面にＣＶＤ法などでＳｉＯ２などからなる表面保護膜を形成し、ドリフト層２の表面を保護してもよい。この場合、表面保護膜を形成した後、ショットキー電極を形成する領域のみ開口するように表面保護膜を加工する。また、前述した犠牲酸化工程を行った後に表面保護膜を形成してもよい。
（実施の形態２）本実施の形態では、前記実施の形態１の半導体装置と同様の半導体装置であって、ドリフト層２の上面にｎ型半導体領域１１を形成した半導体装置について説明する。
図１１に、本実施の形態における半導体装置の断面図を示す。図１１に示す半導体装置の構造は図２に示す前記実施の形態１の半導体装置の構造とほぼ同様であるが、ドリフト層２の上面に、ドリフト層２よりも高濃度の不純物濃度を有するｎ型半導体領域１１が形成されている点のみが前記実施の形態１とは異なる。ｎ型半導体領域１１は、ｐ型半導体領域３よりも接合深さが深い半導体領域であり、例えばＮ（窒素）が不純物として導入されている。つまり、ドリフト層２内において、ｐ型半導体領域３の側面および下面はｎ型半導体領域１１に覆われており、ｐ型半導体領域３はｎ型半導体領域１１内に配置されている。
ｎ型半導体領域１１が存在することで、ＪＢＳダイオードの動作時には接合障壁領域下部まで電流が広がるため、前記実施の形態１と同様の効果に加えて、ＪＢＳダイオードのオン電圧の上昇を抑える効果を得ることができる。
次に、図１２を用いて本実施の形態の半導体装置の製造工程を示す。図１２は図１に示すＡ−Ａ線の断面と同様の位置における製造工程中の断面図である。
まず、図４を用いて説明した工程と同様に、半導体基板１上に低不純物濃度のドリフト層２をエピタキシャル成長法で形成したＳｉＣ基板を準備する。半導体基板１およびドリフト層２は、前記実施の形態１と同様の不純物濃度および厚さの仕様とする。
次に、図１２に示すように、ｎ型の不純物（例えばＮ（窒素））をイオン注入することにより、ドリフト層２の表面にｎ型半導体領域１１を形成する。ｎ型半導体領域１１の不純物濃度は、相対的にドリフト層２の不純物濃度より高濃度であればよく、例えば７００ｋｅＶ程度以下のエネルギーで多段注入を行うことによりｎ型半導体領域１１を形成する。ここではドリフト層２の全面にｎ型半導体領域１１を形成するためのイオン注入を実施しているが、リソグラフィ技術およびドライエッチング法を用い、アクティブ領域のみにイオン注入を実施してもよい（図１４参照）。
その後の工程は、図５および図６を用いて説明した工程を行うことで、図１１に示す本実施の形態の半導体装置が完成する。なお、ここではｎ型半導体領域１１を形成した後にｐ型半導体領域３を形成する方法について説明したが、その形成順序は逆でもよい。
図１３および図１４は、本実施の形態のショットキー電極４の端部を示す断面図である。図１３はドリフト層２の全面にイオン注入を実施してｎ型半導体領域１１を形成した構造である。図１４は本実施の形態の半導体装置の変形例であり、アクティブ領域内のみにイオン注入を実施してｎ型半導体領域１１を形成した構造である。図１３に示す構造は、図３を用いて説明した構造に加えて、ドリフト層２の上面にｎ型半導体領域１１が形成されている。ｎ型半導体領域１１は、ｐ型半導体領域３およびガードリング領域８よりも接合深さが深いものとする。
図１４に示す構造は、図１３に示す構造と似ているが、ｎ型半導体領域１１がアクティブ領域を規定するガードリング領域８よりも外側に形成されていない点で図１３と異なる。つまり、図１４ではアクティブ領域にｎ型半導体領域１１が形成され、ガードリング領域８と平面視において重なる領域にもｎ型半導体領域１１が形成されているが、ガードリング領域８と平面視において重なる領域においてｎ型半導体領域１１が終端しているため、環状の平面形状を有するガードリング領域８の外側の領域（半導体チップの周縁部）にはｎ型半導体領域１１は形成されていない。つまり、図１４に示すように、ガードリング領域８の直下の領域でｎ型半導体領域１１は終端している。
図１３に示す構造はリソグラフィ工程を省略することができる利点を有し、図１４に示す構造は、半導体チップの終端構造の設計を、ｎ型半導体領域１１を形成しない場合の構造（図３参照）に対して変更する必要がない利点を有する。また、図７に示したように、ショットキー電極４の乗り上げ構造を図１３または図１４の構造に適用してもよい。
次に、図１５に本実施の形態の半導体装置の変形例である断面図を示す。図１５に示す構造は、図１１に示す構造と異なり、ｎ型半導体領域１１を形成されている深さが浅い。ここでは、ｎ型半導体領域１１の接合深さはｐ型半導体領域３よりも浅いものとする。この場合、例えば４００ｋｅＶ程度以下の多段注入でｎ型半導体領域１１を形成することができるため、ｎ型半導体領域１１を形成するためのイオン注入工程を簡略化することができる。
図１５に示す本実施の形態の変形例の半導体装置では、ｐ型半導体領域３の下部までｎ型半導体領域１１が形成されていないため、電流の広がりはサポートできないが、第２方向において隣り合うｐ型半導体領域３同士の間隔を小さくすることができ、またショットキー界面付近の抵抗を下げることができるため、ＪＢＳダイオードのオン電圧の上昇を抑えることができる。
なお、本実施の形態では、ｎ型半導体領域１１をイオン注入により形成したが、ｐ型半導体領域３を形成する前に、ドリフト層２の表面にさらにｎ型半導体領域１１となるエピタキシャル成長膜を形成してもよい。この場合、ショットキー電極端の構造は、図１３に示した構造となる。
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、本実施の形態では説明の便宜上、ｎ型半導体基板を用いた例のみについて説明したが、ｐ型半導体基板を用いてもよい。この場合には、上述した半導体装置およびその製造工程においてｎ型として説明した導電型をｐ型とし、ｐ型として説明した導電型をｎ型と読み替えればよい。
１…半導体基板
２…ドリフト層
３…ｐ型半導体領域
４、４ａ…ショットキー電極
５、５ａ…オーミック電極
６…マスク材料層
８…ガードリング領域
９…層間絶縁膜
９ａ…層間絶縁膜
９ｂ…層間絶縁膜
１０…開口部
１１…ｎ型半導体領域

Claims (10)

  1. 第１導電型を有し、炭化珪素を含む半導体基板と、
    前記半導体基板上に形成された、前記第１導電型を有する第１半導体領域と、
    前記第１半導体領域の主面において０．１ｃｍ２以上の面積を有するアクティブ領域と、
    前記アクティブ領域内の前記第１半導体領域の上面に形成された、前記第１導電型と反対の第２導電型を有する複数の第２半導体領域と、
    前記アクティブ領域内の前記第１半導体領域とショットキー接続する第１電極と、
    前記半導体基板の裏面と電気的に接続された第２電極と、
    を有するショットキーバリアダイオードにおいて、
    前記第１半導体領域が有する欠陥の密度ＤＥＰと、前記アクティブ領域内で前記複数の第２半導体領域から露出している前記第１半導体領域の面積ＡＳとの積が、ＤＥＰ×ＡＳ≦２２３を満たすことを特徴とする半導体装置。
  2. 前記第2半導体領域は、前記第1半導体領域よりも広いことを特徴とする請求項１記載の半導体装置。
  3. 前記欠陥の密度ＤＥＰはＤＥＰ＞４０．４を満たすことを特徴とする請求項２記載の半導体装置。
  4. 前記密度ＤＥＰと前記面積ＡＳとの積が、ＤＥＰ×ＡＳ≦１０５を満たすことを特徴とする請求項１記載の半導体装置。
  5. 前記第１半導体領域の上面に前記第１導電型を有する第３半導体領域が形成されており、
    前記第３半導体領域は前記第１半導体領域よりも高い不純物濃度を有していることを特徴とする請求項１記載の半導体装置。
  6. 前記複数の第２半導体領域は、前記第３半導体領域の内部に形成されていることを特徴とする請求項５記載の半導体装置。
  7. 前記第３半導体領域は前記アクティブ領域内のみに形成されていることを特徴とする請求項５記載の半導体装置。
  8. 前記第３半導体領域は、前記第２半導体領域よりも浅い接合深さを有することを特徴とする請求項５記載の半導体装置。
  9. 平面視において、
    前記アクティブ領域内の前記第１半導体領域および前記第２半導体領域はそれぞれ前記半導体基板の主面に沿う第１方向に延在し、
    第２方向に複数並んで形成されており、
    前記第１半導体領域および前記複数の第２半導体領域は前記第２方向に交互に並んで配置されていることを特徴とする請求項１記載の半導体装置。
  10. 前記第１半導体領域の上面には、前記アクティブ領域を囲むように前記第２導電型を有する第４半導体領域が形成されており、
    前記第４半導体領域は、前記アクティブ領域を規定していることを特徴とする請求項１記載の半導体装置。
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