JP2006173250A - 半導体装置およびその製造方法 - Google Patents

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    • H01L2224/13001—Core members of the bump connector
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
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Abstract

【課題】 優れた特性を有するとともに信頼性が向上し、またＳｉＣウエハを用いることができると。
【解決手段】 ＳｉＣチップ９には、複数個のショットキーバリアダイオードのユニット１０が形成され、各ユニット１０は独立した外部出力電極４を持っている。ＳｉＣチップ９に形成されたユニット１０のうち良品ユニットの外部出力電極４のみに、バンプ１１（直径が数１０〜数１００μｍ）が形成され、耐圧がなかったりリーク電流が多かったりする不良品ユニットの外部出力電極４の上にはバンプは形成されていない。不良品ユニットにはバンプが形成されていないので、ショットキーバリア側電極３は外部出力電極４からバンプ１１、配線基板１２の配線層１３、外部リード１３ａへと外部と並列接続され、良品のユニット１０の外部出力電極４のみが並列に接続されている。
【選択図】 図１

Description

本発明は、複数の半導体素子ユニットを設け、良品の半導体素子ユニットを選択的に接続した半導体装置およびその製造方法に関するものである。
ＳｉＣを用いた半導体装置はシリコンを用いたものと比較して高電圧、大電流、高温動作に優れているため電力用半導体装置への開発が進められている。しかしながらＳｉＣウエハはシリコンウエハに比べ欠陥の少ないものを作製するのが困難であり、大きな面積の半導体素子が必要とされる大電流容量の半導体装置を得ることが困難である。
そこで、ＳｉＣウエハ内に、ある程度の歩留まりが確保できる面積で、複数個の例えばショットキーダイオード等の半導体素子ユニット（以下、単にユニットという。）を形成し、上記複数のユニットで一つのＳｉＣチップを構成するように分割加工する。上記ＳｉＣチップには上記ユニットのショットキーバリア電極に達する開口を有する絶縁層が設けられ、上記複数のユニットにおける不良品のユニットのショットキーバリア電極は塗布された絶縁物により絶縁され、上記絶縁層を介して設けた金属層が上記ユニットの外部出力電極および配線層となって、良品のユニットのショトキーバリア電極のみを並列に接続し、欠陥の多いＳｉＣウエハでも大容量の半導体装置を歩留まり良く得ようとするものがある（例えば、特許文献１参照）。
特開２００４−１１１７５９号公報（第１頁）
しかしながら、上記ＳｉＣチップにおける良品のユニットを並列に接続する配線層は、数１０μｍ以上に十分厚く成膜しないと抵抗損失が大きくなってしまう。また、上記配線層はユニット間の分離部の絶縁層上にも形成されるので、高耐圧を確保するためには数１０μｍ以上の十分厚い絶縁層を成膜する必要がある。
しかしながら、ＳｉＣチップに上記のように厚膜の絶縁層と配線層を設けるため、機械的および熱的ストレスが大きくなり上記ＳｉＣウエハのそりが大きくなって半導体装置の製造が困難になったり、また、半導体装置の信頼性が低下するという問題点があった。
また、一般的に、シリコンウエハを用いた半導体装置の製造において、ウエハにおける成膜や加工は微細化の観点から、数μｍ以下の成膜と加工が可能なように製造装置が最適化されているため、上記のように配線層と絶縁膜の厚さを増加させることが困難になるという問題点があった。
本発明は、かかる課題を解決するためになされたものであり、優れた特性を有し、信頼性の向上した半導体装置を得ること、および上記半導体装置を、高歩留まりで容易に得ることのできる半導体装置の製造方法を得ることを目的とする。
本発明に係る第１の半導体装置は、半導体チップに形成された複数の半導体素子ユニットと、この半導体素子ユニット毎に、互いに独立して形成された外部出力電極と、良品と不良品の半導体素子ユニットの内、良品の半導体素子ユニットの上記外部出力電極に選択的に形成されたバンプと、このバンプと電気的に接続された配線層を設けた配線基板とを備えたものである。
本発明の第１の半導体装置は、半導体チップに形成された複数の半導体素子ユニットと、この半導体素子ユニット毎に、互いに独立して形成された外部出力電極と、良品と不良品の半導体素子ユニットの内、良品の半導体素子ユニットの上記外部出力電極に選択的に形成されたバンプと、このバンプと電気的に接続された配線層を設けた配線基板とを備えたもので、優れた特性を有するとともに信頼性が向上するという効果がある。またＳｉＣウエハが用いられ、優れた特性を有するとともに信頼性が向上するという効果がある。
実施の形態１．
図１は本発明の実施の形態１の半導体装置の断面図であり、半導体チップであるＳｉＣチップ９には、半導体素子ユニットであるショットキーバリアダイオードのユニット１０が複数個形成され、各ユニット１０は独立した外部出力電極４を持っている。
ＳｉＣチップ９に形成されたユニット１０のうち良品ユニットの外部出力電極４のみに、例えば溶融金属（Ｓｎ−Ｐｂ、Ｓｎ−Ａｇ、Ｓｎ−Ｃｕ、Ｓｎ−Ｂｉ、Ｓｎ−Ａｇ−Ｃｕ、Ｓｎ−Ａｇ−Ｂｉ、Ｓｎ−Ａｇ−Ｂｉ−Ｃｕ、Ａｕ−Ｓｎ等をさす。）からなる直径が数１０〜数１００μｍのバンプ１１が形成され、耐圧が不足していたり、リーク電流が大きかったりする不良品ユニットの外部出力電極４の上にはバンプは形成されていない。そして、不良品ユニットにはバンプが形成されていないので、ショットキーバリア側電極３は外部出力電極４からバンプ１１、配線基板１２の配線層１３、外部リード１３ａへと外部と並列接続され、良品のユニット１０の外部出力電極４のみが並列に接続されている。
配線基板１２とＳｉＣチップ９のギャップはアンダーフィル樹脂１９で充填され、ＳｉＣチップ９は溶融金属のペーストからなるダイボンド材１８でパッケージ基板１６に固定されている。ＳｉＣチップ９の裏面電極６は上記溶融金属がなじみやすいように最表面はＡｕ膜になっており、パッケージ基板１６の配線層１７に上記ダイボンド材１８を塗布し、その上にＳｉＣチップ９をのせて上記溶融金属の溶融温度まで加熱して冷却すれば上記溶融金属のペーストが固化し、ＳｉＣチップ９はパッケージ基板１６に固定されるとともに裏面電極６がパッケージ基板１６の配線層１７と電気的に接続される。配線層１７は外部リード１７ａにつながり、外部リード１７ａが良品のユニット１０のショトッキーバリアダイオード素子の共通の半導体側電極の出力となる。
一方、図１２は、比較として示す従来の半導体装置の断面図である。つまり、チップ内を複数個のユニット１０に分け、チップには、上記ユニット１０のショトッキーバリア電極５２、５３に達する開口を有する絶縁層５５が設けられている。上記複数のユニットのうち、不良品のユニットのショトキーバリア電極５２には絶縁物５１を塗布して絶縁して後、上記絶縁層５５を介して金属層５４を設けてユニット１０の外部出力電極および配線層とし、上記配線層により良品のユニットのショトキーバリア電極５３のみを並列に接続する。なお、上記金属層５４はユニット１０間の分離部の絶縁層５５の上にも形成されている。
図１に示す本実施の形態の半導体装置に係わるＳｉＣチップ９は以下のようにして得ることができる。
つまり、半導体ウエハとしてｎ＋型ＳｉＣウエハ１ａ上にｎ型ＳｉＣエピタキシャル層２を堆積し、次に、例えばＴｉやＮｉなどの金属を数１００ｎｍ成膜し加工することにより複数個のショットキーバリア電極３を形成して、上記ＳｉＣウエハ１ａに複数個のユニット１０を形成する。上記ショットキーバリア電極３上に例えばＡｌを１μｍ程度成膜して加工することにより外部出力電極４を形成する。バンプの溶融金属がなじみやすいように外部出力電極の最表面をＡｕ膜にする場合は、さらにＣｒ−Ｎｉ−Ａｕなどを成膜する。
さらに、例えばポリイミド膜を数μｍ程度成膜して、外部出力電極４の一部のみ開口した保護膜５とし、ｎ＋型ＳｉＣウエハ１ａの裏面は例えばニッケルと金を成膜して裏面電極６とする。
次に、上記外部出力電極４がユニット１０の金属側出力電極、裏面電極６が半導体側出力電極として、ＳｉＣウエハ内のユニット１０を下記のようにして良否判定し、良品ユニットの外部出力電極４のみにバンプを形成してＳｉＣウエハ部材を得、これを分割加工して複数のユニット１０を有するＳｉＣチップ９とする。
図２により、ＳｉＣウエハに所定の歩留まりが得られるようにユニットを設ける方法を説明するが、図２（ａ）は本実施の形態の半導体装置に係わる、ＳｉＣチップ９の平面図、図２（ｂ）は、図２（ａ）におけるＡ−Ａ´線での断面図であり、簡単にするためにユニット１０を４×４個配置した例を示している。
例えば１００Ａの電流容量を持つ半導体装置を作製する場合、ＳｉＣチップ９のショトキーバリア電極３の面積に対する電流容量は３Ａ／ｍｍ２程度であるので約６ｍｍ角の面積のショトキーバリアが必要になる。例えば、ＳｉＣウエハの欠陥密度が１０個／ｃｍ２以下であると、上記面積では５％以下の歩留まりしか得られなく量産化が困難となる。そこで本実施の形態においては各ユニット１０のショトキーバリア電極３の面積を十分な歩留まりが得られる大きさに設定する。例えば欠陥密度が１０個／ｃｍ２程度であってもユニット１０のショトキーバリア電極３の面積を１ｍｍ角にすれば８０％以上の歩留まりが得られ、このユニット１０をＳｉＣチップ９に複数個配置すれば８０％以上の確率で良品ユニットが得られる。
そこで、図２（ａ）に示すようにユニット１０を４×４個配置した場合では、歩留まりが８０％であると３個程度のユニットが不良ユニットとなる計算になる。本実施の形態に係わるＳｉＣチップ９では良品のユニットの外部出力電極４のみに溶融金属からなる直径が数１０〜数１００μｍの大きさのバンプ１１を形成しており、図２でバンプ１１がないユニットが不良ユニットである。
図３は本実施の形態の半導体装置に係わる、配線層を設けた配線基板からなる配線基板部材の平面図であり、図２に示すバンプ１１を形成したＳｉＣチップ９と接続されて半導体装置となる。
図３（ａ）は例えばセラミックや樹脂からなる配線基板１２の表面に、少なくともＳｉＣチップ９においてバンプ１１が形成される領域に対応して配線層１３が形成された場合であり、上記配線層１３は外部リード１３ａに接続されている。配線層１３と外部出力電極４はバンプ１１によって電気的に接続されるので、バンプ１１が形成された良品ユニットの電極のみが並列に接続される。
また、ユニット１０の配列間隔は１ｍｍ以上であるので、シリコンウエハを用いた半導体装置の製造は、シリコンチップの配線基板への実装工程においては幅数１００μｍ〜数ｍｍ、厚さ数１０〜数１００μｍのパターンを形成するように最適化された製造装置が用いられるため、上記製造装置と形成技術で、本実施の形態に係わる配線基板１２の配線層１３のパターンを容易に作製でき、配線層１３の膜厚も容易に数１０〜数１００μｍの厚さに形成でき、電気抵抗の低い配線が可能となる。
なお、本実施の形態におけるユニット１０はショトキバリアダイオードであり、ＳｉＣチップ９の表面からの出力は一種類だけであるので配線層１３は図３（ｂ）に示すように配線基板１２の表面全面に形成された単純なパターンでもよく、配線基板１２の作製工程を簡略化できる。
以上のように、本実施の形態の半導体装置は、半導体ウエハとしてＳｉＣウエハを用いているので、高電圧、大電流、高温動作性にすぐれ、電力用半導体装置として用いることができる。
また、本実施の形態の半導体装置は、ＳｉＣチップ９と図３に示す配線基板部材とを接続することにより得ることができるが、上記のようにＳｉＣウエハに設けるユニットを所定の歩留まりが確保できる程度の面積に設定し、良品のユニットの電極のみにバンプ１１を形成し、このバンプ１１を用い、ＳｉＣチップ９とは別の配線基板１２に設けた配線層１３で上記良品のユニットの外部電極を並列に接続したので、優れた特性の半導体装置を歩留まり良く得ることができる。また、バンプ１１で接続するのでＳｉＣチップ９で発生した熱をパッケージ側だけでなく配線基板側にも逃がすことが可能になりより高温での動作や高電流での動作が可能になる。
また、図１２に示すように、ＳｉＣチップに配線層５４や絶縁膜層５１を直接成膜して設けないので、厚膜のためのストレスによるＳｉＣウエハのそりや膜応力の発生が防止できるため半導体装置の信頼性が向上し、上記成膜工程が必要でないので製造が簡便になりコストを削減できる。また、配線基板１２へバンプ１１接続することにより、外部リードへの接続も同時にできるので実装工程が簡便になりコストを削減できる。
配線層１３がＳｉＣチップ９に近すぎると例えばユニット１０間の分離部上で放電したり分離耐圧に影響したりするが、バンプ１１による接続であるので、配線層１３はＳｉＣチップ９からバンプ１１の大きさの距離（バンプ１１の直径である数１０〜数１００μｍの大きさ）だけ離せるので、図１２に示す従来の半導体装置より、容易に高耐圧を実現できる。また、上記従来の半導体装置において、ユニット間の分離部の絶縁層５５上に金属層５４が形成されることにより、ユニット１０の耐圧が低下するのを防止できる。
図１２に示す従来の半導体装置において、絶縁層５５にはＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で成膜した、厚さ１μｍ程度のＰＳＧ（Ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜などの酸化膜を使用するが、ＰＳＧ膜の絶縁破壊耐圧は２〜６ＭＶ／ｃｍ程度であるので、耐圧は２００〜６００Ｖとなり、定格電圧がｋＶ台の半導体装置は実現できない。５ｋＶの耐圧の半導体装置を作製するには絶縁層は８〜２５μｍもの厚い膜が必要になり成膜が困難になる。
一方、本実施の形態においては、例えばバンプ１１を１００μｍとすると配線層１３とＳｉＣチップ９は１００μｍ離れるので、保護膜５とアンダーフィル樹脂１９の絶縁破壊耐圧を１ＭＶ／ｃｍ程度と低めに見積もっても１０ｋＶの耐圧が確保でき、本実施の形態の半導体装置は、従来の１０〜１００倍の定格電圧を有することができる。
一般的に、電力用半導体装置の配線層の抵抗は、ＯＮ抵抗に比べて十分小さい必要があり５ｍΩ以下が望ましい。図１２に示す従来の半導体装置における金属層には、シリコンウエハを用いた半導体装置の製造装置では数μｍ以下の成膜ができるように最適化されているため、通常数μｍ以下の厚さのアルミ系の配線材料を使用する。配線の長さと幅の比を１０：１として、シリコンウエハを用いた半導体装置の製造装置としては厚い、３μｍの厚さのアルミ配線を使用したとしても、アルミ配線の抵抗は３μΩｃｍ程度であるので配線抵抗は１００ｍΩになり、５ｍΩ以下の抵抗にするには６０μｍもの厚い膜が必要になり成膜が困難になる。
一方、本実施の形態においては、配線基板１２の配線層１３は、ＳｉＣチップ９とは別の配線基板１２に形成されたものであるので、シリコンチップを配線基板へ実装する製造工程が適用できる。そのため、本実施の形態の半導体装置の製造において、幅が数１００μｍ〜数ｍｍ、厚さ数１０〜数１００μｍのパターンを形成するように最適化された装置が用いられ、配線層に銅を使用することができる。銅配線はアルミ配線よりも抵抗が低く１．８μΩｃｍ程度なので配線の長さと幅の比を１０：１とすると５ｍΩ以下の抵抗にするには３６μｍの厚さの銅配線が必要になるが、上記のようにこの厚さは容易に実現でき、さらに配線層の厚さを数１００μｍ以上にすることも容易である。この場合は配線抵抗を０．５ｍΩ以下にすることもできるし、配線の長さと幅の比を１００：１としても５ｍΩ以下の抵抗になるのでより多くのユニットを並列接続することができる。以上のように、本実施の形態の半導体装置は、配線抵抗の低い銅配線を用い、十分な厚さの配線が得られるので電流容量を従来の２０〜２００倍にすることができる。
実施の形態２．
図４は、本発明の実施の形態２の半導体装置の製造方法における、半導体ウエハであるＳｉＣウエハ１ａ上へのバンプ形成の工程を示す説明図で、ＳｉＣウエハ１ａに形成されたユニット１０の良否を判定するウエハテスト（以下、単にウエハテストという。）のデータをソルダーシュート装置のコントローラー２１に送り、ソルダーシュート装置で良品ユニットの外部出力電極４上にだけ選択的に溶融金属からなるバンプ１１を形成する。
つまり、ウエハテスター２０にかけて、ウエハテストを行うが、ＳｉＣウエハ１ａの裏面電極６でウエハテスター２０のステージ（図示されていない）に接続し、各ユニット１０の外部出力電極４にプローブなどで電気的に接続してユニット１０の良否を検査する｛図４（ａ）｝。
次に、溶融金属を滴下する装置（以下、「ソルダーシュート装置」という）でバンプ１１を形成するが、ソルダーシュート装置はインクジェット印刷装置と同様な動作でインクの代わりに溶融金属の液滴をウエハの所定の位置に滴下する装置で、ウエハテスター２０によるウエハテストデータに基づいて、ソルダーシュート装置によりバンプ１１の形成を行う。
即ち、上記ソルダーシュート装置のヘッド２２中の溶融金属槽に設置された圧電素子に、上記ウエハテストデータに基づいてコントローラー２１からパルスを印加することにより、ヘッド２２のノズル２３から溶融金属の液滴を良品ユニット１０の外部出力電極４に滴下する。上記液滴の直径はパルス信号とノズル径によって決まり、数１０〜数１００μｍの粒を形成でき、ヘッド２２から数ｍｍ離してＳｉＣウエハ１ａを配置して上記溶融金属の粒を滴下することにより溶融金属のバンプをＳｉＣウエハ１ａ上に形成する。
つまり、インクジェット印刷機で印刷するのと同様に、コントローラー２１でヘッド２２をＳｉＣウエハ１ａのバンプ形成位置に持っていき圧電素子にパルスを印加して上記液滴を滴下すれば所望の位置にバンプ１１が形成される｛図４（ｂ）｝。この時、バンプを形成する外部出力電極は薄いＡｕ膜などが成膜してある方が溶融金属のなじみがよいので外部出力電極がＡｌの場合は例えばＣｒ−Ｎｉ−Ａｕなどを成膜する場合がある。バンプ１１の形状はＳｉＣウエハ１ａの温度で決まり、例えば室温であれば溶融金属の液滴はＳｉＣウエハ１ａに触れるとすぐに固化して球状や半球状のバンプが形成される。また、ＳｉＣウエハ１ａの温度をある程度上げて溶融金属の溶融温度付近にしておけばユニットの外部出力電極全体に上記金属を広げることもできる。複数個の溶融金属の液滴を同じ場所に滴下することも可能なので外部出力電極の面積に対して十分な量の溶融金属の粒を滴下すれば外部出力電極全体に広がった丘状のバンプを形成することもできる。
本実施の形態に示すように、ウエハテストデータを用いて、良品ユニットの電極にバンプを形成できるソルダーシュート装置などの装置を用いれば、バンプ材料の成膜や加工の必要がないので工程が簡便になりコストを削減できる。
上記のようにして、良品ユニットの外部出力電極４のみにバンプを形成してＳｉＣウエハ部材を得、これを複数のユニット１０を有するＳｉＣチップ９に分割加工し、図５に示すようにＳｉＣチップ９上のバンプ１１と、配線基板１２に設けた配線層１３とが重なるように置いた後に加熱して冷却することによりバンプ１１が溶けて配線層１３と接続される。図５は本実施の形態の半導体装置の製造方法における、配線層の接続工程を説明するための斜視図である。
なお、図１に示すようにアンダーフィル樹脂１９は、ＳｉＣチップ９を固定しバンプ接合部の信頼性を向上するために用いられるが、バンプ１１の接合後にＳｉＣチップ９と配線基板１２の間に注入してもよいし、接合前にチップの上に塗布しておいてもよい。
また、ＳｉＣチップ９をパッケージ基板１６に固定する時に、加熱温度が高すぎたり、時間が長すぎてバンプ１１が溶融することを防止するには、バンプ１１にダイボンド材１８の金属よりも融点の高い金属を使用する。
また、裏面電極６とパッケージ基板１６の配線層１７を接続する溶融金属のダイボンド材１８は完全に固化せずに仮固定して、配線基板１２をＳｉＣチップ９の上にのせて加熱してバンプ１１と配線層１３を接続する時に、裏面の溶融金属のペーストのダイボンド材１８を固化するようにしてもよい。また、保護膜５の外部出力電極４開口部の大きさを最終的なバンプの大きさ程度にして、溶融金属が溶けても開口部で制限されるようにしてもよい。例えば直径１００μｍの開口にして直径８０μｍ程度の溶融金属の粒をのせておけば裏面の溶融金属のペーストのダイボンド材１８を固化するときに外部出力電極４上の溶融金属の粒も溶けて開口部に半球状のバンプが形成される。またＳｉＣチップ９の固定には導電性のダイボンド材（例えば樹脂接着剤に銀フィラーなどの導電性のフィラーを混ぜた導電性接着剤）を用いてもよい。
実施の形態３．
本発明の実施の形態３の半導体装置の製造方法は、実施の形態２において、ソルダーシュート装置でバンプを形成した代わりに、バンプをボールボンダで形成する他は、実施の形態２と同様な半導体装置の製造方法であり、図６は、本実施の形態の半導体装置の製造方法に係わるバンプ形成工程を説明する図である。
例えば、金バンプ３４を金のボールボンダ装置で形成する工程で、ウエハテスター２０によるウエハテストデータに基づいて、コントローラー３１により、良品ユニットの外部出力電極４のみに、金のワイヤ３２をキャピラリ３３で押し付けて接合してワイヤ３２を切ることにより金バンプ３４を形成する。
この時、ＳｉＣウエハ１ａは例えば１００℃程度に加熱され、キャピラリには加圧だけでなく超音波も印加される場合がある。
このようにウエハテストデータに基づき選択的に良品ユニットのみにバンプを形成できるのでバンプ材料の成膜や加工の必要がないので工程が簡便になりコストを削減できる。
実施の形態４．
本発明の実施の形態４の半導体装置の製造方法は、実施の形態２において、ソルダーシュート装置でバンプを形成した代わりに、写真製版技術を用いてＳｉＣウエハの良品ユニットの電極に選択的にバンプを形成する他は、実施の形態２と同様な半導体装置の製造方法であり、図７は、実施の形態４の半導体装置の製造方法に係わるバンプ形成工程を説明する図である。
本実施の形態の半導体装置の製造方法に係わるバンプ形成工程では、ソルダーシュート装置における溶融金属槽を有するヘッドを、露光ヘッド４２に置き換えて改造したものを用いることができる。露光ヘッド４２は直径１０〜数１００μｍのスポット光を照射できるようになっていて、その構造は例えば、ハロゲンランプなどの紫外線ランプ光源から光ファイバで露光ヘッド４２まで光を導入して、光ファイバの出口にシャッター４３を設けて露光のＯＮ／ＯＦＦを可能にしたものである。
上記ウエハテスト後のＳｉＣウエハ１ａにレジストなどの感光性樹脂４４を塗布し、ウエハテストデータに基づいて、露光ヘッド４２が良品ユニットの外部出力電極４上にあるときに、順次コントローラー４１によりシャッター４３のＯＮ信号を出して良品ユニットの上の感光性樹脂４４を感光し感光部４７を得る｛図７（ａ）｝。
感光性樹脂４４としてポジ型のレジストを用いた場合は、現像すると感光部４７が開口し、良品ユニットの外部出力電極４のみが開口した感光性樹脂４４の上に蒸着などの方法で溶融金属膜４５を成膜する｛図７（ｂ）｝。次に、感光性樹脂４４を有機溶剤などで取り除くと良品ユニットの外部出力電極４の上にだけバンプ４６を形成できる｛図７（ｃ）｝。
写真製版技術において、マスクを用いて感光性レジストを露光現像してマスクパターンを上記レジストに転写する場合は、ウエハテスト結果に対応してマスクを作製することになるが、良品ユニットの分布はウエハごとに異なるので、ウエハごとにマスクを作製することになり実用的でない。また、電子ビームなどによる直接描画装置を用いればウエハテスト結果に基づきウエハごとに露光パターンを変えることは容易であるが装置が高価なためランニングコストが増大してしまう。
一方、本実施の形態においては、必要なバンプの直径が数１０〜数１００μｍであるので、上記のようにマスクを用いた写真製版技術や直接描画装置ほどの解像度は必要なく、本実施の形態のように、ソルダーシュート装置を改造することによりバンプを形成することができるので設備投資が少ない。
実施の形態５．
本発明の実施の形態５の半導体装置は、実施の形態１の半導体装置における半導体素子ユニット１０がＳｉＣショトキバリアダイオードの電力素子である代わりに、ＳｉＣ縦型ＭＯＳＦＥＴ半導体素子を形成した他は実施の形態１と同様である。
図８（ａ）は、本発明の実施の形態５の半導体装置に係わる、ＳｉＣチップ９の平面図であり、実施の形態１と同様にＳｉＣ縦型ＭＯＳＦＥＴ半導体素子のユニット１０を４×４個配置した例を示している。つまり、縦型ＭＯＳＦＥＴの場合ＳｉＣチップ９の表面側にはゲート電極の外部出力電極７とソース電極の外部出力電極８がありドレイン電極はＳｉＣチップ９の裏面電極から出力する。良品のユニットのゲート電極の外部出力電極７とソース電極の外部出力電極８の上のみにバンプ１１が形成され、図８（ａ）でバンプ１１がないユニットが不良ユニットである。
図８（ｂ）は、図８（ａ）のＳｉＣチップ９と接続される、配線基板部材の平面図であり、例えばセラミックや樹脂からなる配線基板１２の表面には、ＳｉＣチップ９のソース電極の外部出力電極８上のバンプ１１の配列間隔に対応して櫛歯状に配線層１４が形成され、配線層１４は外部リード１４ａに接続され、またＳｉＣチップ９のゲート電極の外部出力電極７上のバンプ１１の配列間隔に対応して櫛歯状に配線層１５が形成されている。
配線層１５は外部リード１５ａに接続され、配線層１５の配列間隔はユニットの配列間隔に等しく１ｍｍ以上であるので、一般的に、シリコンウエハを用いた半導体装置の製造において、シリコンチップの配線基板への実装工程においては幅数１００μｍ〜数ｍｍ、厚さ数１０〜数１００μｍのパターンを形成するように最適化された装置が用いられるため、上記製造装置と形成技術で配線層１４、１５は容易に数１０〜数１００μｍの厚さに形成できて、さらに外部リード１４ａ、１５ａも一体で形成することも可能である。配線基板１２をＳｉＣチップ９の上に重ねて配線層１４、１５とバンプ１１を電気的に接続することにより、外部リード１４ａ、１５ａとユニット１０のソース電極とゲート電極がそれぞれ電気的に接続される。
図９は、本実施の形態の半導体装置に係わる、ＳｉＣチップ９と配線基板部材の実装構造を説明するための斜視図であり、パッケージ基板１６の表面にはＳｉＣチップ９を固定するとともに裏面電極と電気的につながる配線層１７が形成されている。配線層１７は外部リード１７ａにつながっている。ユニットのドレイン電極はチップ９の裏面電極からパッケージ基板１６の配線層１７、外部リード１７ａへと外部と接続され、ソース電極はバンプ１１から配線基板１２の配線層１４、外部リード１４ａへと外部と接続され、ゲート電極はバンプ１１から配線板１３の配線層１５、外部リード１５ａへと外部と接続される。不良品ユニットにはバンプ１１が形成されないので、良品ユニットのソース電極とゲート電極のみが並列に接続される。
本実施の形態の半導体装置は、実施の形態１の半導体装置と同様な効果が得られるが、特に、配線層１４、１５を、抵抗の低い銅配線を用いて十分な厚さに形成できるので、配線抵抗を容易に低減でき、電流容量を従来の２０〜２００倍にすることができることによりさらに下記効果を得ることができる。
つまり、本実施の形態に係わるＳｉＣ縦型ＭＯＳＦＥＴ半導体素子は、図８および図９に示すように、ソース電極の外部出力電極７とゲート電極の外部出力電極８を分離して並列接続するため、ソース電極の外部出力電極７とゲート電極の外部出力電極８に対応して互いに分離して配置された配線層１４、１５が必要であり、配線層の幅に対して長さが長くなるため、上記のように配線抵抗を低減できることによる効果が顕著となるのである。
実施の形態６．
本発明の実施の形態６は、実施の形態１または実施の形態５において、バンプの設置状態が図１０である他は、実施の形態１または実施の形態５と同様の半導体装置である。なお、図１０は、本発明の実施の形態６の半導体装置に係わる、ＳｉＣチップ９に形成したユニット上のバンプの設置状態を示す平面図である。
図１０（ａ）はユニット１０がショットキーバリアダイオード素子のように表面に一種類の外部出力電極４がある場合、図１０（ｂ）はユニット１０がＳｉＣ縦型ＭＯＳＦＥＴ半導体素子のように表面に二種類の外部出力電極７、８がある場合を示し、上記実施の形態１〜５では各ユニットの外部出力電極にバンプを一個ずつ配置した例であるのに対して、バンプが複数個の場合である。外部出力電極４に複数個のバンプ１１を形成し、複数のバンプで接続することにより接続抵抗を下げたり、バンプ接続部のストレスを緩和したりする効果がある。また、図１０（ｂ）に示すように、ＳｉＣ縦型ＭＯＳＦＥＴ半導体素子では、電流の流れないゲート電極の外部出力電極７よりも電流を流すソース電極の外部出力電極のバンプの数を増やすことによって接続抵抗を下げることもできる。
実施の形態７．
本発明の実施の形態７は、実施の形態１または実施の形態５において、バンプの設置状態が図１１である他は、実施の形態１または実施の形態５と同様の半導体装置である。なお、図１１は、本発明の実施の形態６の半導体装置に係わる、ＳｉＣチップ９に形成したユニット上のバンプの設置状態を示す平面図である。
図１１（ａ）はユニット１０がショットキーバリアダイオード素子のように表面に一種類の外部出力電極４がある場合、図１１（ｂ）はユニット１０がＳｉＣ縦型ＭＯＳＦＥＴ半導体素子のように表面に二種類の外部出力電極７、８がある場合を示し、上記実施の形態１〜６では良品のユニットの外部出力電極のみにバンプを形成した場合を示すのに対して、ＳｉＣチップにおける外部出力電極４以外の領域にも、ユニットの外部出力電極と配線層との接続を目的としない、ダミーのバンプ１１ａを形成した場合で、ダミーバンプ１１ａによりＳｉＣチップで発生した熱を配線基板側に効率良く逃がすことができ、接続用バンプ１１のストレスをダミーバンプ１１ａの配列によって緩和させることもできる。
ダミーバンプ１１ａは電気的にはユニットの外部出力電極とは接続されていないので配線層１４、１５に接続すればよい。または配線基板上のダミーバンプ１１ａが対向する位置に配線層１４、１５とは電気的に分離された電極パッドを設けてダミーバンプ１１ａと接続してもよい。
なお、上記のようにユニットの間にダミーバンプを配置したが、ユニットアレイの外側（チップの周辺部）にも配置できる。
本発明の実施の形態１の半導体装置の断面図である。 本発明の実施の形態１の半導体装置に係わる、ＳｉＣチップの平面図と断面図である。 本発明の実施の形態１の半導体装置に係わる、配線基板部材の平面図である。 本発明の実施の形態２の半導体装置の製造方法における、バンプ形成の工程を示す説明図である。 本発明の実施の形態２の半導体装置の製造方法における、配線層との接続工程を説明するための斜視図である。 本発明の実施の形態３の半導体装置の製造方法に係わるバンプ形成工程の説明図である。 本発明の実施の形態４の半導体装置の製造方法に係わるバンプ形成工程の説明図である。 本発明の実施の形態５の半導体装置に係わる、ＳｉＣチップの平面図とこれと接続される配線基板部材の平面図である。 本発明の実施の形態５の半導体装置に係わる、ＳｉＣチップと配線基板部材の実装構造を説明するための斜視図である。 本発明の実施の形態６の半導体装置に係わる、ＳｉＣチップに形成した半導体素子ユニット上のバンプの設置状態を示す平面図である。 本発明の実施の形態７の半導体装置に係わる、ＳｉＣチップに形成した半導体素子ユニット上のバンプの設置状態を示す平面図である。 従来の半導体装置の断面図である。
符号の説明
１ ＳｉＣウエハ部材、１ａ ＳｉＣウエハ、３ ショトキーバリア電極、４ 外部出力電極、７ ゲート電極の外部出力電極、８ ソース電極の外部出力電極、９ ＳｉＣチップ、１０ 半導体素子ユニット、１１ バンプ、１１ａ ダミーバンプ、１２ 配線基板、１３，１４，１５ 配線層、２０ ウエハテスター、２１ コントローラー（ソルダージュート装置）、２２ ヘッド（ソルダージュート装置）、２３ ノズル（ソルダージュート装置）、３１ コントローラー（ボールボンダ装置）、３２ 金ワイヤ、３３ キャピラリ（ボールボンダ装置）、４１ コントローラー、４２ 露光ヘッド、４３ シャッター、４４ 感光性樹脂、４６ バンプ。


Claims (8)

  1. 半導体チップに形成された複数の半導体素子ユニットと、この半導体素子ユニット毎に、互いに独立して形成された外部出力電極と、良品と不良品の半導体素子ユニットの内、良品の半導体素子ユニットの上記外部出力電極に選択的に形成されたバンプと、このバンプと電気的に接続された配線層を設けた配線基板とを備えた半導体装置。
  2. 半導体素子ユニットが、ＳｉＣウエハを用いたショットキーダイオードまたはＳｉＣウエハを用いたＭＯＳＦＥＴ半導体素子であることを特徴とする請求項１に記載の半導体装置。
  3. 半導体チップの外部出力電極以外の領域と、配線基板とに接合するバンプを備えたことを特徴とする請求項１または請求項２に記載の半導体装置。
  4. 半導体ウエハに複数の半導体素子ユニットを形成する工程と、上記半導体素子ユニットの良否を判定する工程と、良品と不良品の半導体素子ユニットの内、良品の半導体素子ユニットの外部出力電極に選択的にバンプを形成して半導体ウエハ部材を得る工程と、上記半導体ウエハ部材を分割加工して複数の半導体素子ユニットを有する半導体チップを得る工程と、配線基板に設けられた配線層と上記バンプとを電気的に接続する工程とを備えた半導体装置の製造方法。
  5. 半導体素子ユニットが、ＳｉＣウエハを用いたショットキーダイオードまたはＳｉＣウエハを用いたＭＯＳＦＥＴ半導体素子であることを特徴とする請求項４に記載の半導体装置の製造方法。
  6. バンプを形成する工程が、良品と不良品の半導体素子ユニットを判別するテスト結果に基づき、良品の半導体素子ユニットの外部出力電極に選択的に溶融金属を滴下してバンプを形成する工程であることを特徴とする請求項４または請求項５に記載の半導体装置の製造方法。
  7. バンプを形成する工程が、良品と不良品の半導体素子ユニットを判別するテスト結果に基づき、良品の半導体素子ユニットの外部出力電極に選択的にバンプボンダーでバンプを形成する工程であることを特徴とする請求項４または請求項５に記載の半導体装置の製造方法。
  8. バンプを形成する工程が、良品と不良品の半導体素子ユニットを判別するテスト結果に基づき、半導体ウエハに設けた感光性樹脂層において、良品の半導体素子ユニットの外部出力電極上に開口を形成するように上記感光性樹脂層を選択的に順次露光し、上記開口にバンプを形成して、良品の半導体素子ユニットの外部出力電極に選択的にバンプを形成する工程であることを特徴とする請求項４または請求項５に記載の半導体装置の製造方法。


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DE102005059224A DE102005059224B4 (de) 2004-12-14 2005-12-12 SiC-Halbleitervorrichtung und Herstellungsverfahren dafür
CNB2005101296333A CN100433331C (zh) 2004-12-14 2005-12-14 半导体器件及其制造方法
US12/201,764 US7880763B2 (en) 2004-12-14 2008-08-29 Semiconductor device and manufacturing method therefor
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008140857A (ja) * 2006-11-30 2008-06-19 National Institute Of Advanced Industrial & Technology 半導体装置及びその製造方法
JP2009032909A (ja) * 2007-07-27 2009-02-12 Toko Inc ショットキーバリアダイオードの製造方法
WO2013021684A1 (ja) * 2011-08-11 2013-02-14 住友電気工業株式会社 電力用半導体装置
JP2013110388A (ja) * 2011-10-28 2013-06-06 Hitachi Ltd 半導体装置
JP2014157926A (ja) * 2013-02-15 2014-08-28 National Institute Of Advanced Industrial & Technology 接合方法及び半導体モジュールの製造方法
WO2016067414A1 (ja) * 2014-10-30 2016-05-06 三菱電機株式会社 半導体装置及びその製造方法

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080014693A1 (en) * 2006-07-12 2008-01-17 General Electric Company Silicon carbide vertical mosfet design for fast switching applications
JP2008211125A (ja) 2007-02-28 2008-09-11 Spansion Llc 半導体装置およびその製造方法
US20090294958A1 (en) * 2008-05-30 2009-12-03 Broadcom Corporation Wafer level redistribution using circuit printing technology
CA2769940C (en) * 2009-08-04 2016-04-26 Gan Systems Inc. Island matrixed gallium nitride microwave and power switching transistors
US9029866B2 (en) 2009-08-04 2015-05-12 Gan Systems Inc. Gallium nitride power devices using island topography
US9818857B2 (en) 2009-08-04 2017-11-14 Gan Systems Inc. Fault tolerant design for large area nitride semiconductor devices
CN102842556B (zh) * 2011-06-21 2015-04-22 万国半导体(开曼)股份有限公司 双面外露的半导体器件及其制作方法
US8450152B2 (en) * 2011-07-28 2013-05-28 Alpha & Omega Semiconductor, Inc. Double-side exposed semiconductor device and its manufacturing method
US8742533B2 (en) * 2011-08-29 2014-06-03 Formosa Microsemi Co., Ltd Constant current semiconductor device having a schottky barrier
US8772144B2 (en) 2011-11-11 2014-07-08 Alpha And Omega Semiconductor Incorporated Vertical gallium nitride Schottky diode
US8772901B2 (en) 2011-11-11 2014-07-08 Alpha And Omega Semiconductor Incorporated Termination structure for gallium nitride schottky diode
KR101837877B1 (ko) * 2013-10-29 2018-03-12 갠 시스템즈 인크. 대면적 질화물 반도체 디바이스들을 위한 장애 허용 설계
US10541153B2 (en) * 2017-08-03 2020-01-21 General Electric Company Electronics package with integrated interconnect structure and method of manufacturing thereof
US10541209B2 (en) 2017-08-03 2020-01-21 General Electric Company Electronics package including integrated electromagnetic interference shield and method of manufacturing thereof
US10804115B2 (en) 2017-08-03 2020-10-13 General Electric Company Electronics package with integrated interconnect structure and method of manufacturing thereof
US10973128B2 (en) * 2017-08-30 2021-04-06 Panasonic Intellectual Property Management Co., Ltd. Flexible printed circuit and imaging apparatus including same
KR102459089B1 (ko) * 2017-12-21 2022-10-27 삼성전자주식회사 반도체 패키징 장비 및 이를 이용한 반도체 소자의 제조방법
EP4002445A1 (en) * 2020-11-18 2022-05-25 Infineon Technologies Austria AG Device package having a lateral power transistor with segmented chip pad

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4608374A (en) 1983-11-07 1986-08-26 Hoechst-Roussel Pharmaceuticals Inc. 11-substituted 5H,11H-pyrrolo[2,1-c][1,4]benzoxazepines as antipsychotic and analgesic agents
JPS62190360A (ja) 1986-02-17 1987-08-20 株式会社東芝 カスケ−ド結合ヒ−トポンプ装置
JPS62194652A (ja) * 1986-02-21 1987-08-27 Hitachi Ltd 半導体装置
JPS6338344A (ja) 1986-08-04 1988-02-18 Nippon Telegr & Teleph Corp <Ntt> 決議通信方式
JPS63272058A (ja) * 1987-04-30 1988-11-09 Fujitsu Ltd 半導体装置の製造方法
JPH0831459B2 (ja) 1987-05-27 1996-03-27 日本電気株式会社 ボ−ルバンプ形成方法及びその装置
JP3224978B2 (ja) * 1995-10-27 2001-11-05 富士通株式会社 半導体装置
US5597737A (en) * 1995-11-03 1997-01-28 Motorola Inc. Method for testing and burning-in a semiconductor wafer
US6075279A (en) * 1996-06-26 2000-06-13 Sanyo Electric Co., Ltd. Semiconductor device
JP3609540B2 (ja) 1996-06-28 2005-01-12 三洋電機株式会社 半導体装置
JPH11135834A (ja) * 1997-10-27 1999-05-21 Matsushita Electric Ind Co Ltd 発光ダイオード装置及びその製造方法
JP2000022071A (ja) * 1998-06-29 2000-01-21 Denso Corp バンプを有する電子部品
JP2000164792A (ja) * 1998-11-30 2000-06-16 Hitachi Ltd 半導体装置およびその製造方法
TW460927B (en) * 1999-01-18 2001-10-21 Toshiba Corp Semiconductor device, mounting method for semiconductor device and manufacturing method for semiconductor device
JP3549425B2 (ja) 1999-02-24 2004-08-04 シャープ株式会社 半導体装置及びその製造方法
JP3588641B2 (ja) * 1999-03-30 2004-11-17 松下電器産業株式会社 半導体装置の接合構造および接合方法
JP4142800B2 (ja) * 1999-04-07 2008-09-03 株式会社ルネサステクノロジ バンプ形成装置及びバンプ形成方法
JP3553413B2 (ja) * 1999-04-26 2004-08-11 富士通株式会社 半導体装置の製造方法
US6281064B1 (en) * 1999-06-04 2001-08-28 International Business Machines Corporation Method for providing dual work function doping and protective insulating cap
US6514779B1 (en) * 2001-10-17 2003-02-04 Cree, Inc. Large area silicon carbide devices and manufacturing methods therefor
DE10159851B4 (de) * 2001-12-06 2006-05-24 Infineon Technologies Ag Halbleiterbauelementanordnung mit verminderter Oszillationsneigung
JP3784319B2 (ja) * 2001-12-21 2006-06-07 株式会社サイネックス 半導体装置、半導体積層ユニット、およびその製造方法
JP3627238B2 (ja) * 2002-03-14 2005-03-09 日本電気株式会社 半導体装置およびその製造方法
US20030218246A1 (en) * 2002-05-22 2003-11-27 Hirofumi Abe Semiconductor device passing large electric current
US7230273B2 (en) * 2002-06-13 2007-06-12 Matsushita Electric Industrial Co., Ltd. Semiconductor device with a plurality of semiconductor elements each including a wide band-gap semiconductor
JP4557507B2 (ja) 2002-06-13 2010-10-06 パナソニック株式会社 半導体デバイス及びその製造方法
JP2004111759A (ja) * 2002-09-20 2004-04-08 Shindengen Electric Mfg Co Ltd 半導体装置の製造方法
TWI229401B (en) * 2003-02-19 2005-03-11 Via Tech Inc A wafer lever test and bump process and a chip structure with test pad
US20050151268A1 (en) * 2004-01-08 2005-07-14 Boyd William D. Wafer-level assembly method for chip-size devices having flipped chips

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008140857A (ja) * 2006-11-30 2008-06-19 National Institute Of Advanced Industrial & Technology 半導体装置及びその製造方法
JP2009032909A (ja) * 2007-07-27 2009-02-12 Toko Inc ショットキーバリアダイオードの製造方法
JP4512121B2 (ja) * 2007-07-27 2010-07-28 旭化成東光パワーデバイス株式会社 ショットキーバリアダイオードの製造方法およびショットキーバリアダイオード
WO2013021684A1 (ja) * 2011-08-11 2013-02-14 住友電気工業株式会社 電力用半導体装置
JP2013110388A (ja) * 2011-10-28 2013-06-06 Hitachi Ltd 半導体装置
JP2014157926A (ja) * 2013-02-15 2014-08-28 National Institute Of Advanced Industrial & Technology 接合方法及び半導体モジュールの製造方法
WO2016067414A1 (ja) * 2014-10-30 2016-05-06 三菱電機株式会社 半導体装置及びその製造方法
JPWO2016067414A1 (ja) * 2014-10-30 2017-04-27 三菱電機株式会社 半導体装置及びその製造方法

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