JPWO2004102653A1 - 半導体装置およびインターポーザー - Google Patents
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Abstract
Description
図10に示すスタック半導体装置1は、マルチチップパッケージあるいはダイスタックと呼ばれる構造である。基板12上に半導体素子10を積み重ね、各々の半導体素子10と基板12に設けた接続電極13とをワイヤボンディングにより接続し、封止樹脂14によって基板12の片面側(半導体素子搭載面側)を樹脂封止し、基板12の実装面にはんだボール16を接合してある。
図11に示すスタック半導体装置2は、パッケージスタックと呼ばれる構造である。基板12にフリップチップにより半導体素子10を搭載した半導体装置11を複数個積み重ねてあり、各半導体装置11は基板12間のはんだボール18を介して電気的に接続されている。
図10に示したマルチチップパッケージあるいはダイスタック構造を有するスタック半導体装置1は、複数の半導体素子10を1つのスタック半導体装置1の中にコンパクトに収納できるという利点がある。
しかし、製品試験は、基板12に複数の半導体素子10を搭載した後にはんだボール16を試験用パッドとして用いて行なうので、一部の半導体素子10が不良であった場合でも製品1が全体として不良と判定され、良品の半導体素子10も廃棄されてしまうという問題がある。
この問題は、半導体素子10の積層数が多くなるほど顕著になる。すなわち、半導体素子10の積層数が増えると不良品の半導体素子10が製品1に含まれる確率が高まるので、製品1の不良発生率が高まり、無駄に廃棄される良品の半導体素子10が増大する。
上記問題を解消するには、予め個々の半導体素子10を試験して良否判定した後に基板12に搭載すればよい。しかし、従来の半導体素子10を直接試験することは以下の理由で困難であった。
すなわち、半導体素子10を試験するには電極端子(アルミニウムパッド)を試験装置に接続する必要があるが、電極端子は配置間隔が50〜100μmと狭いため、電極端子と接続するための特殊なソケットを備えた専用の試験装置を用いる必要があり、それにより製造コストが上昇せざるを得ない。
これに対して、図11に示すスタック半導体装置2の場合は、半導体素子10を基板12に搭載した半導体装置11を個々に予め試験して良否判定した後に、良品の半導体装置11のみを複数個積み重ねて製品2とする方法が可能である。
しかし、この方法では、(1)基板12の個数が増えて製造コストが増大し、(2)基板12同士の接合は半導体素子10の搭載領域より外側の基板周縁部で行なうので半導体装置11の平面寸法、そして結局はスタック半導体装置2の平面寸法を小型化できず、(3)半導体素子10と共に基板12も複数個を積層するのでスタック半導体装置2全体として厚さが増大するという問題がある。
本発明のもう1つの目的は、特殊な試験装置を必要とせずに、組み込む半導体素子の特性試験を容易に行うことを可能とし、良品の半導体素子のみを搭載することによって製品歩留りを向上させることができ、既存設備による半導体装置の製造を可能として製造コストを最小限に抑えることができるインターポーザーを提供することである。
上記の目的を達成するために、第1発明によれば、半導体素子の電極端子形成面の周縁領域にワイヤボンディング用の接続パッドが配置され、
上記電極端子形成面の、上記周縁領域に囲まれた内側領域に半導体素子試験用の試験パッドが配置され、
複数の再配線パターンが上記電極端子形成面の上記周縁領域から上記内側領域まで延在しており、個々の再配線パターンは個々の電極端子と、これに対応する接続パッドおよび試験パッドとを接続していることを特徴とする半導体装置が提供される。
典型的には、上記試験パッドが上記内側領域にアレイ状に配列されている。
典型的には、上記電極端子形成面を被覆する保護絶縁層の開口から上記電極端子が露出し、上記再配線パターンは該保護絶縁層上に延在し且つ該開口を介して該電極端子に接続し、該再配線パターンおよび該保護絶縁層を更に絶縁層が被覆し、該再配線パターンに接続している上記接続パッドおよび上記試験パッドは該絶縁層の開口から露出している。
第1発明においては更に、上記の半導体装置を要素半導体装置として1個もしくは複数個積み重ねまたは該要素半導体装置と半導体素子とをそれぞれ1個以上積み重ね、配線基板上に搭載して成る半導体装置であって、
上記要素半導体装置の接続パッドと上記配線基板の接続電極とがワイヤボンディングにより接続され、
上記要素半導体装置および/または上記半導体素子が上記配線基板上で樹脂封止されていることを特徴とする半導体装置も提供される。
同じく上記の目的を達成するために、第2発明によれば、半導体素子を搭載するインターポーザーの一面の周縁領域に配線基板と接続されるワイヤボンディング用の接続パッドが配置され、
上記一面または他面の、上記周縁領域より内側にある内側領域に半導体素子試験用の試験パッドが配置され、
複数の再配線パターンが上記周縁領域から上記内側領域まで延在しており、個々の再配線パターンは互いに対応する接続パッドと試験パッドとを接続していることを特徴とするインターポーザーが提供される。
典型的には、上記試験パッドが上記内側領域にアレイ状に配列されている。
第2発明においては更に、上記インターポーザーの、上記試験パッドを配置した面とは反対側の面に上記半導体素子を1個もしくは複数個積み重ねた半導体モジュールを配線基板上に搭載して成る半導体装置であって、
上記インターポーザーの接続パッドと上記配線基板の接続電極とがワイヤボンディングにより接続され、
上記半導体モジュールが上記配線基板上で樹脂封止されていることを特徴とする半導体装置も提供される。
この半導体装置において、試験パッドが形成された面側は露出し、インターポーザーの半導体素子搭載面側は樹脂封止されている半導体モジュールが配線基板に搭載されていてよい。
図2は、第1発明による半導体装置の接続パッド、試験パッド、電極端子の位置関係を示す断面図である。
図3A〜3Hは、第1発明による半導体装置の製造工程を示す断面図である。
図4は、第1発明による半導体装置の構成例を示す断面図である。
図5は、第1発明による半導体装置の他の構成例を示す断面図である。
図6は、第1発明による半導体装置の更に他の構成例を示す断面図である。
図7は、第2発明によるインターポーザーを用いた半導体装置の構成例を示す断面図である。
図8は、第2発明によるインターポーザーを用いた半導体装置の他の構成例を示す断面図である。
図9は、第2発明によるインターポーザーを用いた半導体装置の更に他の構成例を示す断面図である。
図10は、従来の半導体装置の構成例を示す断面図である。
図11は、従来の半導体装置の他の構成例を示す断面図である。
実施形態1
図1は、第1発明による半導体装置の実施形態を示す平面図であり、特徴とする電極端子形成面の構成例を示す。図示した半導体装置20は、半導体ウェハの電極端子形成面に一括して配線パターンを形成した後、半導体ウェハを個々の半導体素子毎にダイシングして得られたものである。
半導体装置20は、半導体素子10の電極端子形成面の周縁領域に一列に接続パッド22が設けられ、この周縁領域に囲まれた内側領域に試験パッド24が複数列のアレイ状に配列されている。
半導体装置20を実装基板等に搭載する際に、半導体装置20の接続パッド22と実装基板の接続端子とがワイヤボンディングによって接続される。接続パッド22が半導体装置20の周縁領域(=半導体素子10の周縁領域)に一列に設けられていることにより、上記のワイヤボンディングを容易に行なえる。個々の接続パッド22は後に説明するように再配線パターンを介してそれぞれ半導体素子10の個々の電極端子と接続している。
試験パッド24は、半導体素子10の特性試験を行う際に試験装置との接続に用いられる。個々の試験パッド24は後に説明するように上記と同じ再配線パターンを介してそれぞれ半導体素子10の個々の電極端子と接続している。
半導体素子10を、そして半導体装置20をできるだけ小型化するために、接続パッド22はワイヤボンディングの可能な最小限の平面寸法とし高密度で一列に配列される。一方、接続パッド22が配列された周縁領域より内側には大きな面積の領域が未使用で残される。本発明では、この大きな面積を持つ内側領域を有効に利用して、試験パッド24を大きな平面寸法かつ広い間隔で配設できる。ここで、接続パッド22はワイヤボンディングの容易性確保のため一列配置または二列配置が現実として必須である。これに対して、ワイヤボンディングとは無関係な試験パッド24は、複数列のアレイ状に配列できるので内側領域の大きな面積を全て利用できる。このことも、試験パッド24の平面寸法および間隔を大きくする上で極めて有利である。
このように、試験パッド24を大きな平面寸法で広い間隔を空けて配設したことにより、特殊なプローブを持つソケット等を備えた専用の試験装置を必要とせずに、半導体素子10の特性試験を行うことができる。
図2は、図1に示した半導体装置20の断面図であり、接続パッド22、試験用パッド24、電極端子26の配置関係を示す。電極端子26は半導体素子10の電極端子形成面10Sにアルミニウムパッドとして形成されている。半導体素子10の電極端子形成面10Sは電極端子26を除く全面が保護絶縁層28で被覆されており、保護絶縁層28の表面には再配線パターン30が形成され、更にその上を絶縁層32が被覆している。接続パッド22および試験用パッド24は、再配線パターン30上の所定箇所に直接形成されており、絶縁層32の貫通口を通して露出している。
すなわち、再配線パターン30は、電極端子26から保護絶縁層28上を半導体素子10の周縁領域と内部領域へそれぞれ延びており、周縁領域では一端30aが接続パッド22に接続し、内部領域では他端30bが試験用パッド24に接続している。
電極端子26から再配線パターン30の一端30aを周縁領域まで引き出して接続パッド22に接続したことにより、接続パッド22にワイヤボンディングし易くすると同時に、試験パッド24を配置する内側領域を広く確保している。
本実施形態では、試験パッド24をアレイ状に配置してあるので、各接続パッド22と試験パッドとを接続する再配線パターン30同士は互いに干渉し合わないように配置する必要がある。もちろん、試験パッド24の配置は本実施形態で示したアレイ状に限定する必要はなく、任意に配置できる。
なお、本実施形態では電極端子26の位置を電極端子形成面10Sの周縁寄りの領域に一列配置されているとして示したが、本発明の半導体装置における電極端子の配置はこれに限定する必要はない。例えば、電極端子が電極端子形成面の中央寄りの領域に複数列配置されているような場合でも、再配線パターン30を適切に設計することにより、電極端子形成面の周縁領域に接続パッド22を、内側領域に試験パッド24をそれぞれ配置する本発明の構成を適用できる。
図3A〜3Hは、本発明による半導体装置の製造工程の一例を示す断面図である。
図3Aは、半導体ウェハ10aの一部を示す断面図であり、電極端子形成面10Sは、アルミニウムパッドから成る電極端子26以外の部分が保護絶縁層28で被覆されている。保護絶縁層28は、半導体ウェハ10aの電極端子形成面10Sを被覆するパッシベーション膜をそのまま利用してもよいし、保護作用および絶縁作用を強化するためにパッシベーション膜上に更にポリイミド等の樹脂膜を被覆してもよい。
次いで、図3Bに示すように、電極端子26に接続する再配線パターン30(図2)をめっきにより形成するための前処理として、スパッタリング等によりウェハ10aの上面全体(保護絶縁層28の上面、電極端子26を露出させている開口26aの壁面、電極端子26の上面)にめっき給電層27を形成する。めっき給電層27は、例えばクロム層、銅層などで構成される。
図3Cに示すように、フォトリソグラフィーおよび樹脂硬化処理を行ない、めっき給電層27上の再配線パターン30形成予定部位以外の部位にめっきマスクとしてフォトレジストパターン29を形成する。
図3Dに示すように、めっき給電層27を用いて電解銅めっきを行い、マスク29に覆われていない部位のめっき給電層27上に電解銅めっき層31を形成する。得られた電解銅めっき層31は、開口26a内に露出している電極端子26の表面から、開口26aの壁面を経て、保護絶縁層28上まで連続した導電層を形成している。
図3Eに示すように、めっきマスクとして用いたフォトレジストパターン29を除去して、その下にあるめっき給電層27を露出させた後、給電層を構成している金属をエッチングするエッチング液を用いて軽くエッチングを行なうことにより、上記露出しためっき給電層27のみを選択的に除去する。これにより、所定部位にのみ再配線パターン30が形成される。
めっき給電層27は、少なくともめっき開始時点でめっき電流を供給できる一時的な導電層であればよいから、上記のようにスパッタ等により極く薄く形成してあるので、軽エッチングによって簡単に除去される。これに対して、電解銅めっき層31は恒久的な再配線パターン30を形成するために、上記軽エッチングによる除去代を加味して十分な厚さに形成してあるので、薄いめっき給電層27のみを選択的に除去することができる。
これにより、電極端子26に接続して保護絶縁層28上に延在する再配線パターン30が得られる。
図3Fに示すように、半導体ウェハ10aの再配線パターン30が形成された面全体に感光性ポリイミド等の感光性樹脂フィルム32’を被着して覆う。
図3Gに示すように、感光性樹脂フィルムの被着層32’を露光および現像することにより、接続パッド形成予定部位に開口22aを、試験パッド形成予定部位に開口24aをそれぞれ開口する。
図3Hに示すように、再配線パターン30をめっき給電層として電解ニッケルめっきおよび電解金めっきを行なうことにより、開口22a内および開口24a内にそれぞれ接続パッド22および試験パッド24を形成する。
これにより、電極端子形成面10Sの周縁領域から内側領域まで延在している複数の再配線パターン30の各々により、個々の電極端子26と、これに対応する接続パッド22および試験パッド24とが接続された本発明の構造が得られる。
以上の製造工程は、半導体ウェハの再配線パターン形成に用いられている従来方法により、特殊な試験装置等の専用の設備を必要とすることなく、既存の製造設備にて容易に行なうことができる。
図1に示した半導体装置20は、上記の製造工程により接続パッド22と試験パッドとを半導体ウェハ10aの有効表面に一括して形成した後に、個々の半導体素子10毎にダイシングして得られる。これにより得られた半導体装置20は、いわゆるチップサイズパッケージである。
半導体装置20は試験パッド24を備えているから、予め特性試験を済ませてから、良品のみを製品に搭載することができる。試験パッド24を用いて高周波特性等の所要の検査を行なうことができる。
また、半導体装置20はワイヤボンディング用の接続パッド22を備えているから、従来の半導体装置と全く同様のワイヤボンディングにより配線基板に搭載することができる。
例えば、図4に示す半導体装置25Xは、図1の半導体装置(チップサイズパッケージ)20を配線基板40に搭載した例である。従来のチップサイズパッケージと全く同様にして、配線基板40の搭載面に接合した後、半導体装置20の接続パッド22を配線基板40の接続電極42にワイヤボンディングにより接続し、次いで封止樹脂36によって封止する。図中、34がボンディングワイヤ、44がはんだボール等の外部接続端子である。
図5に示す半導体装置25Yは、配線基板40に従来の半導体素子20a、20bと上記本発明の半導体装置20とを積み重ねて搭載した例である。この例では、最下段(配線基板40に近い側)と最上段に従来の半導体素子20aと20bを配置し、これら両者に挟まれた中段に本発明の半導体装置20を配置した。本発明の半導体装置20はチップサイズに形成されているから、従来の半導体素子20a、20bとまったっく同用にして配線基板40上に積み重ねて搭載することができる。また、半導体素子20a、20bおよび半導体装置20と、配線基板40の接続電極42とのワイヤボンディングによる接続も従来の半導体装置と全く同様の方法により既存設備で行なうことができる。
図4、図5に示すように、本発明の半導体装置20は、予め特性試験して良否判定した後に、良品のみを搭載することができるから、半導体装置の完成品25X、25Yを製造した段階での歩留りを大幅に向上できる。
図5に示した実施形態では、積み重ねて搭載する半導体素子のうちで中段の半導体素子のみ試験可能な本発明の半導体装置20として形成した。搭載する全ての半導体素子を本発明により試験パッド24を備えた半導体装置20とすることもできるが、予め特性試験しておく必要のある半導体素子のみに試験パッドを設けて本発明の半導体装置20とすることも、製造コストの面から有効である。
また、試験パッド24を持つ本発明の半導体装置20は、試験パッド24を持たない通常の半導体素子と同様にチップサイズにできるので、これを積み重ねて搭載した製品も従来と同様にコンパクトにできる。
本発明の半導体装置20は種々の形態で用いることができる。例えば図6に示す半導体装置25Zは、予め半導体素子20eをフリップチップ接続により搭載した配線基板40に、本発明の半導体装置20を含む半導体モジュール25Mを搭載した例である。
半導体モジュール25Mは、試験パッド24を備えた本発明の半導体装置20の裏面(電極端子形成面の反対側の面)に、試験パッドを設けていない通常の半導体素子20c、20dを積み重ねて搭載し、半導体素子20c、20dと半導体装置20の裏面側に設けた電極21とをワイヤボンディングによって接続した後、封止樹脂38により封止して形成してある。
配線基板40への半導体モジュール25Mの搭載は、配線基板40上に接合された半導体素子20eの上面に、半導体モジュール25Mの封止樹脂側の面を接合することにより行なう。搭載した半導体モジュール25Mの半導体装置20の接続パッド22と配線基板40の接続電極42とをワイヤボンディングによって接続し、封止樹脂36で封止して、半導体装置25Zが完成する。
以上のように、本発明の半導体装置20は単体として用いるばかりでなく、複数個の半導体装置20を組み合わせたり、通常の半導体素子と組み合わせたりして用いることができる。本発明の半導体装置20はチップサイズに形成されているので、通常の半導体素子と組み合わせて用いることは容易である。
本発明の半導体装置は特性を予め試験して良品のみを製品に組み込むことができるので、製品の歩留りが向上し、その結果として製造コストが低減する。半導体素子の電極端子形成面への試験パッドおよび接続パッドの形成は、従来の半導体ウェハの再配線パターン形成工程により低コストで容易に行なえるので、歩留り向上による大幅なコスト向上により全体の製造コストを低減できる。特に、高機能化された半導体素子を搭載する場合には、予め所要特性を試験して搭載できることにより、無駄を省いて製造コストを効果的に低減できる。
実施形態2
図7は、第2発明によるインターポーザーを用いた半導体装置55Xを示す断面図である。
半導体装置55Xは、予め通常(試験パッドなし)の半導体素子20eをワイヤボンディング接続により搭載した通常の配線基板41に、本発明のインターポーザー50を含む半導体モジュール55Mを搭載したものである。
本発明のインターポーザー50は、ワイヤボンディング用の接続パッド52と半導体素子特性試験用の試験パッド54とを同一の面上に備えている。試験パッド54は個々に対応する接続パッド52と再配線パターン(図示せず)により接続されている。インターポーザー50は例えば通常のプリント配線基板である。接続パッド52および試験パッド54は表面に金めっきを施すことが望ましい。
半導体モジュール55Mは、インターポーザー50の裏面(接続パッド52、試験パッド54の配設面とは反対側の面)に通常の半導体素子50c、50dを積み重ねて搭載し、半導体素子50c、50dとインターポーザー50の裏面側に設けた電極51とワイヤボンディングによって接続した後、封止樹脂56により封止して形成してある。インターポーザー50の電極51は個々に対応する接続パッド52と接続されており、接続パッド52を介して試験パッド54に接続している。これにより、インターポーザー50の試験パッド54を介して、半導体素子50c、50dの特性試験を容易に行なうことができる。
配線基板41への半導体モジュール55Mの搭載は、配線基板41上に接合された半導体素子20eの上面に、半導体モジュール55Mの封止樹脂側の面を接合することにより行なう。搭載した半導体モジュール55Mの本発明のインターポーザー50の接続パッド52と配線基板41の接続電極42とをワイヤボンディングによって接続し、封止樹脂36で封止して、半導体装置55Xが完成する。
半導体装置55Xを構成する半導体素子50c、50d、20eのうちで、半導体素子50c、50dについては半導体モジュール55Mの状態で既に特性試験により良否判定済みで、良品のみを搭載している半導体モジュール55Mを用いることができるので、不良品が混入している可能性があるのは、半導体素子20eのみである。したがって、従来の同タイプの半導体装置に比べて歩留りが向上する。
また、半導体素子間はワイヤボンディングにより接続されており、はんだボールを用いて接続した場合のようにパッケージが著しく大きくなることはない。
なお、半導体モジュール内に通常の半導体素子として50c、50dの2つを組み込んだが、もちろん組み込む半導体素子の個数はこれに限定する必要はなく、1つでもよいし、3つ以上でも可能である。
図8に示す半導体装置55Yは、図7の半導体装置55Xと基本的な部品構成は同一であるが、半導体素子50cおよび20eをそれぞれ本発明のインターポーザー50および配線基板41にフリップチップ接続されている点が異なる。このフリップチップ接続法としては公知の手法を用いることができる。例えば、半導体素子50c、20eに予め形成したスタッドバンプ58を、配線基板41上に予め形成されたはんだ(図示せず)によって接合することによりフリップチップ接続する手法を用いることができる。半導体素子50c、20eにフリップチップ接続を適用したことにより、図7の例に比べて更に小型化できる。
上記図7、図8の例では本発明のインターポーザー50の同一面上に接続パッド52と試験パッド54を設けたが、本発明における接続パッドと試験パッドの配置面は同一面に限定する必要はない。
例えば、図9に示す半導体装置55Zにおいては、本発明のインターポーザー60は一方の面(図中の上面)に接続パッド52と半導体素子接続用の端子(図示せず)が、他方の面(図中の下面)に試験パッド54が、それぞれ配設されている。試験パッド54は個々に対応する接続パッド52と再配線パターン(図示せず)により接続されている。半導体素子50cはインターポーザー60の上記一方の面(上面)上の半導体素子接続用端子とフリップチップ接続される。その結果、インターポーザー60と半導体素子50cとから成る半導体モジュールが得られる。インターポーザー60の試験パッド54を介し半導体素子50cを特性試験して良否判定し、良品の半導体素子50cが組み込まれている半導体モジュールのみを次工程に用いる。
次いで、図7で説明した例と同様に、予め通常(試験パッドなし)の半導体素子20eをフリップチップ接続により搭載した通常の配線基板41に、上記良品の半導体モジュール(60+50c)を搭載する。その後、本発明のインターポーザー60と配線基板41とをボンディングワイヤ34で接続した後、封止樹脂36によって封止し、半導体装置55Zが完成する。
この例では、樹脂封止は一回で済むので、樹脂封止を2回行なう図7の場合に比べてその分のコスト低減ができるし、同時に、封止樹脂のための余分な厚みを付加する必要が無いので半導体装置55Z全体を薄くできる。
また、本発明の半導体装置はチップサイズに形成されているので、通常の半導体素子と同様に搭載してコンパクトな半導体装置を得ることができる。
更に、本発明の半導体装置は、複数個積み重ねたり、あるいは通常の半導体素子と積み重ねたりして搭載することが容易に行なえるので、多種多様な形態の半導体装置を提供できる。
Claims (8)
- 半導体素子の電極端子形成面の周縁領域にワイヤボンディング用の接続パッドが配置され、
上記電極端子形成面の、上記周縁領域に囲まれた内側領域に半導体素子試験用の試験パッドが配置され、
複数の再配線パターンが上記電極端子形成面の上記周縁領域から上記内側領域まで延在しており、個々の再配線パターンは個々の電極端子と、これに対応する接続パッドおよび試験パッドとを接続していることを特徴とする半導体装置。 - 請求項1において、上記試験パッドが上記内側領域にアレイ状に配列されていることを特徴とする半導体装置。
- 請求項1または2において、上記電極端子形成面を被覆する保護絶縁層の開口から上記電極端子が露出し、上記再配線パターンは該保護絶縁層上に延在し且つ該開口を介して該電極端子に接続し、該再配線パターンおよび該保護絶縁層を更に絶縁層が被覆し、該再配線パターンに接続している上記接続パッドおよび上記試験パッドは該絶縁層の開口から露出していることを特徴とする半導体装置。
- 請求項1から3までのいずれか1項記載の半導体装置を要素半導体装置として1個もしくは複数個積み重ねまたは該要素半導体装置と半導体素子とをそれぞれ1個以上積み重ね、配線基板上に搭載して成る半導体装置であって、
上記要素半導体装置の接続パッドと上記配線基板の接続電極とがワイヤボンディングにより接続され、
上記要素半導体装置および/または上記半導体素子が上記配線基板上で樹脂封止されていることを特徴とする半導体装置。 - 半導体素子を搭載するインターポーザーの一面の周縁領域に配線基板と接続されるワイヤボンディング用の接続パッドが配置され、
上記一面または他面の、上記周縁領域より内側にある内側領域に半導体素子試験用の試験パッドが配置され、
複数の再配線パターンが上記周縁領域から上記内側領域まで延在しており、個々の再配線パターンは互いに対応する接続パッドと試験パッドとを接続していることを特徴とするインターポーザー。 - 請求項5において、上記試験パッドが上記内側領域にアレイ状に配列されていることを特徴とするインターポーザー。
- 請求項5または6記載のインターポーザーの、上記試験パッドを配置した面とは反対側の面に上記半導体素子を1個もしくは複数個積み重ねた半導体モジュールを配線基板上に搭載して成る半導体装置であって、
上記インターポーザーの接続パッドと上記配線基板の接続電極とがワイヤボンディングにより接続され、
上記半導体モジュールが上記配線基板上で樹脂封止されていることを特徴とする半導体装置。 - 請求項7において、試験パッドが形成された面側は露出し、インターポーザーの半導体素子搭載面側は樹脂封止されている半導体モジュールが配線基板に搭載されていることを特徴とする半導体装置。
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