JP2021136334A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】半導体装置の信頼性を向上する。【解決手段】一実施の形態における半導体装置の製造方法は、不揮発性メモリ、ボンディングパッドＢＰ、および、有機材料から成る絶縁膜ＩＦ、を有する半導体ウエハＳＷＦを準備した後、領域ＲＧ２に位置するボンディングパッドＢＰの表面ＢＰＳにプローブ針を接触させ、不揮発性メモリにデータを書き込む。なお、絶縁膜ＩＦは、有機材料に対して第１熱処理を施すことで形成される。その後、半導体ウエハＳＷＦに対して第２熱処理を施し、さらに、データが書き込まれた不揮発性メモリをチェックした後、領域ＲＧ１に位置するボンディングパッドＢＰの表面ＢＰＳ上に、メッキ法を用いて、バリア層ＢＲＬおよび半田材ＳＭ１を形成する。さらに、半田材ＳＭ１に対して第３熱処理を施すことで、領域ＲＧ１に、バンプ電極ＢＥを形成する。【選択図】図１５

Description

本発明は、半導体装置およびその製造方法に関し、特に、ウエハテスト工程が施された不揮発性メモリと、この不揮発性メモリと電気的に接続され、かつ、錫（Ｓｎ）から成るバンプ電極と、を有する半導体チップおよびその製造方法に好適に利用できるものである。
その表面にプローブ針が接触される領域と、メッキ法により形成された導電膜を介してその表面上にバンプ電極が形成される領域と、を有するボンディングパッドを備えた半導体チップがある（例えば、特許文献１の図３４を参照）。また、有機材料から成る絶縁膜を形成する際の熱処理（加熱温度）によりメモリ回路に書き込んだデータが消失するのを回避するために、有機材料に対して熱処理を施すことで絶縁膜を形成した後、ボンディングパッドの表面にプローブ針を接触させ、メモリ回路にデータを書き込む半導体装置の製造方法もある（例えば、特許文献２の図３を参照）。さらに、その表面にプローブ針が接触される領域を露出する開口部と、その表面上にメッキ法により導電膜が形成される領域を露出する開口部と、を有する絶縁膜が半導体基板上に形成された半導体チップもある（例えば、特許文献３の図１３を参照）。
特開２００９−２４６２１８号公報 特開２０１６−９２３０５号公報 特開２０２０−１７６４２号公報
本発明者らは、ウエハテスト工程が施された不揮発性メモリと、この不揮発性メモリと電気的に接続され、かつ、錫（Ｓｎ）から成るバンプ電極と、を有する半導体チップの小型化（具体的には、「薄型化」）を検討している。そして、半導体チップの小型化に伴い、上記ウエハテスト工程において不揮発性メモリに書き込んだデータが消失する恐れがあることが、本発明者らの検討により明らかとなった。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
一実施の形態における半導体装置の製造方法は、不揮発性メモリ、ボンディングパッド、および、有機材料から成る絶縁膜、を有する半導体ウエハを準備する工程を含んでいる。ここで、ボンディングパッドの表面は、第１領域と、第２領域と、を有している。また、上記絶縁膜は、有機材料に対して第１熱処理を施すことで形成される。また、上記製造方法は、上記半導体ウエハを準備した後、上記第２領域に位置するボンディングパッドの表面にプローブ針を接触させ、不揮発性メモリにデータを書き込む工程を含んでいる。また、上記製造方法は、上記不揮発性メモリにデータを書き込んだ後、上記半導体ウエハに対して第２熱処理を施し、さらに、データが書き込まれた不揮発性メモリをチェックする工程を含んでいる。ここで、上記第２熱処理の温度は、上記第１熱処理の温度よりも低い。また、１回あたりの上記第２熱処理の時間は、１回あたりの上記第１熱処理の時間よりも長い。また、上記製造方法は、不揮発性メモリをチェックした後、上記第１領域に位置するボンディングパッドの表面上に、メッキ法を用いて、バリア層を形成する工程を含んでいる。また、上記製造方法は、上記バリア層を形成した後、このバリア層上に、メッキ法を用いて、第１半田材を形成する工程を含んでいる。さらに、上記製造方法は、上記第１半田材を形成した後、この第１半田材に対して第３熱処理を施すことで、第１領域に位置するボンディングパッドの表面上に、バリア層を介して、バンプ電極を形成する工程を含んでいる。ここで、上記第３熱処理の温度は、上記第１熱処理の温度よりも低い。また、１回あたりの上記第３熱処理の時間は、１回あたりの上記第２熱処理の時間よりも短い。
また、他の一実施の形態における半導体装置の製造方法は、不揮発性メモリ、ボンディングパッド、および、有機材料から成る絶縁膜、を有する半導体ウエハを準備する工程を含んでいる。ここで、ボンディングパッドの表面は、第１領域と、第２領域と、を有している。また、上記絶縁膜は、有機材料に対して第１熱処理を施すことで形成される。また、上記第１熱処理の温度は、３００℃〜４００℃である。さらに、１回あたりの上記第１熱処理の時間は、３０分〜２時間である。また、上記製造方法は、上記半導体ウエハを準備した後、上記第２領域に位置するボンディングパッドの表面にプローブ針を接触させ、不揮発性メモリにデータを書き込む工程を含んでいる。また、上記製造方法は、上記不揮発性メモリにデータを書き込んだ後、上記半導体ウエハに対して第２熱処理を施し、さらに、データが書き込まれた不揮発性メモリをチェックする工程を含んでいる。ここで、上記第２熱処理の温度は、２００℃〜２８０℃である。また、１回あたりの上記第２熱処理の時間は、６時間〜５０時間である。また、上記製造方法は、不揮発性メモリをチェックした後、上記第１領域に位置するボンディングパッドの表面上に、メッキ法を用いて、導電膜を形成する工程を含んでいる。また、上記製造方法は、上記導電膜を形成した後、この導電膜上に、メッキ法を用いて、第１半田材を形成する工程を含んでいる。また、上記製造方法は、上記第１半田材を形成した後、この第１半田材に対して第３熱処理を施すことで、第１領域に位置するボンディングパッドの表面上に、導電膜を介して、バンプ電極を形成する工程を含んでいる。ここで、上記第３熱処理の温度は、１００℃〜２７０℃である。また、１回あたりの上記第３熱処理の時間は、数十秒〜５分である。さらに、上記製造方法は、上記バンプ電極を形成した後、半導体ウエハを切断することにより、バンプ電極、導電膜、ボンディングパッドおよび不揮発性メモリを有する半導体チップを取得する工程を含んでいる。
一実施の形態における半導体装置の製造方法によれば、半導体装置の信頼性を向上できる。
また、他の一実施の形態における半導体装置の製造方法によれば、半導体装置の信頼性を向上できる。
図１は、本実施の形態に係る半導体装置の構成を説明する断面図である。 図２は、図１のＡ部における拡大断面図である。 図３は、図１のＡ部における半導体チップの拡大平面図である。 図４は、図２のＢ部における拡大断面図である。 図５は、本実施の形態に係る半導体装置の製造工程を示すプロセスフロー図である。 図６は、本実施の形態に係る半導体ウエハの平面図である。 図７は、図１のＡ部における半導体チップの拡大断面図である。 図８は、図７に続く半導体装置の製造工程中の拡大断面図である。 図９は、図８に続く半導体装置の製造工程中の拡大断面図である。 図１０は、図９に続く半導体装置の製造工程中の拡大断面図である。 図１１は、図１０に続く半導体装置の製造工程中の拡大断面図である。 図１２は、図１１に続く半導体装置の製造工程中の拡大断面図である。 図１３は、図１２に続く半導体装置の製造工程中の拡大断面図である。 図１４は、図１３に続く半導体装置の製造工程中の拡大断面図である。 図１５は、図１４に続く半導体装置の製造工程中の拡大断面図である。 図１６は、本実施の形態に係るフリップチップ実装工程を説明する断面図である。 図１７は、図１６に続く半導体装置の製造工程中の断面図である。 図１８は、変形例の半導体装置の部分拡大平面図である。 図１９は、検討例の半導体装置の製造工程中の拡大断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号およびハッチングを付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態）
＜本実施の形態に係る半導体装置ＳＭＤについて＞
まず、本実施の形態に係る半導体装置ＳＭＤについて、図１乃至図２を用いて説明する。なお、図１は、本実施の形態に係る半導体装置ＳＭＤの構成を説明する断面図である。また、図２は、図１のＡ部における拡大断面図である。
図１に示すように、半導体装置ＳＭＤは、インタポーザＷＳＢと、このインタポーザＷＳＢ上に搭載された半導体チップＣＰと、を含んでいる。ここで、本実施の形態のインタポーザＷＳＢは、複数の配線層（全て図示しない）と、絶縁層（図示しない）と、を有する配線基板である。また、半導体チップＣＰおよびインタポーザＷＳＢのそれぞれの平面形状は、図示しないが、四角形から成る。
また、インタポーザＷＳＢの上面ＷＳＢＵ上には、図１に示すように、バンプ電極ＢＥを介して、半導体チップＣＰが搭載されている。そして、図１に示すように、半導体チップＣＰとインタポーザＷＳＢとの間は、樹脂ＳＲで封止されている。なお、本実施の形態のバンプ電極ＢＥは、例えば、錫（Ｓｎ）から成る。より具体的には、バンプ電極ＢＥは、錫（Ｓｎ）と、銀（Ａｇ）と、から成る、所謂二元合金の半田バンプである。また、本実施の形態の樹脂ＳＲは、複数のフィラーを有するエポキシ樹脂から成る。
一方、上面ＷＳＢＵと反対側のインタポーザＷＳＢの下面ＷＳＢＬには、図１に示すように、バンプランドＢＵＬが形成されている。そして、このバンプランドＢＵＬ上には、外部接続端子ＥＸＴが形成されている。なお、本実施の形態の外部接続端子ＥＸＴは、例えば、錫（Ｓｎ）から成る。より具体的には、外部接続端子ＥＸＴは、錫（Ｓｎ）と、銀（Ａｇ）と、銅（Ｃｕ）とから成る、所謂三元合金の半田ボールである。また、バンプランドＢＵＬは、上記した複数の配線層のうち、最も下層に位置する配線層に形成された配線パターンから成る。さらに、本実施の形態のバンプランドＢＵＬは、例えば銅（Ｃｕ）から成る。
次に、半導体チップＣＰとインタポーザＷＳＢとの接合部における詳細について、図２乃至図３を用いて説明する。
図２に示すように、インタポーザＷＳＢの上面ＷＳＢＵには、バンプ電極ＢＥが接続されるボンディングリードＢＯＬが形成されている。そして、このボンディングリードＢＯＬの一部を露出するように、インタポーザＷＳＢの上面ＷＳＢＵには、ソルダレジスト膜ＳＲＦが形成されている。なお、ボンディングリードＢＯＬは、上記した複数の配線層のうち、最も上層に位置する配線層に形成された配線パターンから成る。また、本実施の形態のボンディングリードＢＯＬは、例えば銅（Ｃｕ）から成る。さらに、ソルダレジスト膜ＳＲＦは、絶縁性部材から成る。
また、図２に示すように、半導体チップＣＰは、半導体基板ＳＳＢと、この半導体基板ＳＳＢ上に形成されたボンディングパッドＢＰと、この半導体基板ＳＳＢ上に形成された絶縁膜ＩＦと、を有している。より具体的には、半導体基板ＳＳＢ上には、図２に示すように、複数の配線層（全て図示しない）と、複数の配線層（全て図示しない）と、が交互に積層された多層配線層ＭＷＬが形成されている。そして、上記したボンディングパッドＢＰは、上記した複数の配線層のうち、最上層に位置する配線層に形成された配線パターンから成る。すなわち、ボンディングパッドＢＰは、多層配線層ＭＷＬを構成する部材の一つである。なお、本実施の形態のボンディングパッドＢＰは、例えばアルミニウム（Ａｌ）から成る。また、本実施の形態の半導体チップＣＰは、複数のボンディングパッドＢＰを有している。そして、図示しないが、この複数のボンディングパッドＢＰは、半導体チップＣＰ（すなわち、半導体基板ＳＳＢ）の各辺に沿って配置されている。
また、本実施の形態では、半導体基板ＳＳＢに不揮発性メモリＮＶＭが形成されている（例えば、図２のＢ部）。そして、上記したボンディングパッドＢＰは、多層配線層ＭＷＬを構成する複数の配線層を介して、この不揮発性メモリＮＶＭと電気的に接続されている。なお、図示しないが、より具体的には、半導体基板ＳＳＢには複数の不揮発性メモリＮＶＭが形成されており、この複数の不揮発性メモリにより、一つのメモリ回路が構成されている。本実施の形態の不揮発性メモリの構成については、後述する（図４を参照）。
また、本実施の形態のボンディングパッドＢＰの表面ＢＰＳは、図２および図３のそれぞれに示すように、絶縁膜ＩＦの開口部ＯＰ１内において露出する領域ＲＧ１と、開口部ＯＰ１とは異なる絶縁膜ＩＦの開口部ＯＰ２内において露出する領域ＲＧ２と、を有している。なお、領域ＲＧ１は、その表面上に、上記したバンプ電極ＢＥが形成される領域（「バンプ電極形成領域」とも言う）である。一方、領域ＲＧ２は、その表面に、ウエハテスト工程において使用するプローブ針ＰＢＰ（図５を参照）が接触される領域（「プローブ領域」とも言う）である。そのため、図２に示すように、領域ＲＧ２に位置するボンディングパッドＢＰの表面ＢＰＳには、プローブ針ＰＢＰを接触させることで形成されたプローブ痕ＰＢＤが、形成されている。
また、本実施の形態の絶縁膜ＩＦは、図２に示すように、半導体基板ＳＳＢ上に形成され、かつ、無機材料から成るパッシベーション膜ＰＶＦと、このパッシベーション膜ＰＶＦ上に形成され、かつ、有機材料から成る保護膜ＰＩＦと、から成る。また、図２および図３のそれぞれに示すように、パッシベーション膜ＰＶＦおよび保護膜ＰＩＦのそれぞれは、ボンディングパッドＢＰの表面ＢＰＳにおける周縁領域上だけでなく、上記した二つの領域ＲＧ１、ＲＧ２の間に位置する領域上にも、形成されている。さらに、本実施の形態では、図２および図３のそれぞれに示すように、保護膜ＰＩＦに形成され、かつ、ボンディングパッドＢＰの表面ＢＰＳを露出する各開口部ＯＰ１、ＯＰ２の径（辺の長さ）は、パッシベーション膜ＰＶＦに形成され、かつ、ボンディングパッドＢＰの表面ＢＰＳを露出する各開口部の径（辺の長さ）よりも小さい（短い）。
さらに、本実施の形態では、図２に示すように、領域ＲＧ１に位置するボンディングパッドＢＰの表面ＢＰＳ上に、導電膜ＵＢＭが形成されている。そして、図２に示すように、バンプ電極ＢＥは、この導電膜ＵＢＭを介して、領域ＲＧ１に位置するボンディングパッドＢＰの表面ＢＰＳ上に形成されている。なお、本実施の形態の導電膜ＵＢＭは、ボンディングパッドＢＰの表面ＢＰＳ上に形成され、かつ、銅（Ｃｕ）から成るシード層ＳＤＬと、このシード層ＳＤＬ上に形成され、かつ、ニッケル（Ｎｉ）から成るバリア層ＢＲＬと、から成る。また、詳細な製造工程については後述するが、導電膜ＵＢＭおよびバンプ電極ＢＥのそれぞれは、メッキ法を用いて形成された、所謂メッキ層（メッキ膜）である。
また、上記したように、不揮発性メモリと電気的に接続されたボンディングパッドＢＰは、その表面ＢＰＳが導電膜ＵＢＭで覆われた領域ＲＧ１と、その表面ＢＰＳが導電膜ＵＢＭで覆われずに露出した領域ＲＧ２と、を有している。そのため、図１および図２のそれぞれに示すように、半導体チップＣＰとインタポーザＷＳＢとの間を封止する樹脂ＳＲは、領域ＲＧ２に位置するボンディングパッドＢＰの表面ＢＰＳ（すなわち、プローブ痕ＰＢＤ）に接触しているが、領域ＲＧ１に位置するボンディングパッドＢＰの表面ＢＰＳには接触していない。
＜本実施の形態に係るボンディングパッドＢＰの詳細について＞
次に、本実施の形態に係るボンディングパッドＢＰの詳細について、図２および図３を用いて説明する。
図３に示すように、本実施の形態のバンプ電極ＢＥの平面形状は、略円形である。一方、本実施の形態の導電膜ＵＢＭの平面形状は、図３に示すように、八角形である。そして、図２に示すように、バンプ電極ＢＥは、導電膜ＵＢＭの表面だけでなく、この導電膜ＵＢＭの側面とも接触している。すなわち、図３に示すように、バンプ電極ＢＥの直径は、導電膜ＵＢＭの直径（互いに対向する二つの辺の間隔）よりも大きい。なお、図３に示すように、ボンディングパッドＢＰのうち、その上方にバンプ電極ＢＥが形成される部分（領域ＲＧ１を有する部分であり、かつ、領域ＲＧ２を有さない部分）の平面形状も、略八角形である。同様に、領域ＲＧ１に位置するボンディングパッドＢＰの表面ＢＰＳを露出する、パッシベーション膜ＰＶＦおよび保護膜ＰＩＦのそれぞれの開口部の平面形状も、八角形である。
また、プローブ痕ＰＢＤの大きさは、図３に示すように、バンプ電極ＢＥの大きさと比較して、小さい。そのため、本実施の形態では、図３に示すように、ボンディングパッドＢＰのうち、プローブ針ＰＢＰが接触される部分（領域ＲＧ２を有する部分であり、かつ、領域ＲＧ１を有さない部分）の平面形状は、その幅が、その上方にバンプ電極ＢＥが形成される部分の直径よりも小さい、略長方形である。すなわち、図３に示すように、領域ＲＧ２を有する部分の平面形状の角の数は、領域ＲＧ１を有する部分の平面形状の角の数よりも、少ない。
さらに、図３に示すように、ボンディングパッドＢＰが形成された配線層は、図３に示すように、ビア配線ＶＡが接続された引き出し配線ＬＯＬも、有している。そして、この引き出し配線ＬＯＬは、図３に示すように、プローブ針ＰＢＰが接触される部分（領域ＲＧ２を有する部分であり、かつ、領域ＲＧ１を有さない部分）ではなく、その上方にバンプ電極ＢＥが形成される部分（領域ＲＧ１を有する部分であり、かつ、領域ＲＧ２を有さない部分）に接続されている。すなわち、バンプ電極ＢＥは、ボンディングパッドＢＰに接続された引き出し配線ＬＯＬと、この引き出し配線ＬＯＬに接続されたビア配線ＶＡを介して、不揮発性メモリと電気的に接続されている。
以上のように、半導体チップＣＰを構成する半導体基板ＳＳＢに形成された不揮発性メモリＮＶＭは、この不揮発性メモリＮＶＭと電気的に接続されたボンディングパッドＢＰと、領域ＲＧ１に位置するボンディングパッドＢＰの表面ＢＰＳ上に導電膜ＵＢＭを介して形成されたバンプ電極ＢＥと、を介して、インタポーザＷＳＢの上面ＷＳＢＵ上に形成されたボンディングリードＢＯＬと、電気的に接続されている。そして、このボンディングリードＢＯＬは、インタポーザＷＳＢを構成する配線層（図示しない）を介して、インタポーザＷＳＢの下面ＷＳＢＬ上に形成されたバンプランド（上記ボンディングリードＢＯＬに対応するバンプランド）ＢＵＬと、電気的に接続されている。すなわち、ボンディングパッドＢＰの領域ＲＧ１は、半導体チップＣＰと外部機器との間で信号の伝達が行われる主経路でもある。
＜本実施の形態に係る不揮発性メモリＮＶＭについて＞
次に、本実施の形態に係る不揮発性メモリＮＶＭについて、図４を用いて説明する。なお、図４は、図２のＢ部における拡大断面図である。
まず、本実施の形態の不揮発性メモリＮＶＭは、電界効果トランジスタから成る。より具体的には、図４に示すように、不揮発性メモリＮＶＭは、半導体基板ＳＳＢと、トンネル酸化膜ＴＯＸを介して半導体基板ＳＳＢ上に形成された浮遊ゲート電極ＦＧと、層間絶縁膜ＩＬＩを介して浮遊ゲート電極ＦＧ上に形成された制御ゲート電極ＧＥと、半導体基板ＳＳＢのうち、浮遊ゲート電極ＦＧの一方の側に位置する部分に形成されたソース領域ＳＳＲと、半導体基板ＳＳＢのうち、浮遊ゲート電極ＦＧの他方の側に位置する部分に形成されたドレイン領域ＳＤＲと、から成る。なお、トンネル酸化膜ＴＯＸは、例えば、酸化シリコン（ＳｉＯ）から成る。また、浮遊ゲート電極ＦＧは、例えば、多結晶シリコンから成る。また、層間絶縁膜ＩＬＩは、酸化シリコン（ＳｉＯ）、あるいは、酸化シリコン（ＳｉＯ）および窒化シリコン（ＳｉＮ）から成る。また、制御ゲート電極ＧＥは、多結晶シリコン、あるいは、金属シリサイドから成る。さらに、本実施の形態のトンネル酸化膜ＴＯＸの厚さは、例えば、１０ｎｍ以下である。
また、図４に示すように、制御ゲート電極ＧＥおよび浮遊ゲート電極ＦＧは、コンタクト層間絶縁層ＣＩＬで覆われている。そして、このコンタクト層間絶縁層ＣＩＬ上に形成された配線ＷＬは、このコンタクト層間絶縁層ＣＩＬを貫通するコンタクトプラグＰＬＧを介して、ソース領域ＳＳＲ、あるいは、ドレイン領域ＳＤＲと電気的に接続されている。なお、ソース領域ＳＳＲおよびドレイン領域ＳＤＲのそれぞれには、Ｎ型、あるいは、Ｐ型の不純物がイオン注入されている。そして、コンタクト層間絶縁層ＣＩＬ、コンタクトプラグＰＬＧ、配線ＷＬ、および、上記した配線ＷＬを覆う層間絶縁層ＩＬのそれぞれは、上記した多層配線層ＭＷＬを構成する材料の一つである。
なお、不揮発性メモリＮＶＭにデータを書き込むには、ソース領域ＳＳＲからドレイン領域ＳＤＲに向かって流れる電子をドレイン領域ＳＤＲの近傍で加速させることにより発生したホット・エレクトロンを、電荷蓄積領域として機能する浮遊ゲート電極ＦＧに、トンネル酸化膜ＴＯＸを介して移動させる（注入する）。一方、不揮発性メモリＮＶＭに書き込んだデータを消去するには、ソース領域ＳＳＲと浮遊ゲート電極ＦＧとの間に高電界を加えることで、浮遊ゲート電極ＦＧに蓄積された電子を、この浮遊ゲート電極ＦＧから引き抜く。
＜本実施の形態に係る半導体装置ＳＭＤによる効果について＞
次に、本実施の形態に係る半導体装置ＳＭＤによる効果について、説明する。
まず、本実施の形態では、図１および図２のそれぞれに示すように、バンプ電極ＢＥを介して、半導体チップＣＰをインタポーザＷＳＢと電気的に接続している。すなわち、半導体チップＣＰとインタポーザＷＳＢとを互いに、かつ、電気的に接続する手段として、バンプ電極ＢＥを用いている。そのため、例えば特許文献３のようなボンディングワイヤを介して、半導体チップをインタポーザと電気的に接続する形態と比較して、信号の伝達速度を向上できる。
また、本実施の形態では、図２に示すように、錫（Ｓｎ）から成るバンプ電極ＢＥを、ニッケル（Ｎｉ）から成る導電膜ＵＢＭを介して、アルミニウム（Ａｌ）から成るボンディングパッドＢＰ上に形成している。すなわち、錫（Ｓｎ）から成るバンプ電極ＢＥが、アルミニウム（Ａｌ）から成るボンディングパッドＢＰと、直接、接触していない。そのため、バンプ電極ＢＥを構成する錫（Ｓｎ）が、ボンディングパッドＢＰに拡散するのを、抑制できる。
また、本実施の形態では、図２に示すように、領域ＲＧ２に位置するボンディングパッドＢＰの表面ＢＰＳに、プローブ痕ＰＢＤが形成されている。すなわち、領域ＲＧ１に位置するボンディングパッドＢＰの表面ＢＰＳには、プローブ痕ＰＢＤが形成されていない。そのため、導電膜ＵＢＭとボンディングパッドＢＰとの接合信頼性が低下するのを、抑制できる。
また、本実施の形態では、図２に示すように、領域ＲＧ２に位置するボンディングパッドＢＰの表面ＢＰＳに、プローブ痕ＰＢＤが形成されている。すなわち、導電膜ＵＢＭの表面には、プローブ痕ＰＢＤが形成されていない。そのため、バンプ電極ＢＥと導電膜ＵＢＭとの接合信頼性が低下するのを、抑制できる。
また、本実施の形態では、図３に示すように、ボンディングパッドＢＰのうち、プローブ針ＰＢＰが接触される部分（領域ＲＧ２を有する部分であり、かつ、領域ＲＧ１を有さない部分）の平面形状は、その幅が、その上方にバンプ電極ＢＥが形成される部分の直径よりも小さい、略長方形である。そのため、一つあたりのボンディングパッドＢＰの占有面積を縮小することができる。すなわち、半導体チップの小型化、あるいは、多ピン化を実現することができる。
さらに、本実施の形態では、図３に示すように、引き出し配線ＬＯＬは、プローブ針ＰＢＰが接触される部分（領域ＲＧ２を有する部分であり、かつ、領域ＲＧ１を有さない部分）ではなく、その上方にバンプ電極ＢＥが形成される部分（領域ＲＧ１を有する部分であり、かつ、領域ＲＧ２を有さない部分）に接続されている。すなわち、半導体チップＣＰと外部機器との間で信号の伝達が行われる主経路上には、プローブ痕ＰＢＤが形成されていない。そのため、半導体装置の高速化を実現できる。
＜本実施の形態に係る半導体装置ＳＭＤの製造方法について＞
次に、本実施の形態に係る半導体装置ＳＭＤの製造方法について、図５乃至図１７を用いて説明する。なお、図５は、本実施の形態に係る半導体装置ＳＭＤの製造工程を示すプロセスフロー図である。
１．ウエハ準備（図５のステップＳ１）
まず、図５のステップＳ１として、半導体ウエハＳＷＦを準備する。半導体ウエハＳＷＦは、図６に示すように、行列状に配列された複数のチップ形成部ＣＦＰを有している。なお、各チップ形成部ＣＦＰは、後述するウエハ切断工程（図５のステップＳ６）を実施することで取得される、半導体チップＣＰとなる部分である。
また、本実施の形態では、上記した複数のチップ形成部ＣＦＰのうちの一つを用いて、半導体装置ＳＭＤの各製造工程を説明する。さらに、本実施の形態では、図７に示すように、半導体ウエハＳＷＦを構成する半導体基板ＳＳＢ上に、上記した絶縁膜ＩＦ（特に、保護膜ＰＩＦ）と、各開口部ＯＰ１、ＯＰ２と、を形成した後の状態から、説明する。なお、図７は、図１のＡ部における半導体チップＣＰの拡大断面図である。また、本実施の形態の保護膜ＰＩＦは、半導体基板ＳＳＢ上に有機材料を配置（供給）した後、この有機材料に対して熱処理を施すことで、形成されている。より具体的には、本実施の形態の保護膜ＰＩＦは、硬化される前では流動性を有する、熱硬化性のポリイミド樹脂から成る。また、この有機材料を硬化させる際の熱処理の温度は、例えば、３００℃〜４００℃である。また、１回あたりの熱処理の時間は、例えば、３０分〜２時間である。
２．ウエハテスト（図５のステップＳ２）
次に、図５のステップＳ２として、ウエハテストを行う。本実施の形態のウエハテストでは、図８に示すように、領域ＲＧ２に位置するボンディングパッドＢＰの表面ＢＰＳにプローブ針ＰＢＰを接触させ、これにより、半導体基板ＳＳＢに形成された不揮発性メモリＮＶＭに、所望のデータを書き込む。なお、本工程を行うことで、図８に示すように、領域ＲＧ２に位置するボンディングパッドＢＰの表面ＢＰＳには、プローブ針ＰＢＰを接触させることで形成されたプローブ痕ＰＢＤが、形成される。
３．スクリーニングテスト（図５のステップＳ３）
次に、図５のステップＳ３として、スクリーニングテスト（「加速試験」とも言う）を行う。本実施の形態のスクリーニングテストでは、まず、前述のウエハテスト工程において不揮発性メモリＮＶＭにデータが書き込まれた半導体基板ＳＳＢ（すなわち、半導体ウエハＳＷＦ）に対して、熱処理を施す。なお、本スクリーニングテスト工程における熱処理の温度は、前述の保護膜ＰＩＦを形成する際の熱処理の温度よりも低く、本実施の形態では、例えば、２００℃〜２８０℃である。また、１回あたりの熱処理の時間は、前述の保護膜ＰＩＦを形成する際の熱処理の時間よりも長く、例えば、６時間〜５０時間である。
その後、前述のウエハテスト工程において不揮発性メモリＮＶＭに書き込んだデータが読み取れるか、データが書き込まれた不揮発性メモリＮＶＭをチェックする（すなわち、メモリ回路にアクセスする）。
４．導電膜形成（図５のステップＳ４）
次に、図５のステップＳ４として、導電膜ＵＢＭの基礎となる部分を形成する。なお、導電膜ＵＢＭの形成方法については、図９乃至図１１を用いて、説明する。
まず、図９に示すように、半導体基板ＳＳＢ（すなわち、半導体ウエハＳＷＦ）上に、例えば銅（Ｃｕ）から成るシード層ＳＤＬを形成する。なお、本実施の形態では、例えば、ＰＶＤ（Physical Vapor Deposition）法を用いて、シード層ＳＤＬを形成する。これにより、シード層ＳＤＬは、図９に示すように、各領域ＲＧ１、ＲＧ２に位置するボンディングパッドＢＰの表面ＢＰＳ上だけでなく、絶縁膜ＩＦ上にも形成される。また、プローブ痕ＰＢＤは、図９に示すように、シード層ＳＤＬで覆われる。
次に、図１０に示すように、半導体基板ＳＳＢ上にレジストパターンＲＳＭを形成する。より具体的には、まず、各領域ＲＧ１、ＲＧ２を覆うように絶縁膜ＩＦ上にレジスト材料を配置した後、例えばリソグラフィ技術を用いて、領域ＲＧ１に位置するボンディングパッドＢＰの表面ＢＰＳ上に形成されたシード層ＳＤＬが露出するように、レジスト材料を加工する。これにより、図１０に示すように、領域ＲＧ２はレジストパターンＲＳＭで覆われる一方、領域ＲＧ１上に形成された部分を含むシード層ＳＤＬの一部は、レジストパターンＲＳＭの開口部ＯＰ３から露出する。
次に、図１１に示すように、領域ＲＧ１上に形成された部分を含むシード層ＳＤＬの一部上に、例えばニッケル（Ｎｉ）から成るバリア層ＢＲＬを形成する。なお、本実施の形態では、例えば、上記したレジストパターンＲＳＭをマスクとして、電解メッキ法を用いて、バリア層ＢＲＬを形成する。より具体的には、図１１に示すように、領域ＲＧ２に位置するボンディングパッドＢＰの表面ＢＰＳをレジストパターンＲＳＭで覆った状態で、かつ、領域ＲＧ１に位置するボンディングパッドＢＰの表面ＢＰＳ上に形成されたシード層ＳＤＬをレジストパターンＲＳＭから露出させた状態で、このバリア層ＢＲＬを形成する工程を行う。
以上の工程により、シード層ＳＤＬと、バリア層ＢＲＬと、から成る導電膜ＵＢＭの基礎となる部分が、領域ＲＧ１に位置するボンディングパッドＢＰの表面ＢＰＳ上に形成される。
５．バンプ電極形成（図５のステップＳ５）
次に、図５のステップＳ５として、錫（Ｓｎ）から成るバンプ電極ＢＥを形成する。なお、本実施の形態では、導電膜ＵＢＭを構成するバリア層ＢＲＬと同様、電解メッキ法を用いて、バンプ電極ＢＥを形成する。また、本実施の形態では、前述の導電膜ＵＢＭを形成する工程で使用したレジストパターンＲＳＭは、本工程においても引き続きマスクとして使用する。
より具体的には、図１２に示すように、レジストパターンＲＳＭの開口部ＯＰ３内に、錫（Ｓｎ）と、銀（Ａｇ）と、から成る、所謂二元合金の半田材ＳＭ１を供給し、これにより、このレジストパターンＲＳＭの開口部ＯＰ３内を半田材で塞ぐ。
その後、図１３に示すように、レジストパターンＲＳＭを除去する。これにより、図１３に示すように、絶縁膜ＩＦ上に形成されたシード層ＳＤＬのうち、レジストパターンＲＳＭで覆われていた部分を露出させる。
次に、図１４に示すように、半田材ＳＭ１およびバリア層ＢＲＬをマスクとして、シード層ＳＤＬのうち、半田材ＳＭ１およびバリア層ＢＲＬのそれぞれから露出する部分を除去する。なお、本実施の形態では、ウエットエッチング法を用いて、シード層ＳＤＬのうちの不要な部分を除去する。これにより、シード層ＳＤＬと、バリア層ＢＲＬと、から成る導電膜ＵＢＭが形成される。
そして、シード層ＳＤＬのうちの不要な部分を除去した後、前述の工程で形成した半田材ＳＭ１に対して熱処理を施す。これにより、図１５に示すように、領域ＲＧ１に位置するボンディングパッドＢＰの表面ＢＰＳ上に、バリア層ＢＲＬ（すなわち、導電膜ＵＢＭ）を介して、略球体状のバンプ電極ＢＥを形成する。なお、本バンプ電極形成工程における熱処理の温度は、前述の保護膜ＰＩＦを形成する際の熱処理の温度よりも低く、本実施の形態では、例えば、１００℃〜２７０℃である。また、１回あたりの熱処理の時間は、前述のスクリーニングテスト工程における熱処理の時間よりも短く、例えば、数十秒〜５分である。
６．ウエハ切断（図５のステップＳ６）
次に、図５のステップＳ６として、半導体ウエハＳＷＦを切断することにより、複数のチップ形成部ＣＦＰを互いに切り離す。より具体的には、図６に示す複数のチップ形成部ＣＦＰのうちの互いに隣り合う二つのチップ形成部ＣＦＰの間に、ダイシングブレード（図示しない）を通過させることにより、複数のチップ形成部ＣＦＰを互いに切り離す。これにより、バンプ電極ＢＥ、導電膜ＵＢＭ、ボンディングパッドＢＰおよび不揮発性メモリＮＶＭを有する各チップ形成部ＣＦＰを、半導体チップＣＰとして取得する。
７．フリップチップ実装（図５のステップＳ７）
次に、図５のステップＳ７として、前述の工程により取得した、バンプ電極ＢＥを有する半導体チップＣＰを、このバンプ電極ＢＥを介して、インタポーザＷＳＢ上に搭載する。より具体的には、図１６に示すように、半導体チップＣＰを構成する半導体基板ＳＳＢのうち、バンプ電極ＢＥが形成された側に位置する面（「主面」とも言う）が、インタポーザＷＳＢの上面ＷＳＢＵと対向するように、半導体チップＣＰをインタポーザＷＳＢ上に配置する。そして、半導体チップＣＰおよびインタポーザＷＳＢのそれぞれ（特に、バンプ電極ＢＥ）に熱を加えながら、図１６に示すように、半導体チップＣＰを構成する半導体基板ＳＳＢのうち、バンプ電極ＢＥが形成されていない側に位置する面（「裏面」とも言う）に対して、ボンディングツールＢＴを押し当てる。すなわち、図１６に示すように、半導体チップＣＰに対して垂直荷重（矢印の方向）を加える。これにより、熱により溶融したバンプ電極ＢＥを介して、半導体チップＣＰ（詳細には、「ボンディングパッドＢＰ」）がインタポーザＷＳＢ（詳細には、「ボンディングリードＢＯＬ」）と電気的に接続される。なお、本フリップチップ実装工程における熱処理の温度は、前述の保護膜ＰＩＦを形成する際の熱処理の温度よりも低く、本実施の形態では、例えば、２２０℃〜２６０℃である。また、１回あたりの熱処理の時間は、前述のスクリーニングテスト工程における熱処理の時間よりも短く、例えば、数秒〜１分である。
８．樹脂供給（図５のステップＳ８）
次に、半導体チップＣＰとインタポーザＷＳＢとの間を、樹脂ＳＲで封止する。より具体的には、図１７に示すように、半導体チップＣＰの近傍にノズルＮＺＬを配置し、このノズルＮＺＬから、複数のフィラーを有する樹脂ＳＲを、半導体チップＣＰとインタポーザＷＳＢとの間に供給する。そして、半導体チップＣＰとインタポーザＷＳＢとの間に供給された樹脂ＳＲに熱を加えることにより、この樹脂ＳＲを硬化させる。なお、本樹脂供給工程における熱処理の温度は、前述の保護膜ＰＩＦを形成する際の熱処理の温度よりも低く、本実施の形態では、例えば、１００℃〜２００℃である。また、１回あたりの熱処理の時間は、前述のスクリーニングテスト工程における熱処理の時間よりも短く、例えば、１０秒〜２時間である。
９．外部接続端子形成（図５のステップＳ９）
その後、図５のステップＳ９として、錫（Ｓｎ）から成る外部接続端子ＥＸＴ（図１を参照）を形成する。より具体的には、インタポーザＷＳＢの下面ＷＳＢＬに形成された各バンプランドＢＵＬ上に、錫（Ｓｎ）と、銀（Ａｇ）と、銅（Ｃｕ）とから成る、所謂三元合金の半田材を配置する。その後、この半田材に対して熱処理を施す。これにより、各バンプランドＢＵＬ上に、略球体状の外部接続端子ＥＸＴを形成する。なお、本外部接続端子形成工程における熱処理の温度は、前述の保護膜ＰＩＦを形成する際の熱処理の温度よりも低く、本実施の形態では、例えば、１００℃〜２７０℃である。また、１回あたりの熱処理の時間は、前述のスクリーニングテスト工程における熱処理の時間よりも短く、例えば、数十秒〜５分である。
上記した各工程を経て、バンプ電極ＢＥを介してインタポーザＷＳＢ上に半導体チップＣＰが搭載された半導体装置ＳＭＤが製造される。そして、完成した半導体装置ＳＭＤは、後に、外部接続端子ＥＸＴを介して、マザーボード上に実装される。なお、半導体ウエハＳＷＦ（すなわち、半導体基板ＳＳＢ）上にボンディングパッドＢＰを形成した後から、半導体装置ＳＭＤをマザーボード上に実装するまでに施される熱処理の温度のうち、保護膜ＰＩＦを構成する有機材料に対して施す熱処理の温度が、最も高い。また、半導体ウエハＳＷＦ（すなわち、半導体基板ＳＳＢ）上にボンディングパッドＢＰを形成した後から、半導体装置ＳＭＤをマザーボード上に実装するまでに施される熱処理の時間のうち、スクリーニングテスト工程における熱処理の時間が、最も長い。
＜本実施の形態に係る半導体装置ＳＭＤの製造方法による効果について＞
次に、本実施の形態に係る半導体装置ＳＭＤの製造方法による効果について、説明する。
まず、本実施の形態では、ウエハテスト（図５のステップＳ２）およびスクリーニングテスト（図５のステップＳ３）を、図５に示すように、ウエハ準備工程（図５のステップＳ１）の後に、行っている。すなわち、本実施の形態では、不揮発性メモリＮＶＭにデータを書き込み、さらに、この不揮発性メモリＮＶＭが形成された半導体ウエハＳＷＦ（すなわち、半導体基板ＳＳＢ）に対して熱処理を施してから、このデータが書き込まれた不揮発性メモリＮＶＭをチェックする工程を、絶縁膜ＩＦ（すなわち、保護膜ＰＩＦ）を構成する有機材料に対して熱処理を施した後に、行っている。ここで、上記したように、保護膜ＰＩＦを構成する有機材料に対して施す熱処理の温度は、少なくとも３００℃以上と高温である。また、この熱処理の時間についても、少なくとも数十分以上である。そして、不揮発性メモリＮＶＭに書き込んだデータは、３００℃以上、かつ、数十分以上という熱処理の条件により消失され易い。特に、不揮発性メモリＮＶＭを構成するトンネル酸化膜ＴＯＸの厚さが薄くなると、データの消失は顕著となる。一方、このトンネル酸化膜の厚さが薄くなったとしても、３００℃未満、あるいは、３００℃以上であっても、数秒という熱処理の条件であれば、データは消失され難い。そして、本実施の形態では、上記したように、不揮発性メモリＮＶＭにデータを書き込む前に、保護膜ＰＩＦを形成するための熱処理を完了している。これにより、たとえ半導体装置の小型化（具体的には、「薄型化」）を実現するために、不揮発性メモリＮＶＭを構成するトンネル酸化膜ＴＯＸの厚さを薄くしたとしても、不揮発性メモリＮＶＭに書き込んだデータが、有機材料に対して施す熱処理の条件（特に、温度）により消失するのを、回避できる。
また、本実施の形態では、ウエハテスト（図５のステップＳ２）およびスクリーニングテスト（図５のステップＳ３）を、図５に示すように、ウエハ準備工程（図５のステップＳ１）の後、かつ、バンプ電極形成工程（図５のステップＳ５）の前に、行っている。すなわち、本実施の形態では、不揮発性メモリＮＶＭにデータを書き込み、さらに、この不揮発性メモリＮＶＭが形成された半導体ウエハＳＷＦ（すなわち、半導体基板ＳＳＢ）に対して熱処理を施してから、このデータが書き込まれた不揮発性メモリＮＶＭをチェックする工程を、絶縁膜ＩＦ（すなわち、保護膜ＰＩＦ）を構成する有機材料に対して熱処理を施した後、かつ、錫（Ｓｎ）から成るバンプ電極ＢＥを形成する前に、行っている。これにより、たとえ不揮発性メモリＮＶＭを構成するトンネル酸化膜ＴＯＸの厚さを薄くしたとしても、不揮発性メモリＮＶＭに書き込んだデータが消失するのを回避できるだけでなく、錫（Ｓｎ）から成るバンプ電極ＢＥの表面が酸化する（すなわち、バンプ電極ＢＥとインタポーザＷＳＢのボンディングリードＢＯＬとの接合信頼性が低下する）のを、抑制できる。
また、本実施の形態では、上記した事項に加え、ウエハテスト（図５のステップＳ２）およびスクリーニングテスト（図５のステップＳ３）を、図５に示すように、ウエハ準備工程（図５のステップＳ１）の後、かつ、導電膜形成工程（図５のステップＳ４）の前に、行っている。そして、導電膜形成工程（図５のステップＳ４）の後に、バンプ電極形成工程（図５のステップＳ５）を行っている。すなわち、本実施の形態では、導電膜形成工程（図５のステップＳ４）の後、かつ、バンプ電極形成工程（図５のステップＳ５）の前に、スクリーニングテスト工程（図５のステップＳ３）を、行っていない。そのため、スクリーニングテスト工程における熱処理により、導電膜ＵＢＭ（特に、バリア層ＢＲＬ）の表面が酸化するのを抑制できる。また、上記したように、導電膜形成工程（図５のステップＳ４）の後に、バンプ電極形成工程（図５のステップＳ５）を行っているため、バンプ電極ＢＥと導電膜ＵＢＭとの接合信頼性が低下するのを、抑制できる。さらには、バンプ電極形成工程（図５のステップＳ５）では、導電膜形成工程（図５のステップＳ４）で使用したレジストパターンＲＳＭを、引き続きマスクとして使用しているため、製造工程の簡略化も実現できる。
また、本実施の形態では、図２および図１５のそれぞれに示すように、絶縁膜ＩＦ（具体的には、パッシベーション膜ＰＶＦおよび保護膜ＰＩＦ）は、ボンディングパッドＢＰの表面ＢＰＳにおける周縁領域上だけでなく、上記した二つの領域ＲＧ１、ＲＧ２の間に位置する領域上にも、形成されている。ここで、もし二つの領域ＲＧ１、ＲＧ２の間に位置する領域上に絶縁膜ＩＦが形成されていないと、バンプ電極形成項における熱処理を施した際、図１９に示すように、形成されるバンプ電極ＢＥ１の中心Ｃ１が、所望の位置（中心Ｃ）からずれる。すなわち、形成されるバンプ電極ＢＥ１の高さが、低くなる。さらには、場合によっては、熱処理により溶融した半田材が、領域ＲＧ２に位置するボンディングパッドＢＰの表面ＢＰＳ上にまで濡れ広がる恐れがある。なお、バンプ電極が所望の形状に形成されない（すなわち、バンプ電極の高さが低くなる）と、半導体チップとインタポーザとの隙間が狭くなる。この結果、後の樹脂供給工程（図５のステップＳ８）において、半導体チップとインタポーザとの間に樹脂を供給することが困難となる。これに対し、本実施の形態では、上記したように、二つの領域ＲＧ１、ＲＧ２の間に位置する領域上にも絶縁膜ＩＦが形成されている。そのため、バンプ電極形成工程（図５のステップＳ５）において、バンプ電極ＢＥを所望の形状に形成できる。
さらに、本実施の形態では、上記したように、ボンディングパッドＢＰ上に絶縁膜ＩＦを形成するだけでなく、図２および図３のそれぞれに示すように、絶縁膜ＩＦの開口部ＯＰ１の縁に沿って、導電膜ＵＢＭを絶縁膜ＩＦ上に形成している。そのため、後のフリップチップ実装工程（図５のステップＳ７）において半導体チップＣＰに対して垂直荷重を加えた際、多層配線層ＭＷＬのうち、バンプ電極ＢＥと重なる領域に伝わる応力を、均一化することができる。これにより、多層配線層ＭＷＬを構成する絶縁層として、例えば、炭素添加シリコン酸化膜（ＳｉＯＣ）のような低誘電率膜を使用したとしても、上記応力により、絶縁層にクラックが形成されるのを、抑制できる。
以上、本発明者らによってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。具体例として、上記実施の形態の変形例について、以下に説明する。
（変形例１）
まず、上記実施の形態では、半導体チップＣＰとインタポーザＷＳＢとの接合部における詳細を説明する際、不揮発性メモリと電気的に接続されたボンディングパッドＢＰを基に説明した。また、上記実施の形態の半導体チップは、図１に示すように、上記したボンディングパッドＢＰ以外の他のボンディングパッド（すなわち、別の回路を構成する電界効果トランジスタと電気的に接続されたボンディングパッド）も有している。そして、この他のボンディングパッドの構成についても、上記ボンディングパッドＢＰの構成と同じである。しかしながら、上記のようなウエハテスト工程（すなわち、プローブ針ＰＢＰを接触させる工程）が不要なボンディングパッドについては、上記実施の形態のようなプローブ領域ＲＧ２を設けなくてもよい。これにより、半導体チップの小型化、あるいは、多ピン化を更に実現できる。
（変形例２）
また、上記実施の形態では、ボンディングパッドＢＰのうち、その上方にバンプ電極ＢＥが形成される部分（領域ＲＧ１を有する部分であり、かつ、領域ＲＧ２を有さない部分）の平面形状が、図３に示すように、略八角形であることについて説明した。しかしながら、この部分の平面形状は、多角形に限らず、円形でもよい。
（変形例３）
また、上記実施の形態では、保護膜ＰＩＦを構成する有機材料に対して熱処理を施すタイミングが、この有機材料を半導体基板ＳＳＢ上に配置（供給）した後であることについて説明したが、この熱処理を施す（開始する）タイミングは、有機材料を半導体基板ＳＳＢ上に配置する前でもよい。しかしながら、有機材料が半導体基板ＳＳＢ上に配置される前に半導体基板ＳＳＢが加熱されていると、この半導体基板ＳＳＢ上に配置された有機材料が所望の形状になる前（濡れ広がる前）に、この有機材料は硬化する恐れがある。そのため、硬化される前では流動性を有する熱硬化性のポリイミド樹脂を保護膜ＰＩＦの構成材料として用いる場合は、上記実施の形態のように、半導体基板ＳＳＢ上に有機材料を配置（供給）した後に熱処理を施すことが好ましい。
（変形例４）
また、上記実施の形態では、ウエハテスト（図５のステップＳ２）およびスクリーニングテスト（図５のステップＳ３）のそれぞれを１回ずつ行うことについて説明したが、ウエハテスト、スクリーニングテスト、あるいは、ウエハテストおよびスクリーニングテストの両方は、複数回行ってもよい。
（変形例５）
また、上記実施の形態では、バリア層ＢＲＬおよび半田材ＳＭ１のそれぞれを、電解メッキ法を用いて形成することについて説明したが、無電解メッキ法を用いて形成してもよい。
（変形例６）
また、上記実施の形態では、シード層ＳＤＬの除去方法として、ウエットエッチング法を用いることについて説明したが、ドライエッチング法を用いてもよい。
（変形例７）
また、上記実施の形態では、バンプ電極ＢＥを介してインタポーザＷＳＢ上に半導体チップＣＰが搭載された構成、所謂、ＦＣＢＧＡ（Flip Chip Ball Grid Array）を半導体装置ＳＭＤとして説明した。しかしながら、バンプ電極ＢＥが形成された半導体チップＣＰ（すなわち、図５のステップＳ６を終えた状態）を、一つの半導体装置として見做すこともできる。
（変形例８）
また、上記実施の形態では、半導体チップＣＰとインタポーザＷＳＢとの間を樹脂ＳＲで封止する方式として、図１７に示すように、半導体チップＣＰの近傍にノズルＮＺＬを配置し、このノズルＮＺＬから、半導体チップＣＰとインタポーザＷＳＢとの間に樹脂ＳＲを供給する、所謂アンダーフィル方式について説明した。しかしながら、その上面上に半導体チップＣＰが搭載されたインタポーザＷＳＢをモールド金型内にセットし、半導体チップＣＰを覆うようにインタポーザＷＳＢ上に樹脂ＳＲから成る封止体を形成する、所謂トランスファモールド方式を用いてもよい。
（変形例９）
また、上記実施の形態では、複数のボンディングパッドＢＰが、半導体チップＣＰ（すなわち、半導体基板ＳＳＢ）の各辺に沿って配置されていることについて説明した。しかしながら、図１８に示すように、複数のボンディングパッドＢＰ、ＢＰＥ、ＢＰＮは、半導体チップＣＰ１の各辺ＣＰＳに沿って、かつ、行列状に配置されてもよい。なお、半導体チップの周縁部は、半導体チップの中央部と比較して、応力が集中し易い。そのため、図１８に示すように、各ボンディングパッドＢＰの領域（「プローブ領域」）ＲＧ２が、各ボンディングパッドＢＰの領域（「バンプ電極形成領域」）ＲＧ１よりも、対応する半導体チップＣＰ１の辺ＣＰＳ側に位置するように、各ボンディングパッドＢＰを配置することが好ましい。なお、行列状に配置された複数のボンディングパッドＢＰ、ＢＰＥ、ＢＰＮのうち、最外周列に位置するボンディングパッドＢＰＥについては、図１８に示すように、各領域ＲＧ１、ＲＧ２が、隣接する半導体チップＣＰ１の辺ＣＰＳに沿うように、各ボンディングパッドＢＰＥを配置してもよい。さらに、図１８に示すように、この半導体チップＣＰ１の対角線ＤＧＬ上には、領域（「プローブ領域」）ＲＧ２を有さないボンディングパッドＢＰＮを配置することが好ましい。
（変形例１０）
また、上記実施の形態では、バンプ電極ＢＥは、錫（Ｓｎ）と、銀（Ａｇ）と、から成る、所謂二元合金の半田バンプであること、また、外部接続端子ＥＸＴは、錫（Ｓｎ）と、銀（Ａｇ）と、銅（Ｃｕ）とから成る、所謂三元合金の半田ボールであることについて、それぞれ説明した。しかしながら、その主成分として錫（Ｓｎ）を有する材料であれば、上記した各組成から成る半田材以外の材料を使用してもよい。例えば、外部接続端子ＥＸＴは、錫（Ｓｎ）と、銅（Ｃｕ）とから成る、所謂二元合金の半田ボールでもよい。同様に、ボンディングパッドについても、その主成分としてアルミニウム（Ａｌ）を有する材料であれば、アルミニウム（Ａｌ）に、銅（Ｃｕ）あるいはシリコン（Ｓｉ）などを添加した合金材料を使用してもよい。
（変形例１１）
また、上記実施の形態では、バンプランドＢＵＬ上に外部接続端子ＥＸＴを直接、形成することについて説明した。しかしながら、例えば、ニッケル（Ｎｉ）から成る層（ニッケル層）と、このニッケル層上に形成され、かつ、パラジウム（Ｐｄ）から成る層（パラジウム層）と、このパラジウム層上に形成され、かつ、金（Ａｕ）から成る層（金層）と、から成るメッキ膜を介して、外部接続端子ＥＸＴをバンプランドＢＵＬ上に形成してもよい。
（変形例１２）
さらに、上記した各変形例について説明した要旨に矛盾しない範囲内において、上記で説明した各変形例の一部分または全部を互いに組み合わせて適用できる。
ＢＥ バンプ電極
ＢＰ、ＢＰＥ、ＢＰＮ ボンディングパッド
ＢＰＳ 表面
ＢＯＬ ボンディングリード
ＢＲＬ バリア層
ＢＴ ボンディングツール
ＢＵＬ バンプランド
ＣＦＰ チップ形成部
ＣＩＬ コンタクト層間絶縁層
ＣＰ、ＣＰ１ 半導体チップ
ＣＰＳ 辺
ＤＧＬ 対角線
ＥＸＴ 外部接続端子
ＦＧ 浮遊ゲート電極
ＧＥ 制御ゲート電極
ＩＦ 絶縁膜
ＩＬ 層間絶縁層
ＩＬＩ 層間絶縁膜
ＬＯＬ 引き出し配線
ＭＷＬ 多層配線層
ＮＶＭ 不揮発性メモリ
ＮＺＬ ノズル
ＯＰ１、ＯＰ２、ＯＰ３ 開口部
ＰＢＤ プローブ痕
ＰＢＰ プローブ針
ＰＩＦ 保護膜
ＰＬＧ コンタクトプラグ
ＰＶＦ パッシベーション膜
ＲＧ１、ＲＧ２ 領域
ＲＳＭ レジストパターン
ＳＤＬ シード層
ＳＤＲ ドレイン領域
ＳＭ１ 半田材
ＳＭＤ 半導体装置
ＳＲ 樹脂
ＳＲＦ ソルダレジスト膜
ＳＳＢ 半導体基板
ＳＳＲ ソース領域
ＳＷＦ 半導体ウエハ
ＴＯＸ トンネル酸化膜
ＵＢＭ 導電膜
ＶＡ ビア配線
ＷＬ 配線
ＷＳＢ インタポーザ（配線基板）
ＷＳＢＵ 上面
ＷＳＢＬ 下面

Claims (15)

  1. 以下の工程を含む半導体装置の製造方法：
    （ａ）半導体基板、前記半導体基板に形成された不揮発性メモリ、前記半導体基板上に形成され、かつ、前記不揮発性メモリと電気的に接続され、かつ、アルミニウムから成るボンディングパッド、および、前記半導体基板上に形成され、かつ、有機材料から成る絶縁膜、を有する半導体ウエハを準備する工程、
    ここで、
    前記ボンディングパッドの表面は、
    前記絶縁膜の第１開口部内において露出する第１領域と、
    前記第１開口部とは異なる前記絶縁膜の第２開口部内において露出する第２領域と、
    を有しており、
    前記絶縁膜は、前記有機材料に対して第１熱処理を施すことで形成され；
    （ｂ）前記（ａ）工程の後、前記第２領域に位置する前記ボンディングパッドの前記表面にプローブ針を接触させ、前記不揮発性メモリにデータを書き込む工程；
    （ｃ）前記（ｂ）工程の後、前記半導体ウエハに対して第２熱処理を施し、さらに、前記（ｂ）工程において前記データが書き込まれた前記不揮発性メモリをチェックする工程、
    ここで、
    前記第２熱処理の温度は、前記第１熱処理の温度よりも低く、
    １回あたりの前記第２熱処理の時間は、１回あたりの前記第１熱処理の時間よりも長く；
    （ｄ）前記（ｃ）工程の後、前記第１領域に位置する前記ボンディングパッドの前記表面上に、メッキ法を用いて、ニッケルから成るバリア層を形成する工程；
    （ｅ）前記（ｄ）工程の後、前記バリア層上に、メッキ法を用いて、錫から成る第１半田材を形成する工程；
    （ｆ）前記（ｅ）工程の後、前記第１半田材に対して第３熱処理を施すことで、前記第１領域に位置する前記ボンディングパッドの前記表面上に、前記バリア層を介して、バンプ電極を形成する工程、
    ここで、
    前記第３熱処理の温度は、前記第１熱処理の温度よりも低く、
    １回あたりの前記第３熱処理の時間は、１回あたりの前記第２熱処理の時間よりも短い。
  2. 請求項１に記載の半導体装置の製造方法において、
    前記不揮発性メモリは、
    酸化シリコンから成るトンネル酸化膜を介して、前記半導体基板上に形成された浮遊ゲート電極と、
    酸化シリコン、あるいは、酸化シリコンおよび窒化シリコンから成る層間絶縁膜を介して、前記浮遊ゲート電極上に形成された制御ゲート電極と、
    前記半導体基板のうち、前記浮遊ゲート電極の一方の側に位置する部分に形成されたソース領域と、
    前記半導体基板のうち、前記浮遊ゲート電極の他方の側に位置する部分に形成されたドレイン領域と、
    から成り、
    前記トンネル酸化膜の厚さは、１０ｎｍ以下である。
  3. 請求項２に記載の半導体装置の製造方法は、さらに、
    （ｇ）前記（ｃ）工程の後、かつ、前記（ｄ）工程の前に、ＰＶＤ法を用いて、前記半導体基板上にシード層を形成する工程、
    を含み、
    前記（ｄ）工程および前記（ｅ）工程のそれぞれは、前記第２領域に位置する前記ボンディングパッドの前記表面をマスクで覆った状態で、かつ、前記第１領域に位置する前記ボンディングパッドの前記表面を前記マスクから露出させた状態で、行われ、
    前記シード層のうち、前記第１半田材および前記バリア層のそれぞれから露出する部分は、前記（ｅ）工程の後、かつ、前記（ｆ）工程の前に、除去される。
  4. 請求項３に記載の半導体装置の製造方法は、さらに、
    （ｈ）前記（ｆ）工程の後、前記半導体ウエハを切断することにより、前記バンプ電極、前記バリア層、前記ボンディングパッドおよび前記不揮発性メモリを有する半導体チップを取得する工程、
    （ｉ）前記（ｈ）工程の後、前記（ｈ）工程により取得した前記半導体チップを、前記バンプ電極を介して、インタポーザ上に搭載する工程、
    を含み、
    前記（ｉ）工程では、前記半導体チップに対して垂直荷重を加える。
  5. 請求項４に記載の半導体装置の製造方法は、さらに、
    （ｊ）前記（ｉ）工程の後、前記半導体チップと、前記インタポーザとの間を、複数のフィラーを有する樹脂で封止する工程、
    を含む。
  6. 請求項５に記載の半導体装置の製造方法において、
    前記インタポーザは、
    前記半導体チップが搭載された上面と、
    前記上面とは反対側の下面と、
    前記下面に形成されたバンプランドと、
    を有し、
    請求項５に記載の半導体装置の製造方法は、さらに、
    （ｋ）前記（ｊ）工程の後、前記バンプランド上に、錫から成る第２半田材を形成する工程；
    （ｌ）前記（ｋ）工程の後、前記第２半田材に対して第４熱処理を施すことで、前記バンプランド上に、外部接続端子を形成する工程、
    を含み、
    前記第４熱処理の温度は、１００℃〜２７０℃であり、
    １回あたりの前記第４熱処理の時間は、数十秒〜５分である。
  7. 以下の工程を含む半導体装置の製造方法：
    （ａ）半導体基板、前記半導体基板に形成された不揮発性メモリ、前記半導体基板上に形成され、かつ、前記不揮発性メモリと電気的に接続され、かつ、アルミニウムから成るボンディングパッド、および、前記半導体基板上に形成され、かつ、有機材料から成る絶縁膜、を有するチップ形成部を備えた半導体ウエハを準備する工程、
    ここで、
    前記ボンディングパッドの表面は、
    前記絶縁膜の第１開口部内において露出する第１領域と、
    前記第１開口部とは異なる前記絶縁膜の第２開口部内において露出する第２領域と、
    を有しており、
    前記絶縁膜は、前記有機材料を前記半導体基板上に配置した後、前記有機材料に対して第１熱処理を施すことで形成され、
    前記第１熱処理の温度は、３００℃〜４００℃であり、
    １回あたりの前記第１熱処理の時間は、３０分〜２時間であり；
    （ｂ）前記（ａ）工程の後、前記第２領域に位置する前記ボンディングパッドの前記表面にプローブ針を接触させ、前記不揮発性メモリにデータを書き込む工程；
    （ｃ）前記（ｂ）工程の後、前記半導体ウエハに対して第２熱処理を施し、さらに、前記（ｂ）工程において前記データが書き込まれた前記不揮発性メモリをチェックする工程、
    ここで、
    前記第２熱処理の温度は、２００℃〜２８０℃であり、
    １回あたりの前記第２熱処理の時間は、６時間〜５０時間であり、
    （ｄ）前記（ｃ）工程の後、前記第１領域に位置する前記ボンディングパッドの前記表面上に、メッキ法を用いて、ニッケルから成る導電膜を形成する工程；
    （ｅ）前記（ｄ）工程の後、前記導電膜上に、メッキ法を用いて、錫から成る第１半田材を形成する工程；
    （ｆ）前記（ｅ）工程の後、前記第１半田材に対して第３熱処理を施すことで、前記第１領域に位置する前記ボンディングパッドの前記表面上に、前記導電膜を介して、バンプ電極を形成する工程、
    ここで、
    前記第３熱処理の温度は、１００℃〜２７０℃であり、
    １回あたりの前記第３熱処理の時間は、数十秒〜５分であり；
    （ｇ）前記（ｆ）工程の後、前記半導体ウエハを切断することにより、前記バンプ電極、前記導電膜、前記ボンディングパッドおよび前記不揮発性メモリを有する半導体チップを取得する工程。
  8. 請求項７に記載の半導体装置の製造方法において、
    前記不揮発性メモリは、
    酸化シリコンから成るトンネル酸化膜を介して、前記半導体基板上に形成された浮遊ゲート電極と、
    酸化シリコン、あるいは、酸化シリコンおよび窒化シリコンから成る層間絶縁膜を介して、前記浮遊ゲート電極上に形成された制御ゲート電極と、
    前記半導体基板のうち、前記浮遊ゲート電極の一方の側に位置する部分に形成されたソース領域と、
    前記半導体基板のうち、前記浮遊ゲート電極の他方の側に位置する部分に形成されたドレイン領域と、
    から成り、
    前記トンネル酸化膜の厚さは、１０ｎｍ以下である。
  9. 請求項７に記載の半導体装置の製造方法において、
    前記導電膜は、
    前記ボンディングパッドＢＰの前記表面上に形成され、かつ、銅から成るシード層と、
    前記シード層上に形成され、かつ、ニッケルから成るバリア層と、
    から成り、
    前記（ｄ）工程は、
    （ｄ１）ＰＶＤ法を用いて、前記半導体基板上に前記シード層を形成する工程、
    （ｄ２）前記（ｄ１）工程の後、メッキ法を用いて、前記シード層上に前記バリア層を形成する工程、
    を含み、
    前記（ｄ２）工程および前記（ｅ）工程のそれぞれは、前記第２領域に位置する前記ボンディングパッドの前記表面をマスクで覆った状態で、かつ、前記第１領域に位置する前記ボンディングパッドの前記表面を前記マスクから露出させた状態で、行われ、
    前記シード層のうち、前記第１半田材および前記バリア層のそれぞれから露出する部分は、前記（ｅ）工程の後、かつ、前記（ｆ）工程の前に、除去される。
  10. 請求項９に記載の半導体装置の製造方法は、さらに、
    （ｈ）前記（ｇ）工程の後、前記（ｇ）工程により取得した前記半導体チップを、前記バンプ電極を介して、インタポーザ上に搭載する工程、
    を含み、
    前記（ｈ）工程では、前記半導体チップに対して垂直荷重を加える。
  11. 請求項１０に記載の半導体装置の製造方法は、さらに、
    （ｉ）前記（ｈ）工程の後、前記半導体チップと、前記インタポーザとの間を、複数のフィラーを有する樹脂で封止する工程、
    を含む。
  12. 請求項１１に記載の半導体装置の製造方法において、
    前記インタポーザは、
    前記半導体チップが搭載された上面と、
    前記上面とは反対側の下面と、
    前記下面に形成されたバンプランドと、
    を有し、
    請求項１１に記載の半導体装置の製造方法は、さらに、
    （ｊ）前記（ｉ）工程の後、前記バンプランド上に、錫から成る第２半田材を形成する工程；
    （ｋ）前記（ｊ）工程の後、前記第２半田材に対して第４熱処理を施すことで、前記バンプランド上に、外部接続端子を形成する工程、
    を含み、
    前記第４熱処理の温度は、１００℃〜２７０℃であり、
    １回あたりの前記第４熱処理の時間は、数十秒〜５分である。
  13. 請求項７に記載の半導体装置の製造方法において、
    前記絶縁膜は、
    無機材料から成り、かつ、前記半導体基板上に形成されたパッシベーション膜と、
    前記有機材料から成り、かつ、前記パッシベーション膜上に形成された保護膜と、
    から成る。
  14. 請求項７に記載の半導体装置の製造方法において、
    前記半導体ウエハは、前記半導体基板上に形成された多層配線層を有しており、
    前記多層配線層のうち、最上層に位置する配線層は、前記ボンディングパッドと、前記ボンディングパッドに接続された引き出し配線と、を有しており、
    前記引き出し配線は、前記ボンディングパッドの前記第２領域ではなく、前記ボンディングパッドの前記第１領域から引き出されており、
    前記バンプ電極は、前記ボンディングパッドに接続された前記引き出し配線と、前記引き出し配線に接続されたビア配線を介して、前記不揮発性メモリと電気的に接続されている。
  15. 請求項７に記載の半導体装置の製造方法において、
    前記ボンディングパッドは、
    前記第１領域を有し、かつ、その上方に前記バンプ電極が形成される第１部分と、
    前記第２領域を有し、かつ、その上方に前記バンプ電極が形成されない第２部分と、
    を有しており、
    前記第１部分の平面形状は、八角形であり、
    前記第２部分の平面形状は、その幅が前記第１部分の直径よりも小さい四角形である。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10270575A (ja) * 1997-03-21 1998-10-09 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
JP2008016514A (ja) * 2006-07-03 2008-01-24 Renesas Technology Corp 半導体装置の製造方法および半導体装置
JP2011071547A (ja) * 2010-12-14 2011-04-07 Renesas Electronics Corp 半導体集積回路装置の製造方法
JP2017045900A (ja) * 2015-08-27 2017-03-02 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
JP2020017642A (ja) * 2018-07-26 2020-01-30 ルネサスエレクトロニクス株式会社 半導体装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7901956B2 (en) * 2006-08-15 2011-03-08 Stats Chippac, Ltd. Structure for bumped wafer test
JP2009246218A (ja) 2008-03-31 2009-10-22 Renesas Technology Corp 半導体装置の製造方法および半導体装置
JP5433228B2 (ja) * 2008-12-26 2014-03-05 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6329059B2 (ja) 2014-11-07 2018-05-23 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10270575A (ja) * 1997-03-21 1998-10-09 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
JP2008016514A (ja) * 2006-07-03 2008-01-24 Renesas Technology Corp 半導体装置の製造方法および半導体装置
JP2011071547A (ja) * 2010-12-14 2011-04-07 Renesas Electronics Corp 半導体集積回路装置の製造方法
JP2017045900A (ja) * 2015-08-27 2017-03-02 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
JP2020017642A (ja) * 2018-07-26 2020-01-30 ルネサスエレクトロニクス株式会社 半導体装置

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