TW202025421A - 半導體結構及其製備方法 - Google Patents

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semiconductor structure
die
conductive circuit
metal layer
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TW108126678A
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謝章群
楊吳德
陳璟鋒
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南亞科技股份有限公司
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Abstract

本揭露提供一種半導體結構及其製備方法。該半導體結構包括一基底，該基底具有一第一表面以及一導電線路，該導電線路延伸到該基底上；一晶粒，配置在該基底的該第一表面上；一封模，配置在該基底的該第一表面上並覆蓋該晶粒；以及一金屬層，圍繞該封模與該基底設置；其中該金屬層電性連接該導電線路經由該基底而暴露的至少一部分。

Description

半導體結構及其製備方法
本申請案主張2018/12/27申請之美國臨時申請案第62/785,504號及2019/04/17申請之美國正式申請案第16/386,816號的優先權及益處，該美國臨時申請案及該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露係關於一種半導體結構。特別是有關於用以在半導體結構中遮蔽一晶粒或一封裝的一金屬塗佈。再者，本揭露關於一種包括覆蓋該晶粒或該封裝之該之半導體結構的製備方法。
半導體裝置基本上係用於許多現代應用。隨著電子科技的進步，半導體裝置係持續地變得越來越小，於此同時提供較佳的功能以及包含較大的積體電路數量。由於半導體裝置的小型化，實現不同功能的半導體裝置之不同型態與尺寸規模，係整合(integrated)並封裝(packaged)在一單一模組中。再者，執行許多製造操作以用於不同型態之半導體裝置的整合(integration)。
然而，半導體裝置的製造(manufacturing)與整合(integration)係包含許多複雜步驟(steps)與操作(operations)。在薄形(low-profile)與高密度(high-density)模組中之半導體裝置的整合係逐漸變得複雜。半導體裝置之製造與整合之複雜度的增加，係可造成許多缺點，例如電路短路、不良的電性互連、多個元件的層離(delamination)等等。
據此，需要持續改善半導體裝置的結構與製造。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例提供一種在一半導體結構包括一基底，具有一第一表面以及一導電線路，該導電線路延伸到該基底上；一晶粒，配置在該基底的該第一表面上；一封模，配置在該基底的該第一表面上，並覆蓋該晶粒；以及一金屬層，圍繞該封模與該基底；其中該金屬層電性連接該導電線路經由該基底而暴露的至少一部分。
在本揭露之一些實施例中，該金屬線路的該部分係經由該基底的一側壁而暴露。
在本揭露之一些實施例中，該導電線路與該金屬層連接到一電性接地(electrical ground)。
在本揭露之一些實施例中，該導電線路的該部分係與該金屬層接觸。
在本揭露之一些實施例中，該金屬層係與封模的一外表面及該基底的一側壁為共形(conformal)。
在本揭露之一些實施例中，該晶粒係透過一黏著劑而連接到該基底的該第一表面。
在本揭露之一些實施例中，該晶粒透過一接合線(bonding wire)電性連接該基底。
在本揭露之一些實施例中，該半導體結構還包括一導電凸塊(conductive bump)，係配置在該基底的一第二表面，該第二表面係相對該第一表面設置。
本揭露之另一實施例提供一種半導體結構，包括一基底，具有一第一表面與一導電線路，該導電線路延伸到該基底上；一晶粒，配置在該基底的該第一表面上；一絕緣層，配置在該基底的該第一表面上，並圍繞該晶粒設置；一金屬層，配置在該絕緣層上，並圍繞該晶粒設置；以及一封模，配置在該基底的該第一表面上，並覆蓋該晶粒；其中該金屬層電性連接該導電線路經由該基底之該第一表面而暴露的至少一部分。
在本揭露之一些實施例中，該金屬線路的該部分係經由該絕緣層而暴露。
在本揭露之一些實施例中，該導電線路與該金屬層電性連接到一電性接地。
在本揭露之一些實施例中，該晶粒透過由該絕緣層所塗佈的一接合線電性連接該基底。
在本揭露之一些實施例中，該絕緣層、該金屬層以及該封模係覆蓋該晶粒。
在本揭露之一些實施例中，該金屬層的配置係與該絕緣層共形(conformal)。
本揭露之另一實施例提供一種半導體結構，包括一基底，具有一第一表面與一導電線路，該導電線路延伸到該基底上；一晶粒，配置在該基底上；一絕緣層，配置在該基底的該第一表面上，並覆蓋該晶粒；以及一封模，配置在該基底的該第一表面上，並覆蓋該晶粒；其中，該封模係具導電性，並電性連接該導電線路經由該基底之該第一表面而暴露的至少一部分。
在本揭露之一些實施例中，該封模具有模製化合物(molding compound)以及多個金屬粒子(metallic particles)。
在本揭露之一些實施例中，該封模係接觸該導電線路的該部分。
在本揭露之一些實施例中，該導電線路係經由該絕緣層而暴露。
在本揭露之一些實施例中，該導電線路與該封模係電性連接一電性接地。
在本揭露之一些實施例中，該封膜包括多個碳粒子(carbon particles)。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
本揭露之以下說明伴隨併入且組成說明書之一部分的圖式，說明本揭露之實施例，然而本揭露並不受限於該實施例。此外，以下的實施例可適當整合以下實施例以完成另一實施例。
「一實施例」、「實施例」、「例示實施例」、「其他實施例」、「另一實施例」等係指本揭露所描述之實施例可包含特定特徵、結構或是特性，然而並非每一實施例必須包含該特定特徵、結構或是特性。再者，重複使用「在實施例中」一語並非必須指相同實施例，然而可為相同實施例。
為了使得本揭露可被完全理解，以下說明提供詳細的步驟與結構。顯然，本揭露的實施不會限制該技藝中的技術人士已知的特定細節。此外，已知的結構與步驟不再詳述，以免不必要地限制本揭露。本揭露的較佳實施例詳述如下。然而，除了詳細說明之外，本揭露亦可廣泛實施於其他實施例中。本揭露的範圍不限於詳細說明的內容，而是由申請專利範圍定義。
一半導體結構是由許多製程所製造的。在半導體結構的製造期間，係組裝(assembled)並整合(integrated)具有不同功能與尺寸規模的許多電子元件。然而，每一電子元件可產生電磁輻射，其係可非預期地干擾其他元件。再者，半導體裝置係可依據操作亦可產生電磁輻射，因此係會對其他鄰近的半導體裝置的一效能(performance)有不利的影響。
在本揭露中，係揭露一種半導體結構。該半導體結構包括一基底，具有一第一表面以及一導電線路，該導電線路延伸到該基底上；一晶粒，配置在該基底的該第一表面上；一封模，配置在該基底的該第一表面上，並覆蓋該晶粒；以及一金屬層，圍繞該封模與該基底；其中該金屬層電性連接該導電線路經由該基底而暴露的至少一部分。該金屬層係電性連接一電性接地(electrical ground)，因此係提供用來遮蔽電磁干擾(electromagnetic interference)以保護該晶粒。因此，係可改善辦導體結構的一操作。
圖1為依據本揭露一些實施例的一第一半導體結構100之剖視示意圖。在一些實施例中，第一半導體結構100係為一半導體封裝(semiconductor package)或是所述半導體封裝的一部分。在一些實施例中，第一半導體結構100係為一塑膠球柵陣列 (plastic ball grid array，PBGA)封裝、一微間距球柵陣列(fine pitch ball grid array，FBGA)封裝，或是其類似物。
在一些實施例中，第一半導體結構100具有一封裝基板(packaging substrate)101。在一些實施例中，封裝基板101具有一基底101a、一導電線路(conductive trace)101b以及一保護層(protective layer)101c。
在一些實施例中，基底101a係為一半導體基底。在一些實施例中，基底101a係為一封裝基板。在一些實施例中，基底101a包含半導體材料，例如矽、鍺(germanium)、鎵(gallium)、砷(arsenic)，或是其組合。在一些實施例中，基底101a包含的材料，係例如陶瓷(ceramic)、玻璃或是其類似物。
在一些實施例中，係在基底101a上製造有一預定功能電路。在一些實施例中，基底101a具有許多導電線路與許多電子元件，電子元件係例如電晶體、二極體等等，電子元件係藉由各導電線路而連接，並配置在基底101a中。
在一些實施例中，基底101a具有一第一表面101d以及一第二表面101e，第二表面101e係相對第一表面101d設置。在一些實施例中，基底101a係為四邊形、矩形、正方形、多邊形，或是其他適合的形狀。
在一些實施例中，導電線路101b延伸到基底101a上。在一些實施例中，導電線路101b延伸到基底101a中。在一些實施例中，導電線路101b延伸到基底101a的第一表面101d上，或是延伸到基底101a的第二表面101e上。在一些實施例中，導電線路101b包含銅(copper)、鎢(tungsten)、鋁(aluminum)、鈀(palladium)，或是其合金。
在一些實施例中，封裝基板101還包括一導電通孔(conductive via)101f，其係延伸穿經基底101a。在一些實施例中，導電通孔101f係延伸到基底101a的第一表面101d與基底101a的第二表面101e之間。在一些實施例中，導電通孔101f係電性連接導電線路101b。在一些實施例中，導電通孔101f係包含金(gold)、銀(silver)、銅、鎳(nickel)、鎢、鋁、鈀，或者是其合金。
在一些實施例中，保護層101c係配置在基底101a上，且至少部分地覆蓋導電線路101b。在一些實施例中，保護層101c係配置在基底101a的第一表面101d與第二表面101e上。在一些實施例中，導電線路101b的一部分係經由保護層101c而暴露。在一些實施例中，保護層101c係為一焊罩層(solder mask layer)。在一些實施例中，保護層101c包含環氧樹脂(epoxy)、聚醯亞胺(polyimide)、聚苯噁唑(polybenzoxazole，PBO)，或是其類似物。
在一些實施例中，導電線路101b的暴露部分，係架構來容納一導電結構(conductive structure)，例如一導電凸塊(conductive bump)、導電墊(conductive pad)，或是其類似物。在一些實施例中，導電線路101b的暴露部分係電性連接一導電凸塊102。在一些實施例中，導電凸塊102係配置在導電線路101b之暴露部分上。在一些實施例中，導電凸塊102係配置在鄰近基底101a的第二表面101e處。
在一些實施例中，導電凸塊102包含導電材料，例如焊料(solder)、銅、鎳，或是金。在一些實施例中，導電凸塊102係為一錫球(solder ball)、一球柵陣列 (ball grid array，BGA)球、受控塌陷晶片連接(controlled collapse chip connection；C4)凸塊、微凸塊(microbump)、一柱體(pillar)，或者是其類似物。在一些實施例中，導電凸塊102為球形(spherical)、半球形(hemispherical)或是圓柱形(cylindrical)。
在一些實施例中，第一半導體結構100具有一晶粒(die)103，配置在封裝基板101上。在一些實施例中，晶粒103係配置在基底101a的第一表面101d上。在一些實施例中，晶粒103係在以微影操作(photolithography operations)所產生的晶粒103內部製造一預定功能電路。在一些實施例中，晶粒103係以一機械刀片(mechanical blade)或雷射切刀(laser blade)單顆化一半導體晶圓(semiconductor wafer)。
在一些實施例中，晶粒103包括適合於一特定應用的不同電子電路。在一些實施例中，晶粒103包括任何一種不同已知形態的半導體裝置，例如記憶體(memories)、微處理器(microprocessors)、特殊應用積體電路(application-specific integrated circuits，ASICs)，或是其類似物。在一些實施例中，晶粒103係為一邏輯晶粒(logic die)或其類似物。
在一些實施例中，晶粒103包括一第三表面103a以及一第四表面103b，第四表面103b係相對第三表面103a設置。在一些實施例中，第三表面103a係為一前側(front side)或一主動側(active side)，其上係配置有許多電路(circuits)或是電子元件。
在一些實施例中，一接合墊(bond pad)103c係配置在第三表面103a上，且架構來容納一導電結構。在一些實施例中，晶粒103透過一接合線(bonding wire)104電性連接封裝基板101或是基底101a。在一些實施例中，接合墊103c係透過接合線104電性連接導電線路101b經由保護層101c所暴露的一部分，以致於晶粒103電性連接封裝基板101或是一外部半導體結構。在一些實施例中，接合線104包含銅、金或是其他適合的材料。在一些實施例中，第四表面103b係為一後側(back side)或是一非主動側(inactive side)，其係沒有電路(circuits)或是電子元件存在。
在一些實施例中，晶粒103係透過一黏著劑(adhesive)105接合在基底101a上。在一些實施例中，晶粒103係透過所黏著劑105結合在保護層101c。
在一些實施例中，一封模(molding)106係配置在基底101a上。在一些實施例中，封模106係配置在基底101a的第一表面101d上，並覆蓋晶粒103。在一些實施例中，封模106係配置在保護層101c上以及配置在導電線路101b經由保護層101c而暴露的該部分上。在一些實施例中，封模106係圍繞晶粒103、接合墊103c、黏著劑105以及接合線104設置。
在一些實施例中，封模106係可為一單一層膜或是一複合疊層(composite stack)。在一些實施例中，封膜106係包含不同材料，例如模製化合物(molding compound)、塑封底膠填充(molding underfill)、環氧樹脂(epoxy)、樹脂(resin)，或是其類似物。在一些實施例中，封膜106具有一高導熱性(high thermal conductivity)、一低吸濕率(low moisture absorption rate)，以及一高抗彎強度(flexural strength)。
在一些實施例中，金屬層(metallic layer)107係圍繞封膜106與封裝基板101設置。在一些實施例中，金屬層107係圍繞基底101a與保護層101c設置。在一些實施例中，金屬層107係接觸封膜106、基底101a以及保護層101c。在一些實施例中，金屬層107係與封膜106的一外表面、保護層101c的一側壁以及基底101a的一側壁呈共形(conformal)。
在一些實施例中，金屬層107係電性連接導電線路101b經由封裝基板101而暴露的至少一部分101g。在一些實施例中，導電線路101b的所述部分101g係經由封裝基板101的一側壁所暴露。在一些實施例中，導電線路101b的所述部分101b係經由保護層101c所暴露。在一些實施例中，導電線路101b的所述部分101g係接觸金屬層107。在一些實施例中，導電線路101b的所述部分101g之一側壁、基底101a的所述側壁以及保護層101c的所述側壁係垂直地對準(vertically aligned)。
在一些實施例中，金屬層107係連接一電性接地，因此其係接地。在一些實施例中，導電線路101b係接地或是連接一電性接地。在一些實施例中，金屬層107與導電線路101b係連接一電性接地。在一些實施例中，金屬層107係透過連接接地導電線路101b而接地。
在一些實施例中，金屬層107包含金、銀、銅或是其類似物. 在一些實施例中，金屬層107係以噴濺(sputtering)、電鍍(electroplating)，或是其他適合的操作所形成。由於連接到一電性接地的金屬層107係圍繞晶粒103與封裝基板101，因此金屬層107係可使第一半導體結構100與周圍環境絕緣，也因此在第一半導體結構100外部的一電磁輻射是不會影響晶粒103與封裝基板101的操作。再者，在晶粒103與封裝基板101的操作期間所產生的電磁輻射，係不會影響配置在第一半導體結構100鄰近處或外部的其他半導體結構。因此，係可減少或避免電磁干擾。
圖2為依據本揭露一些實施例的一第二半導體結構200之剖視示意圖。在一些實施例中，第二半導體結構200係為一半導體封裝或是所述半導體封裝的一部分。在一些實施例中，第二半導體結構100係為一開窗型球柵陣列(window ball grid array，WBGA)封裝。
在一些實施例中，第二半導體結構200包括一封裝基板101、一晶粒103、一封膜106以及一金屬層107，其係具有類似於上述或是如圖1所示的架構。
在一些實施例中，封裝基板101具有一開口101h，係穿經基板101及保護層101c而延伸。在一些實施例中，封膜106係填滿開口101h，並配置在保護層101c鄰近基底101a之第二表面101e上。
在一些實施例中，晶粒103係結合(bonded)在保護層101c鄰近基底101a之第一表面101d上。在一些實施例中，晶粒103的第三表面103a係藉由黏著劑105而連接到保護層101c鄰近基底101a之第一表面101d處。
在一些實施例中，結合墊103c係配置在晶粒103之第三表面103a上以及開口101h上。在一些實施例中，結合墊103c係電性連接導電線路101b的一部分，所述部分係經由保護層101c鄰近基底101a之第二表面101e而暴露。在一些實施例中，結合墊103c係透過結合線104電性連接導電線路101b。在一些實施例中，結合線104係至少部分地配置在開口101h中。在一些實施例中，封膜106係將結合墊103c與結合線104封在其中。
在一些實施例中，金屬層107係電性連接導電線路101b的製少一部分101g，所述至少一部分101g係穿經封裝基板101而暴露。在一些實施例中，導電線路101b的所述部分101g係穿經封裝基板101的一側壁。在一些實施例中，導電線路101b的所述部分101g係穿經保護層101c而暴露。在一些實施例中，導電線路101b的所述部分101g係接觸金屬層107。在一些實施例中，導電線路101b之所述部分101g的一側壁、基底101a的側壁以及保護層101c的側壁係垂直地對準。
在一些實施例中，金屬層107係接地或是連接一電性接地。在一些實施例中，導電線路101b係接地或是連接一電性接地。在一些實施例中，金屬層107與導電線路101b係連接一電性接地。在一些實施例中，金屬層107係透過連接接地導電線路101b而接地。
由於連接一電性接地的金屬層107覆蓋晶粒103與封裝基板101，因此金屬層107係可使第二半導體結構200與周圍環境電性絕緣，因此第二半導體結構200外部的一電磁輻射不會影響晶粒103與封裝基板101的操作。
再者，晶粒103與封裝基板101操作期間所產生的電磁輻射，不會影響配置在鄰近第二半導體結構200或是第二半導體結構200外部的其他半導體結構。因此，係可減少或避免電磁干擾。
圖3為依據本揭露一些實施例的一第三半導體結構300之剖視示意圖。在一些實施例中，第三半導體結構300係為一半導體封裝或是所述半導體封裝的一部分。在一些實施例中，第三半導體結構300係為一塑膠球柵陣列 (PBGA)封裝、一微間距球柵陣列(FBGA)封裝，或是其類似物。
在一些實施例中，第三半導體結構300包括一封裝基板101、一晶粒103、一封膜106以及一金屬層107，其具有類似於上述或如圖1所示之第一半導體結構100的架構。
在一些實施例中，第三半導體結構300包括一隔離層(insulating layer)108，係配置在封裝基板101上。在一些實施例中，隔離層108係配置在基底101a之第一表面101d上，並圍繞晶粒103設置。在一些實施例中，隔離層108係配置在保護層101c上，也配置在導電線路101b穿經保護層101c而暴露的一部分上。
在一些實施例中，晶粒103係電性連接封裝基板101。在一些實施例中，晶粒103的結合墊103c透過一結合線104電性連接基底101a的導電線路101b，而所述結合線104係塗佈有隔離層108。在一些實施例中，隔離層108係將結合線104與結合墊103c封在其中。在一些實施例中，隔離層108、金屬層107以及封膜106係覆蓋晶粒103。
在一些實施例中，隔離層108包含介電材料或是聚合材料(polymeric material)，例如氧化物(oxide)、氮化物(nitride)、聚合物(polymer)、聚醯亞胺(polymide，PI)，或是其類似物。在一些實施例中，封膜106係配置在隔離層108上，或是圍繞隔離層108設置。
在一些實施例中，金屬層107係配置在隔離層108上，並圍繞晶粒103設置。在一些實施例中，金屬層107係與隔離層108共形(conformal)配置。在一些實施例中，金屬層107係電性連接導電線路101b的至少一部分101g，所述的至少一部分101g係穿經封裝基板101而暴露。在一些實施例中，金屬層107電性連接導電線路101b的所述部分101g，所述部分101g係穿經在基底101a之第一表面101d上的保護層101c而暴露。在一些實施例中，導電線路101b的所述部分101g係亦穿經隔離層108而暴露。在一些實施例中，導電線路101b穿經保護層101c與隔離層108的所述部分101g，係接觸金屬層107。
在一些實施例中，金屬層107與電性連接金屬層107的導電線路101b，係電性連接一電性接地。在一些實施例中，金屬層107與電性連接金屬層107的導電線路101b係接地。
由於連接到一的電性接地的金屬層107係覆蓋晶粒103與封裝基板101，因此金屬層107係可使第三半導體結構300與周圍環境電性絕緣，也因此第三半導體結構300外部的一電磁輻射不會影響晶粒103與封裝基板101的操作。
再者，晶粒103與封裝基板101操作期間所產生的電磁輻射，不會影響配置在鄰近第三半導體結構300或是第三半導體結構300外部的其他半導體結構。因此，係可減少或避免電磁干擾。
圖4為依據本揭露一些實施例的一第四半導體結構400之剖視示意圖。在一些實施例中，第四半導體結構400係為一半導體封裝或是所述半導體封裝的一部分。在一些實施例中，第四半導體結構400係為一開窗型球柵陣列(window ball grid array，WBGA)封裝。
在一些實施例中，第四半導體結構400包括一封裝基板101、一晶粒103、一封膜106以及一金屬層107，其係具有類似於上述或是如圖2所示之第二半導體結構200的架構。
在一些實施例中，隔離層108係覆蓋並圍繞晶粒103。在一些實施例中，金屬層107係配置在隔離層108與晶粒103上。在一些實施例中，金屬層107係與隔離層108共形(conformal)配置。在一些實施例中，導電線路101b的一部分101g係穿經保護層101c而暴露，並電性連接金屬層107。
在一些實施例中，導電線路101b的所述部分101g係接觸金屬層107。在一些實施例中，金屬層107與電性連接金屬層107的導電線路101b，係電性連接一電性接地。在一些實施例中，金屬層107與導電線路101b係接地。
由於連接一電性接地的金屬層107係覆蓋晶粒103，因此金屬層107係可使晶粒103與周圍環境電性絕緣，也因此晶粒103外部的一電磁輻射係不會影響晶粒103的操作。
再者，晶粒103操作期間所產生的電磁輻射，不會影響配置在鄰近晶粒103或是晶粒103外部的其他半導體結構。因此，係可減少或避免電磁干擾。
圖5為依據本揭露一些實施例的一第五半導體結構500之剖視示意圖。在一些實施例中，第五半導體結構500係為一半導體封裝或是所述半導體封裝的一部分。在一些實施例中，第五半導體結構500係為一塑膠球柵陣列 (PBGA)封裝、一微間距球柵陣列(FBGA)封裝，或是其類似物。
在一些實施例中，第五半導體結構500包括一封裝基板101、一晶粒103、一封膜106以及一金屬層107，其係具有類似於上述或是如圖2所示之第三半導體結構300的架構。
在一些實施例中，封膜106係配置在隔離層108上。在一些實施例中，封膜106係可導電或者是包含導電材料。在一些實施例中，封膜106包含模製化合物以及多個金屬粒子，係例如碳(carbon)、銅、金或是其類似物。在一些實施例中，金屬粒子藉由摻雜(doping)、植入(implantation)，或是其他適合的操作而埋置在封模106中。
在一些實施例中，導電線路101b的至少一部分101g係穿經封裝基板101而暴露。在一些實施例中，導電線路101b的所述部分101g係穿經保護層101c與隔離層108而暴露。在一些實施例中，封模106係電性連接導電線路101b的所述部分101g。在一些實施例中，封模106係接觸導電線路101b的所述部分101g。在一些實施例中，封模106與導電線路101b係電性連接一電性接地，因此封模106與導電線路101b係接地。
由於連接一電性接地的導電封模106係覆蓋封裝基板101，因此封模106係可使晶粒103及封裝基板101電性絕緣周圍環境，也因此第五半導體結構500外部的一電磁輻射不會影響晶粒103與封裝基板101的操作。
再者，晶粒103與封裝基板101操作期間所產生的電磁輻射，不會影響配置在鄰近第五半導體結構500或是第五半導體結構500外部的其他半導體結構。因此，係可減少或避免電磁干擾。
圖6為依據本揭露一些實施例的一第六半導體結構600之剖視示意圖。在一些實施例中，第六半導體結構600係為一半導體封裝或是所述半導體封裝的一部分。在一些實施例中，第六半導體結構600係為一塑膠球柵陣列 (PBGA)封裝、一微間距球柵陣列(FBGA)封裝，或是其類似物。
在一些實施例中，第六半導體結構600包括一封裝基板101、一晶粒103、一封膜106以及一金屬層107，其係具有類似於上述或是如圖3或圖5所示之第三半導體結構300或第五半導體結構500的架構。
在一些實施例中，一重佈線層(redistribution layer，RDL)103d係形成在晶粒103上。在一些實施例中，重佈線層103d係形成在晶粒103的第三表面103a上。在一些實施例中，重佈線層103d係包括一介電層103e以及一互連結構(interconnect structure)103f，互連結構103f係沿著介電層103e延伸或者是穿經介電層103e延伸。
在一些實施例中，重佈線層103d係架構來重佈晶粒103的端子(terminals)並重新安排晶粒103之一電路(circuitry)的路徑(path)。在一些實施例中，隔離層108係覆蓋重佈線層103d。在一些實施例中，介電層103e係包含聚合材料(polymeric material)，例如聚合物(polymer)、聚醯亞胺(polymide)，或是其類似物。在一些實施例中，互連結構103f係包含導電材料，例如銅、金、鋁，或其類似物。
在一些實施例中，金屬層107係配置在隔離層108與晶粒103上。在一些實施例中，重佈線層103d之互連結構103f的一部分，係穿經隔離層108而暴露，並電性連接一電性接地。在一些實施例中，互連結構103f係接地。在一些實施例中，金屬層107係電性連接接地互連結構103f。在一些實施例中，金屬層107係接觸重佈線層103d之互連結構103f的所述部分，所述部分係穿經隔離層108而暴露。
由於連接一電性接地之金屬層107係覆蓋晶粒103，因此金屬層107係可使晶粒103與周圍環境電性絕緣，也因此晶粒103外部的一電磁輻射不會影響晶粒103的操作。再者，晶粒103操作期間所產生的電磁輻射，不會影響配置在鄰近晶粒103或是晶粒103外部的其他半導體結構。因此，係可減少或避免電磁干擾。
圖7為依據本揭露一些實施例的一第七半導體結構700之剖視示意圖。在一些實施例中，第七半導體結構700係為一半導體封裝或是所述半導體封裝的一部分。在一些實施例中，第七半導體結構700係為一塑膠球柵陣列 (PBGA)封裝、一微間距球柵陣列(FBGA)封裝，或是其類似物。
在一些實施例中，第七半導體結構700包括一封裝基板101、一晶粒103以及一封膜106，其係具有類似於上述或是如圖3所示之第三半導體結構300的架構。
在一些實施例中，一重佈線層(RDL)103d係形成在晶粒103上。在一些實施例中，重佈線層103d係形成在晶粒103的第三表面103a上。在一些實施例中，重佈線層103d係包括一介電層103e以及一互連結構103f，互連結構103f係沿著介電層103e延伸或者是穿經介電層103e延伸。
在一些實施例中，重佈線層103d係架構來重佈晶粒103的端子(terminals)並重新安排晶粒103之一電路(circuitry)的路徑(path)。在一些實施例中，介電層103e係包含聚合材料(polymeric material)，例如聚合物(polymer)、聚醯亞胺(polymide)，或是其類似物。在一些實施例中，互連結構103f係包含導電材料，例如銅、金、鋁，或其類似物。
在一些實施例中，重佈線層103d的互連結構103f係包括一導電平面(conductive plane)103g，介電層103e係圍繞導電平面103g，且導電平面103g的至少部分地從介電層103e暴露。在一些實施例中，導電平面103g係為一接地平面(grounded plane)或者是連接一電性接地。
由於連接一電性接地之導電平面103g係覆蓋晶粒103，因此導電平面103g係可使晶粒103與周圍環境電性絕緣，也因此晶粒103外部的一電磁輻射不會影響晶粒103的操作。再者，晶粒103操作期間所產生的電磁輻射，不會影響配置在鄰近晶粒103或是晶粒103外部的其他半導體結構。因此，係可減少或避免電磁干擾。
在本揭露中，係揭露一種半導體結構的製備方法。在一些實施例中，一第一半導體結構100與一第二半導體結構200係可由如圖8所示之一種製備方法1100所形成。製備方法1100係包括許多操作，且其敘述與圖示並不表示用來限制所述操作的順序。製備方法1100係包括許多步驟(1101、1102、1103以及1104)。
在步驟1101中，如圖9所示，係提供一封裝基板101。在一些實施例中，封裝基板101包括一基底101a、一導電線路101b以及一保護層101c，其係具有類似於上述或是如圖1所示之架構。
在步驟1102中，如圖10所示，一晶粒103係結合(bonded)在封裝基板101上。在一些實施例中，晶粒103係具有類似於如上所述或如圖1所示之架構。在一些實施例中，晶粒103係透過一黏著劑105而連接到封裝基板101的保護層101c，且晶粒103係透過線路結合操作(wire bonding operations)墊性連接封裝基板101。在一些實施例中，晶粒103的一結合墊103c係透過一結合線104而電性連接封裝基板101的一導電線路101b。
在步驟1103中，如圖11所示，係形成一封模106。在一些實施例中，封模106係圍繞晶粒103並配置在封裝基板101上。在一些實施例中，封模106係以壓縮模塑(compression molding)、轉移模塑(transfer molding)或者是其他適合的操作來形成。在一些實施例中，封模106係具有類似於如上所述或是如圖1所示的架構。
在步驟1104中，如圖12所示，一金屬層107係配置在封模106上，並圍繞封裝基板101設置。在一些實施例中，金屬層107係以噴濺、電鍍或者是任何其他適合的操作所配置。在一些實施例中，金屬層107係接觸導電線路101b的一部分101g，所述部分101g係穿經保護層101c的一側壁而暴露，以至於金屬層107電性連接導電線路101b。在一些實施例中，導電線路101b與金屬層107係電性連接一電性接地，因此導電線路101b與金屬層107係接地。在一些實施例中，金屬層107具有類似於如上所述或是如圖1所示之架構。在一些實施例中，係形成如圖1所示的第一半導體結構100。
在本揭露中，係揭露一種半導體結構的製備方法。在一些實施例中，一第三半導體結構300與一第四半導體結構400係可由如圖13所示之一種製備方法800所形成。製備方法800係包括許多操作，且其敘述與圖示並不表示用來限制所述操作的順序。製備方法800係包括許多步驟(801、802、803、804以及805)。
在步驟801中，如圖14所示，係提供一封裝基板101。在一些實施例中，封裝基板101包括一基底101a、一導電線路101b以及一保護層101c，其具有類似於如上所述或是如圖3所示的架構。
在步驟802中，如圖15所示，一晶粒103係結合(bonded)在封裝基板101上。在一些實施例中，晶粒103係具有類似於如上所述或是如圖3所示的架構。在一些實施例中，晶粒103係透過一黏著劑105連接到封裝基板101的保護層101c，並透過線路結合操作以電性連接封裝基板101。在一些實施例中，晶粒103的一結合墊103c係透過一結合線104電性連接封裝基板101的一導電線路101b。
在步驟803中，如圖16所示，一隔離層108係配置在晶粒103與封裝基板101上。在一些實施例中，隔離層108係配置在保護層101c上、圍繞晶粒103設置、覆蓋結合墊103c，並且將結合線104封在其中。
在一些實施例中，為了暴露導電線路101b的所述部分101g，接下來係透過蝕刻、鑽孔(drilling)或是任何其他適合的操作移除隔離層108的一部分。在一些實施例中，隔離層108係具有類似於如上所述或是如圖3所示的架構。
在步驟804中，如圖17所示，一金屬層107係配置在隔離層108上。在一些實施例中，金屬層107係配置在晶粒103上，並圍繞晶粒103設置。在一些實施例中，金屬層107係以噴濺、電鍍或是任何其他適合的操作所配置。在一些實施例中，金屬層107係接觸導電線路101b的所述部分101g，而所述部分101g係穿經保護層101c與隔離層108而暴露，以至於金屬層107電性連接導電線路101b。
在一些實施例中，導電線路101b與金屬層107係電性連接一電性接地，也因此導電線路101b與金屬層107係接地。在一些實施例中，金屬層107係具有類似於如上所述或是如圖3所示的架構。
在步驟805中，如圖18所示，係形成一封模106。在一些實施例中，封模106係配置在隔離層108與金屬層107上，並圍繞晶粒103設置。在一些實施例中，封模106係以壓縮模塑(compression molding)、轉移模塑(transfer molding)或者是其他適合的操作來形成。在一些實施例中，封模106係具有類似於如上所述或是如圖3所示的架構。在一些實施例中，係形成如圖3所示的第三半導體結構300。
在本揭露中，係揭露一種半導體結構的製備方法。在一些實施例中，一第五半導體結構500係可由如圖19所示之一種製備方法900所形成。製備方法800係包括許多操作，且其敘述與圖示並不表示用來限制所述操作的順序。製備方法900係包括許多步驟(901、902、903以及904)。
在步驟901中，如圖20所示，係提供一封裝基板101。在一些實施例中，封裝基板101包括一基底101a、一導電線路101b以及一保護層101c，其具有類似於如上所述或是如圖5所示的架構。
在步驟902中，如圖21所示，一晶粒103係結合(bonded)在封裝基板101上。在一些實施例中，晶粒103係具有類似於如上所述或是如圖5所示的架構。在一些實施例中，晶粒103係透過一黏著劑105連接到封裝基板101的保護層101c，並透過線路結合操作以電性連接封裝基板101。在一些實施例中，晶粒103的一結合墊103c係透過一結合線104電性連接封裝基板101的一導電線路101b。
在步驟903中，如圖22所示，一隔離層108係配置在晶粒103與封裝基板101上。在一些實施例中，隔離層108係配置在保護層101c上、圍繞晶粒103設置、覆蓋結合墊103c，並且將結合線104封在其中。在一些實施例中，為了暴露導電線路101b的所述部分101g，接下來係透過蝕刻、鑽孔(drilling)或是任何其他適合的操作移除隔離層108的一部分。在一些實施例中，隔離層108係具有類似於如上所述或是如圖5所示的架構。
在步驟904中，如圖23所示，係形成一封模106。在一些實施例中，封模106係可導電或是包含導電材料。在一些實施例中，封模106係包含多個金屬粒子。在一些實施例中，封模106係配置在隔離層108上，並圍繞晶粒103設置。在一些實施例中，導電封模106係接觸導電線路101b的所述部分101g。在一些實施例中，導電封模106與導電線路101b係電性連接一電性接地，也因此導電封模106與導電線路101b係接地。
在一些實施例中，封模106係以壓縮模塑(compression molding)、轉移模塑(transfer molding)或者是其他適合的操作來形成。在一些實施例中，封模106係具有類似於如上所述或是如圖5所示的架構。在一些實施例中，係形成如圖5所示的第五半導體結構500。
在本揭露中，係揭露一種半導體結構的製備方法。在一些實施例中，一第六半導體結構600係可由如圖24所示之一種製備方法1000所形成。製備方法1000係包括許多操作，且其敘述與圖示並不表示用來限制所述操作的順序。製備方法1000係包括許多步驟(1001、1002、1003、1004以及1005)。
在步驟1001中，如圖25所示，係提供一封裝基板101。在一些實施例中，封裝基板101包括一基底101a、一導電線路101b以及一保護層101c，其具有類似於如上所述或是如圖6所示的架構。
在步驟1002中，如圖26所示，一晶粒103係結合(bonded)在封裝基板101上。在一些實施例中，一重佈線層103d係形成在晶粒103上，而重佈線層103d具有一介電層103e以及一互連結構10f。在一些實施例中，晶粒103係具有類似於如上所述或是如圖6所示的架構。
在一些實施例中，晶粒103係透過一黏著劑105連接到封裝基板101的保護層101c，並透過線路結合操作以電性連接封裝基板101。在一些實施例中，晶粒103之重佈線層103d的互連結構103f係透過一結合線104電性連接封裝基板101的一導電線路101b。
在步驟1003中，如圖27所示，一隔離層108係配置在晶粒103與封裝基板101上。在一些實施例中，隔離層108係配置在保護層101c與重佈線層103d上，並且將結合線104封在其中。在一些實施例中，為了暴露互連結構103f的一部分，接下來係透過蝕刻、鑽孔(drilling)或是任何其他適合的操作移除隔離層108的一部分。在一些實施例中，隔離層108係具有類似於如上所述或是如圖6所示的架構。
在步驟1004中，如圖28所示，一金屬層107係配置在隔離層108上。在一些實施例中，金屬層107係配置在晶粒103的重佈線層103d上。在一些實施例中，金屬層107係以噴濺、電鍍或是任何其他適合的操作所配置。在一些實施例中，金屬層107係接觸互連結構103f的所述部分，而所述部分係穿經隔離層108而暴露，以至於金屬層107電性連接互連結構103f。在一些實施例中，互連結構103f與金屬層107係電性連接一電性接地，也因此互連結構103f與金屬層107係接地。在一些實施例中，金屬層107係具有類似於如上所述或是如圖6所示的架構。
在步驟1005中，如圖29所示，係形成一封模106。在一些實施例中，封模106係配置在隔離層108與金屬層107上，並圍繞晶粒103設置。在一些實施例中，封模106係以壓縮模塑(compression molding)、轉移模塑(transfer molding)或者是其他適合的操作來形成。在一些實施例中，封模106係具有類似於如上所述或是如圖6所示的架構。在一些實施例中，係形成如圖6所示的第六半導體結構600。
本揭露提供一種半導體結構的製備方法。在一些實施例中，一第七半導體結構700係可由如圖30所示之一種製備方法1200所形成。製備方法1200係包括許多操作，且其敘述與圖示並不表示用來限制所述操作的順序。製備方法1200係包括許多步驟(1201、1202以及1203)。
在步驟1201中，如圖31所示，係提供一封裝基板101。在一些實施例中，封裝基板101包括一基底101a、一導電線路101b以及一保護層101c，其具有類似於如上所述或是如圖7所示的架構。
在步驟1202中，如圖32所示，一晶粒103係結合(bonded)在封裝基板101上。在一些實施例中，一重佈線層103d係形成在晶粒103上，而重佈線層103d具有一介電層103e以及一互連結構10f。在一些實施例中，重佈線層103d的互連結構103f係包括一導電平面103g，介電層103e係圍繞導電平面103g，且導電平面103g的至少部分地從介電層103e暴露。在一些實施例中，晶粒103係具有類似於如上所述或是如圖7所示的架構。
在一些實施例中，晶粒103係透過一黏著劑105連接到封裝基板101的保護層101c，且晶粒103係透過線路結合操作以電性連接封裝基板101。在一些實施例中，重佈線層103d的互連結構103f係透過一結合線104電性連接封裝基板101的一導電線路101b。在一些實施例中，導電平面103g係為一接地平面(grounded plane)或者是連接一電性接地。
在步驟1203中，如圖33所示，係形成一封模106。在一些實施例中，封模106係配置在基板101上，並圍繞晶粒103設置。在一些實施例中，封模106係以壓縮模塑(compression molding)、轉移模塑(transfer molding)或者是其他適合的操作來形成。在一些實施例中，封模106係具有類似於如上所述或是如圖7所示的架構。在一些實施例中，係形成如圖7所示的第七半導體結構700。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
100:第一半導體結構 101:封裝基板 101a:基底 101b:導電線路 101c:保護層 101d:第一表面 101e:第二表面 101f:導電通孔 101g:部分 101h:開口 102:導電凸塊 103:晶粒 103a:第三表面 103b:第四表面 103c:接合墊 103d:重佈線層 103e:介電層 103f:互連結構 103g:導電平面 104:接合線 105:黏著劑 106:封模 107:金屬層 108:隔離層 200:第二半導體結構 300:第三半導體結構 400:第四半導體結構 500:第五半導體結構 600:第六半導體結構 700:第七半導體結構 800:製備方法 801:步驟 802:步驟 803:步驟 804:步驟 805:步驟 900:製備方法 901:步驟 902:步驟 903:步驟 904:步驟 1000:製備方法 1001:步驟 1002:步驟 1003:步驟 1004:步驟 1005:步驟 1100:製備方法 1101:步驟 1102:步驟 1103:步驟 1104:步驟 1200:製備方法 120:步驟 1202:步驟 1203:步驟
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。 圖1為依據本揭露一些實施例的一第一半導體結構之剖視示意圖。 圖2為依據本揭露一些實施例的一第二半導體結構之剖視示意圖。 圖3為依據本揭露一些實施例的一第三半導體結構之剖視示意圖。 圖4為依據本揭露一些實施例的一第四半導體結構之剖視示意圖。 圖5為依據本揭露一些實施例的一第五半導體結構之剖視示意圖。 圖6為依據本揭露一些實施例的一第六半導體結構之剖視示意圖。 圖7為依據本揭露一些實施例的一第七半導體結構之剖視示意圖。 圖8為依據本揭露一些實施例的一第一或第二半導體結構的製備方法之流程示意圖。 圖9至圖12為依據本揭露一些實施例在圖8中該第一或第二半導體結構的製備方法之示意圖。 圖13為依據本揭露一些實施例的一第三或第四半導體結構的製備方法之流程示意圖。 圖14至圖18為依據本揭露一些實施例在圖13中該第三或第四半導體結構的製備方法之示意圖。 圖19為依據本揭露一些實施例的一第五半導體結構的製備方法之流程示意圖。 圖20至圖23為依據本揭露一些實施例在圖19中該第五半導體結構的製備方法之示意圖。 圖24為依據本揭露一些實施例的一第六半導體結構的製備方法之流程示意圖。 圖25至圖29為依據本揭露一些實施例在圖24中該第六半導體結構的製備方法之示意圖。 圖30為依據本揭露一些實施例的一第七半導體結構的製備方法之流程示意圖。 圖31至圖33為依據本揭露一些實施例在圖30中該第七半導體結構的製備方法之示意圖。
100:第一半導體結構
101:封裝基板
101a:基底
101b:導電線路
101c:保護層
101d:第一表面
101e:第二表面
101f:導電通孔
101g:部分
102:導電凸塊
103:晶粒
103a:第三表面
103b:第四表面
103c:接合墊
104:接合線
105:黏著劑
106:封模
107:金屬層

Claims (20)

  1. 一種半導體結構，包括： 一基底，具有一第一表面以及一導電線路，該導電線路延伸到該基底上； 一晶粒，配置在該基底的該第一表面上； 一封模，配置在該基底的該第一表面上，並覆蓋該晶粒；以及 一金屬層，圍繞該封模與該基底； 其中該金屬層電性連接該導電線路經由該基底而暴露的至少一部分。
  2. 如請求項1所述之半導體結構，其中該金屬線路的該部分係經由該基底的一側壁而暴露。
  3. 如請求項1所述之半導體結構，其中該導電線路與該金屬層連接到一電性接地。
  4. 如請求項1所述之半導體結構，其中該導電線路的該部分係與該金屬層接觸。
  5. 如請求項1所述之半導體結構，其中該金屬層係與封模的一外表面及該基底的一側壁為共形。
  6. 如請求項1所述之半導體結構，其中該晶粒係透過一黏著劑而連接到該基底的該第一表面。
  7. 如請求項1所述之半導體結構，其中該晶粒透過一接合線電性連接該基底。
  8. 如請求項1所述之半導體結構，還包括一導電凸塊，係配置在該基底的一第二表面，該第二表面係相對該第一表面設置。
  9. 一種半導體結構，包括： 一基底，具有一第一表面與一導電線路，該導電線路延伸到該基底上； 一晶粒，配置在該基底的該第一表面上； 一絕緣層，配置在該基底的該第一表面上，並圍繞該晶粒設置； 一金屬層，配置在該絕緣層上，並圍繞該晶粒設置；以及 一封模，配置在該基底的該第一表面上，並覆蓋該晶粒； 其中該金屬層電性連接該導電線路經由該基底之該第一表面而暴露的至少一部分。
  10. 如請求項9所述之半導體結構，其中該金屬線路的該部分係經由該絕緣層而暴露。
  11. 如請求項9所述之半導體結構，其中該導電線路與該金屬層電性連接到一電性接地。
  12. 如請求項9所述之半導體結構，其中該晶粒透過由該絕緣層所塗佈的一接合線電性連接該基底。
  13. 如請求項9所述之半導體結構，其中該絕緣層、該金屬層以及該封模係覆蓋該晶粒。
  14. 如請求項9所述之半導體結構，其中該金屬層的配置係與該絕緣層共形。
  15. 一種半導體結構，包括： 一基底，具有一第一表面與一導電線路，該導電線路延伸到該基底上； 一晶粒，配置在該基底上； 一絕緣層，配置在該基底的該第一表面上，並覆蓋該晶粒；以及 一封模，配置在該基底的該第一表面上，並覆蓋該晶粒； 其中，該封模係具導電性，並電性連接該導電線路經由該基底之該第一表面而暴露的至少一部分。
  16. 如請求項15所述之半導體結構，其中該封模具有模製化合物以及多個金屬粒子。
  17. 如請求項15所述之半導體結構，其中該封模係接觸該導電線路的該部分。
  18. 如請求項15所述之半導體結構，其中該導電線路係經由該絕緣層而暴露。
  19. 如請求項15所述之半導體結構，其中該導電線路與該封模係電性連接一電性接地。
  20. 如請求項15所述之半導體結構，其中該封膜包括多個碳粒子。
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