JP2017045900A - 半導体装置の製造方法および半導体装置 - Google Patents

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矢島　明
Akira Yajima
明 矢島
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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
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    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
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Abstract

【課題】半導体装置のテストにおいて半田接合不良を抑えてテストの信頼性を高める。【解決手段】半導体装置の製造方法は、第１キャップ膜２ｒを備えた第１パッド電極２ａａと、第２キャップ膜２ｔを備えた第２パッド電極２ａｂとを有する半導体ウエハ１を準備し、さらに第１パッド電極２ａａ上に第１開口と、第２パッド電極２ａｂ上に第２開口とを有するポリイミド層２ｄを形成した後、第２開口を介して第２パッド電極２ａｂに接続する再配置配線２ｅを形成する。次に、第１パッド電極２ａａおよび再配置配線２ｅのバンプランド２ａｃに有機反応層２ｋａ，２ｋｂが残るようにポリイミド層２ｆに開口を形成し、半導体ウエハ１に熱処理を施した後、再配置配線２ｅ上にバンプを形成する。【選択図】図１０

Description

本発明は、例えば、ウエハプロセスパッケージ等の半導体装置の製造技術および半導体装置に関する。
ウエハプロセスパッケージ（ＷＰＰ：Wafer Process Package 、またはＷＬＰ：Wafer Level Package ともいう) では、複数の再配置配線（再配線）のそれぞれの終端に半田バンプが接合されている。
なお、ウエハプロセスパッケージの構造と組立てについては、例えば特開２００９−２４６２１８号公報（特許文献１）に記載があり、この特許文献１には、ウエハプロセスパッケージの電極にプローブ針を接触させてテストを行う技術が開示されている。
特開２００９−２４６２１８号公報
上述のウエハプロセスパッケージにおいて、半導体チップに不揮発性メモリが組み込まれている場合には、その組立て工程に不揮発性メモリをテストする工程がある。このテスト工程は、リテンションベーク工程と呼ばれる熱処理工程を含んでおり、不揮発性メモリにデータを書き込んだ後に、例えば２５０℃で７２時間程度の熱負荷をかける。そして、リテンションベーク工程の後においてメモリに書き込まれたデータが消失していないかを確認する。
ここで、例えば、メモリのテスト工程の後に再配置配線を形成すると、再配置配線形成時に実施される高温の熱処理でメモリに書き込まれたデータが消失する可能性がある。したがって、メモリに書き込まれたデータの消失を防止するため、再配置配線を形成してから不揮発性メモリへのテスト工程を行うことが好ましい。
この場合、上記不揮発性メモリのテスト工程では、再配置配線のパッドにプローブを接触させてメモリテストを行うことになるが、再配置配線のＣｕ層の表面に形成されたＮｉ層は硬くプローブとの接触抵抗が大きくなるため、テストの精度が低下する。その際、プローブの接触抵抗への対策および半田バンプの濡れ性確保のために、再配置配線のパッドにＡｕめっきを施すことも考えられるが、リテンションベークによってＡｕめっき膜上にＮｉが湧き出して酸化し、結果的にプローブの接触抵抗の増大や、半田の濡れ不良および接合不良を招く。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態による半導体装置の製造方法は、複数の配線層の最上層に形成され、かつ表面に第１金属膜が形成された第１パッド電極と、上記第１パッド電極と電気的に接続されるとともに上記複数の配線層の最上層に形成され、かつ表面に第２金属膜が形成された第２パッド電極と、を有する半導体基板を準備する。さらに、上記第１パッド電極の上記第１金属膜を露出させる第１開口と、上記第２パッド電極の上記第２金属膜を露出させる第２開口と、を有する第１絶縁膜を形成し、上記第２開口を介して、上記第２パッド電極に電気的に接続する配線を形成する。さらに、上記第１パッド電極および上記配線のそれぞれの表面に有機反応層を残して第２絶縁膜の上記第１パッド電極上に第３開口を形成し、かつ上記第２絶縁膜の上記配線上に第４開口を形成する。さらに、上記第４開口を形成した後、上記半導体基板に熱処理を施し、そして、上記第４開口の上記配線上にバンプを形成する、ものである。
また、一実施の形態による半導体装置は、主面を備え、半導体回路が形成された半導体基板と、上記主面に露出する複数の第１パッド電極と、上記複数の第１パッド電極と電気的に接続され、上記複数の第１パッド電極と同一層に形成された複数の第２パッド電極と、上記複数の第２パッド電極を覆い、上記複数の第２パッド電極と電気的に接続された複数の配線と、を有するものである。さらに、上記複数の配線上に形成された絶縁膜と、上記複数の配線における上記絶縁膜の開口部に設けられた複数のバンプと、を有し、上記複数の第１パッド電極の表面は、露出している。
上記一実施の形態によれば、半導体装置のテストにおいて、半田接合不良を抑えつつ、テストの信頼性を高めることができる。
実施の形態の半導体装置の主要部の構造の一例を内部を透過して示す部分平面図である。 図１に示すＡ−Ａ線に沿って切断した構造を示す断面図である。 図１に示す半導体装置の主要部の内部の構造の一例を示す拡大部分断面図である。 図１に示す半導体装置の主要部のパッドの構造の一例を示す拡大部分平面図である。 図１に示す半導体装置の主要部のパッド配列と再配線の一例を示す平面図である。 図５のＡ部の構造の一例を示す拡大部分平面図と拡大部分断面図である。 図５のＢ部の構造の一例を示す拡大部分平面図と拡大部分断面図である。 図１の半導体装置の製造方法の一部を示すフロー図および断面図である。 図１の半導体装置の製造方法の一部を示すフロー図および断面図である。 図１の半導体装置の製造方法の一部を示すフロー図および断面図である。 図１の半導体装置の製造方法の一部を示すフロー図および断面図である。 図１の半導体装置の製造方法の一部を示すフロー図および断面図である。 図１の半導体装置の製造方法における酸化膜厚と有機反応層の関係を示すデータ図である。 実施の形態の変形例の構造を示す拡大部分平面図である。 図１４に示すＡ−Ａ線に沿って切断した構造を示す部分断面図である。 実施の形態の変形例を適用した半導体装置の構造を示す断面図である。
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
また、以下の実施の形態において、構成要素等について、「Ａから成る」、「Ａより成る」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
＜半導体装置の構造＞
図１は実施の形態の半導体装置の主要部の構造の一例を内部を透過して示す部分平面図、図２は図１に示すＡ−Ａ線に沿って切断した構造を示す断面図、図３は図１に示す半導体装置の主要部の内部の構造の一例を示す拡大部分断面図、図４は図１に示す半導体装置の主要部のパッドの構造の一例を示す拡大部分平面図である。また、図５は図１に示す半導体装置の主要部のパッド配列と再配線の一例を示す平面図、図６は図５のＡ部の構造の一例を示す拡大部分平面図と拡大部分断面図、図７は図５のＢ部の構造の一例を示す拡大部分平面図と拡大部分断面図である。
図１に示す本実施の形態の半導体装置は、ウエハプロセスパッケージ５であり、チップサイズと略同等の小型の半導体パッケージである。
図１および図２を用いて本実施の形態のウエハプロセスパッケージ５の構成について説明する。ウエハプロセスパッケージ５は、主面２ｂを備え、かつ主面２ｂに半導体回路が形成された半導体チップ２と、上記半導体回路と電気的に接続され、かつ主面２ｂに露出する複数の第１パッド電極２ａａと、複数の第１パッド電極２ａａのそれぞれと電気的に接続され、かつ複数の第１パッド電極２ａａのそれぞれと同一層に形成された複数の第２パッド電極２ａｂと、を有している。
つまり、図１に示すように、複数のパッド電極２ａが２列に並んで設けられており、そのうち、外側に並んで配置されているのが複数の第１パッド電極２ａａであり、一方、内側に並んで配置されているのが複数の第２パッド電極２ａｂである。
そして、複数の第２パッド電極２ａｂのそれぞれには、再配置配線（配線）２ｅが接続されている。再配置配線２ｅは、複数の第２パッド電極２ａｂのそれぞれの位置を異なる位置に配置換えするものであり、再配線とも呼ばれている。
言い換えると、複数の第１パッド電極２ａａのそれぞれは、半導体チップ２の主面２ｂの端部側（周縁部側）に並んで配置され、一方、複数の第２パッド電極２ａｂのそれぞれは、複数の第１パッド電極２ａａのそれぞれより内側に配置されている。そして、内側に配置された複数の第２パッド電極２ａｂのそれぞれから再配置配線２ｅが引き出されている。
再配置配線２ｅは、具体的には、図２に示すように、複数の第２パッド電極２ａｂのそれぞれを覆い、さらに複数の第２パッド電極２ａｂのそれぞれと電気的に接続されている。そして、再配置配線２ｅの第２パッド電極２ａｂと反対側の端部には、それぞれバンプランド２ａｃが形成されており、各バンプランド２ａｃのそれぞれには、ウエハプロセスパッケージ５の外部端子として半田バンプ（バンプ）３が搭載されている。
具体的には、複数の再配置配線２ｅそれぞれの上に絶縁膜であるポリイミド層２ｆが形成されており、さらに、複数の再配置配線２ｅのそれぞれにおけるポリイミド層２ｆの開口部２ｍにバンプランド２ａｃが形成され、このバンプランド２ａｃのそれぞれに半田バンプ３が設けられている。
なお、外側に配置された複数の第１パッド電極２ａａのそれぞれの表面は、露出している。具体的には、それぞれ第１パッド電極２ａａの表面には、図２に示すように、第１キャップ膜（第１金属膜）２ｒが形成されており、さらにこの第１キャップ膜２ｒ上に有機反応層２ｋａが形成されている。また、第１キャップ膜２ｒは、複数の第２パッド電極２ａｂのそれぞれの上に延在している。
詳細には、図２に示すように、第１パッド電極２ａａにおけるＡｌパッド２ｓの表面に第１キャップ膜２ｒが形成され、さらに、第１キャップ膜２ｒの表面には有機薄膜である有機反応層２ｋａが形成されている。そして、第１パッド電極２ａａのＡｌパッド２ｓは、第２パッド電極２ａｂのＡｌパッド２ｓと繋がっている。つまり、第１パッド電極２ａａのＡｌパッド２ｓと第２パッド電極２ａｂのＡｌパッド２ｓは、一体に形成されている。言い換えると、本実施の形態のＡｌパッド２ｓは、キャップ膜付きのＡｌパッド２ｓでもある。
そして、第２パッド電極２ａｂの領域においてもＡｌパッド２ｓの表面に第２キャップ膜（第２金属膜）２ｔが形成されている。つまり、Ａｌパッド２ｓ上において第１キャップ膜２ｒと第２キャップ膜２ｔも一体に形成されている。
そして、この第２パッド電極２ａｂに再配置配線２ｅが接続されている。
なお、第１キャップ膜２ｒや第２キャップ膜２ｔは、例えば、ＴｉＮである。したがって、第１パッド電極２ａａにはＴｉＮからなる第１キャップ膜２ｒが露出している。
また、再配置配線２ｅは、例えば、３層構造であり、下層側から上層側に向かって、例えば、Ｃｕ膜のシード層２ｈｂ、Ｃｕ層２ｉ、Ｎｉ層２ｎである。
また、図３に示すように、第１パッド電極２ａａの下層には、複数の配線層２ｕが形成され、各層の配線Ｍがプラグ２ｗを介して電気的に接続されている。そして、配線層２ｕの最下層にはドレインのプラグ２ｗの両側にメモリセル２ｖが形成されている。このメモリセル２ｖは、例えば、不揮発性メモリ（フラッシュメモリ）であり、本実施の形態の半導体チップ２には、不揮発性メモリ回路を含む半導体回路が形成されている。
また、図４は、第１パッド電極２ａａと第２パッド電極２ａｂのそれぞれの平面視であるが、第１パッド電極２ａａの開口部である第１開口２ｊａは、第２パッド電極２ａｂの開口部である第２開口２ｊｂに比べてその大きさが遥かに大きい（Ｙ＞Ｘ）。これは、後述するが、第１パッド電極２ａａは、プローブ検査用もしくはワイヤボンディング用のパッドであり、一方、第２パッド電極２ａｂは、再配置配線接続用のパッドであることによる。
これらパッドの大きさは、パッド上に形成される絶縁膜の開口部の大きさを調整することで容易に変えることが可能である。
次に、本実施の形態のウエハプロセスパッケージ５に搭載される半導体チップのパッド構造について説明する。
図５に示す半導体チップ２は、図２に示す半田バンプ３が取り付けられる前の構造を示すものである。
半導体チップ２の主面２ｂには、その周縁部に沿って２列にパッド電極２ａが設けられている。そして、２列に配置されたパッド電極２ａのうち、内側の列の第２パッド電極２ａｂのそれぞれに再配置配線２ｅが形成され、複数の再配置配線２ｅのそれぞれが主面２ｂの内方に向かって引き出されている。さらに、それぞれの再配置配線２ｅの端部にバンプランド２ａｃが形成されている。
なお、それぞれのバンプランド２ａｃは、主面２ｂにおいて、Ｘ方向とＹ方向とにそれぞれ等しいピッチで並んで設けられている。すなわち、複数のバンプランド２ａｃは、主面２ｂにおいて、格子状に並んで設けられている。
これにより、複数のバンプランド２ａｃのそれぞれに半田バンプ３が搭載された際には、複数の半田バンプ３も格子状に配置される。
また、図６は、第１パッド電極２ａａと第２パッド電極２ａｂの平面図と断面図を示すものであるが、本実施の形態の第１パッド電極２ａａおよび第２パッド電極２ａｂは、平面形状が細長い長方形のＡｌパッド２ｓに対して、間に絶縁膜を介在させて絶縁膜の開口を２つ形成したものである。したがって、第１パッド電極２ａａと第２パッド電極２ａｂとで、一体に形成されたＡｌパッド２ｓを２つの電極領域に分けて使用している。
これにより、第１パッド電極２ａａから第２パッド電極２ａｂに亘って一体に繋がったＡｌパッド２ｓとなっており、さらに、このＡｌパッド２ｓ上には一体で形成された第１キャップ膜２ｒと第２キャップ膜２ｔが配置されている。つまり、Ａｌパッド２ｓは、キャップ膜付きのＡｌパッド２ｓである。なお、第１キャップ膜２ｒおよび第２キャップ膜２ｔは、例えばＴｉＮである。
そして、第１パッド電極２ａａにおける第１キャップ膜２ｒの表面には、例えば厚さ数百ｎｍ程度の極めて薄い有機反応層２ｋａが形成されている。
また、上述のように、第１パッド電極２ａａの下層には、図３に示すように複数の配線層２ｕが形成され、さらに、その最下層にはメモリセル２ｖが形成されており、このメモリセル２ｖは、例えば、不揮発性メモリ（フラッシュメモリ）である。
また、第２パッド電極２ａｂから引き出される再配置配線２ｅの端部には、図７に示すように、バンプランド２ａｃが形成されている。図２に示す半田バンプ３が搭載される前のバンプランド２ａｃには、その最上層のＮｉ層２ｎの表面に有機薄膜である有機反応層２ｋｂが形成されている。
なお、このバンプランド２ａｃの表面に形成された有機反応層２ｋｂは、バンプランド２ａｃに半田バンプ３を搭載する際に、例えばアッシングによって除去する。これにより、半田バンプ３をバンプランド２ａｃに濡らすことができ、半田バンプ３のバンプランド２ａｃに対する接続を良好にすることができる。
本実施の形態のウエハプロセスパッケージ５では、半導体チップ２の主面２ｂの周縁部に２列に設けられた複数のパッド電極２ａのうちの外側（端部側）の第１パッド電極２ａａはそのまま残し、内側の列の第２パッド電極２ａｂには再配置配線２ｅが接続されている。
したがって、主面２ｂの周縁部（端部）に、バンプ付け用とは異なる別の複数の第１パッド電極２ａａが設けられていることにより、半田バンプ搭載後であっても、第１パッド電極２ａａを用いてプローブテストを実施することができる。すなわち、ウエハプロセスパッケージ５を組立てた後であっても半田バンプ３にプローブを接触させることなく、第１パッド電極２ａａにプローブを接触させてプローブテストを行うことができる。
なお、第１パッド電極２ａａと第２パッド電極２ａｂについては、本実施の形態のように細長い１つのＡｌパッド２ｓに対してその上層に形成する絶縁膜の開口を２つに分けることで形成してもよいし、予め、別々のＡｌパッド２ｓを形成してそれらに第１パッド電極２ａａと第２パッド電極２ａｂを形成してもよい。
＜半導体装置の製造方法＞
次に、本実施の形態の半導体装置の製造方法について説明する。図８〜図１２は、それぞれ図１の半導体装置の製造方法の一部を示すフロー図と断面図である。
まず、図８に示すパッド開口（キャップ残し）を行う。上記パッド開口では、それぞれに第１領域２ｘおよび第１領域２ｘとは異なる第２領域２ｙが形成された複数の半導体チップ２を含んだ半導体ウエハ（半導体基板）１を準備する。なお、半導体ウエハ１のそれぞれの半導体チップ２の領域には、図３に示す複数の配線層２ｕと、複数の配線層２ｕの最上層に形成された第１キャップ膜２ｒを第１領域２ｘに備えた第１パッド電極２ａａと、複数の配線層２ｕの最上層に形成された第２キャップ膜２ｔを第２領域２ｙに備えた第２パッド電極２ａｂと、が形成されている。
さらに、第１パッド電極２ａａおよび第２パッド電極２ａｂにおいては、一体に繋がって形成されたＡｌパッド２ｓが形成されている。具体的には、平面形状が細長い長方形のＡｌパッド２ｓに対して、間に絶縁膜を介在させて絶縁膜の開口を２つ形成したものであり、第１パッド電極２ａａと第２パッド電極２ａｂとで、一体に形成されたＡｌパッド２ｓを２つの電極領域に分けて使用している。
つまり、細長いＡｌパッド２ｓ上に形成された絶縁膜である保護膜２ｚにおいて、第１キャップ膜２ｒと第２キャップ膜２ｔとがそれぞれ残るように第１パッド電極２ａａ用の開口と、第２パッド電極２ａｂ用の開口を形成する。なお、Ａｌパッド２ｓ上には一体で形成された第１キャップ膜２ｒと第２キャップ膜２ｔが配置されている。つまり、Ａｌパッド２ｓは、キャップ膜付きのＡｌパッド２ｓである。ここで、第１キャップ膜２ｒおよび第２キャップ膜２ｔは、例えばＴｉＮである。
また、第１パッド電極２ａａの下層には、図３に示すように複数の配線層２ｕが形成され、さらに、その最下層にはメモリセル２ｖが形成されており、このメモリセル２ｖは、例えば、不揮発性メモリ（フラッシュメモリ）である。
次に、図８に示すポリイミド層パターンニングを行う。このポリイミド層パターンニングでは、半導体ウエハ１の主面１ａ上の保護膜２ｚ上にポリイミド層２ｄを形成し、その後、パターンニングによって第１パッド電極２ａａおよび第２パッド電極２ａｂのそれぞれの上方を開口させる。言い換えると、第１パッド電極２ａａ上に第１キャップ膜２ｒを露出させる第１開口２ｊａと、第２パッド電極２ａｂ上に第２キャップ膜２ｔを露出させる第２開口２ｊｂと、を有するポリイミド層（第１絶縁膜）２ｄを形成する。
この時、図４に示すように、第１開口２ｊａの平面視の大きさは、第２開口２ｊｂの平面視の大きさより大きい。すなわち、第１パッド電極２ａａは、プローブ検査用もしくはワイヤボンディング用のパッドであり、一方、第２パッド電極２ａｂは、再配置配線２ｅ接続用のパッドである。これにより、第１開口２ｊａ＞第２開口２ｊｂである。なお、これらパッドの大きさは、パッド上に形成される絶縁膜（ポリイミド層２ｄ）の開口部の大きさを調整することで容易に変えることが可能である。
上記ポリイミド層パターンニング後、図８に示すアッシングを行う。上記アッシングでは、第２パッド電極２ａｂの第２キャップ膜２ｔの表面に形成された有機膜（有機反応層）を、アッシングによって除去する。
上記アッシング後、図８に示すシード層スパッタを行う。このシード層スパッタでは、ポリイミド層２ｄ、第１パッド電極２ａａおよび第２パッド電極２ａｂ上に、スパッタによってシード層２ｈｂを形成（堆積）する。これにより、第１パッド電極２ａａおよび第２パッド電極２ａｂのそれぞれがシード層２ｈｂと電気的に接続される。まず、バリア層（導体層）としてＣｒ膜２ｈａを形成し、その上にシード層としてＣｕ膜２ｈｂを形成する。また、バリア層（導体層）は、上述のＣｒ膜２ｈａでもよいし、チタン（ＴｉＮ）から成る膜であってもよいが、第１キャップ膜２ｒおよび第２キャップ膜２ｔとは異なる材料から成る膜を用いる。
上記シード層スパッタ後、図９に示すレジストパターンニングを行う。このレジストパターンニングでは、後の工程で形成する再配置配線２ｅの箇所を残してそれ以外の領域をレジスト２ｇで覆う。詳細には、シード層２ｈｂを介してポリイミド層（第１絶縁膜）２ｄ上に、第１開口２ｊａを覆い、かつ第２開口２ｊｂを露出させるマスク層となるレジスト２ｇを形成する。つまり、第１パッド電極２ａａの第１開口２ｊａ上はレジスト２ｇで覆い、さらに第２パッド電極２ａｂの第２開口２ｊｂ上はレジスト２ｇで覆わず、第２開口２ｊｂを露出させておく。
上記レジストパターンニング後、図９に示す再配置配線−Ｃｕ／Ｎｉ電気めっき形成を行う。この再配置配線−Ｃｕ／Ｎｉ電気めっき形成では、第２開口２ｊｂを介して、第２パッド電極２ａｂに電気的に接続し、かつＣｕを主とする再配置配線（配線）２ｅを形成する。再配置配線２ｅの形成では、まず、Ｃｕの電気めっき形成を行い、その後、Ｎｉの電気めっき形成を行う。
詳細には、まず、レジスト（マスク層）２ｇによって囲まれた領域内のシード層２ｈｂ上に、電気めっきによってＣｕ層２ｉを形成する。これによって、シード層２ｈｂ上にＣｕを主成分とする再配置配線（Ｃｕ層２ｉ）２ｅが形成される。その後、再配置配線２ｅの表面上に電気めっきによってＮｉ層２ｎを形成する。これにより、シード層２ｈｂと、再配置配線２ｅ（Ｃｕ層２ｉ）と、Ｎｉ層２ｎとが形成される。
その結果、第２パッド電極２ａｂには再配置配線２ｅが形成されるが、第１パッド電極２ａａには形成されない。
上記再配置配線−Ｃｕ／Ｎｉ電気めっき形成後、図１０に示すレジスト除去・ウエットエッチを行う。このレジスト除去・ウエットエッチでは、再配置配線２ｅを囲んでいるレジスト２ｇを除去し、さらに第１パッド電極２ａａ上（レジスト２ｇの下方）のシード層２ｈｂとＣｒ膜２ｈａを除去する。
すなわち、マスク層であるレジスト２ｇを除去して第１開口２ｊａを露出させ、さらに第１パッド電極２ａａの第１キャップ膜２ｒが残るように、第１キャップ膜２ｒ上のＣｕ膜（シード層）２ｈｂとＣｒ膜（導体層）をウエットエッチングによって除去する。
この時、バリア層は、Ｃｒ膜２ｈａであり、第１キャップ膜２ｒは、ＴｉＮ膜であるため、ウエットエッチングによってＣｒ膜２ｈａを除去しても第１キャップ膜２ｒは除去されずにＡｌパッド２ｓ上に残る。つまり、Ａｌパッド２ｓは、第１キャップ膜２ｒによって覆われた状態を維持している。
したがって、Ａｌパッド２ｓが腐食することを防止できる。
上記レジスト除去・ウエットエッチ後、図１０に示すポリイミド層パターンニングを行う。このポリイミド層パターンニングでは、まず、再配置配線２ｅ上および第１パッド電極２ａａ上にポリイミド層（第２絶縁膜）２ｆを形成する。さらに、パターンニングによって再配置配線２ｅの端部の上方と第１パッド電極２ａａ上を開口させる。
詳細には、第１パッド電極２ａａの表面に有機反応層２ｋａが残るようにポリイミド層２ｆの第１パッド電極２ａａ上に第３開口２ｍａを形成し、かつ再配置配線２ｅの端部（バンプランド２ａｃ）の表面に有機反応層２ｋｂが残るようにポリイミド層２ｆの端部（バンプランド２ａｃ）上に第４開口２ｍｂを形成する。すなわち、アッシャを行わないことで、第１パッド電極２ａａの表面に有機反応層２ｋａを形成し、さらにバンプランド２ａｃの表面に有機反応層２ｋｂを形成する。なお、ポリイミドを開口しただけの場合には、表面に防錆剤的な効果がある有機反応層２ｋａ，２ｋｂを形成することができる。これにより、バンプランド２ａｃのＮｉ層２ｎは、ほぼ酸化されることはなく、アッシングしなければこの効果は維持される。この時形成される有機反応層２ｋａや有機反応層２ｋｂの厚さは、例えば、１００ｎｍ程度である。
以上により、第１パッド電極２ａａにおける第３開口２ｍａの表面に有機反応層２ｋａが形成され、一方、再配置配線２ｅの端部のバンプランド２ａｃにおける第４開口２ｍｂの表面に有機反応層２ｋｂが形成されている。
したがって、第１パッド電極２ａａの第３開口２ｍａに、Ａｌパッド２ｓ上の第１キャップ膜２ｒは露出しておらず、一方、再配置配線２ｅのバンプランド２ａｃの第４開口２ｍｂにおいても、再配置配線２ｅのＮｉ層２ｎは露出していない。
そして、本実施の形態では、バンプランド２ａｃの表面は、有機反応層２ｋｂによって酸化を防止することができるため、バンプランド２ａｃの表面へのＡｕ（金）めっき形成（置換金）は行わない。
ここで、図１３を用いて、有機反応層の有無によるめっき膜形成の可否について説明する。図１３は、図１の半導体装置の製造方法における酸化膜厚と有機反応層の関係を示すデータ図であり、メモリテスト用熱処理の初期と処理後とで、かつ有機反応層の「あり」と「なし」とで酸化膜厚の比を示したものである。なお、図１３における縦軸は、Ａｕめっきを形成可能な最大酸化膜厚（Ｎｉ酸化膜厚）を基準１としており、図１３では、この基準１以下の範囲でＡｕめっきを形成可能であることを示している。
図１３の酸化膜厚比によれば、メモリテスト用熱処理（リテンションベーク）後において、有機反応層がある場合には、基準１を下回って０．５であるのに対して、有機反応層がない場合には、基準１を大きく上回って４．０となっている。すなわち、図１３は、メタル表面に有機反応層が形成されていれば、メモリテスト用熱処理後であってもＡｕめっきを形成することが可能であることを示している。
本実施の形態では、上述のようにバンプランド２ａｃの表面へのＡｕめっきは行わない場合を説明するが、コストを考慮しなければＡｕめっきを形成してもよい。
上記ポリイミド層パターンニング後、図１１に示すプローブ検査、書き込みを行う。本プローブ検査（第１プローブ検査）では、第１パッド電極２ａａにプローブ針４を接触させて電気的検査を行うとともに、不揮発性メモリ（メモリセル２ｖ）にデータを書き込む。詳細には、第１パッド電極２ａａの表面においてプローブ針４により有機反応層２ｋａと第１キャップ膜２ｒとを突き破り、Ａｌパッド２ｓにプローブ針４を接触させ、この状態でプローブ検査（第１プローブ検査、不揮発性メモリへのデータ書き込み）を実施する。
このように本実施の形態の半導体装置の組立てでは、再配置配線２ｅを接続する第２パッド電極２ａｂ以外にこの第２パッド電極２ａｂとは別の第１パッド電極２ａａが外部に露出して形成されているため、この第１パッド電極２ａａにプローブ針４を接触させてプローブ検査を行うことができる。
上記プローブ検査、書き込み後、図１１に示すベーク２５０℃１２ｈを行う。すなわち、半導体ウエハ１に対して熱処理を施す。この熱処理は、半導体チップ２に形成された不揮発性メモリ（フラッシュメモリ）のベークテスト（熱負荷テスト）であり、リテンションベークテストとも呼ばれ、例えば、半導体ウエハ１を２５０℃で１２時間（多い場合は７２時間のテストもある）加熱するものである。この場合、上記熱処理の温度２５０℃は、半田バンプ３の融点（例えば、鉛フリー半田の場合、２３０℃）より高い。
したがって、不揮発性メモリのリテンションベークテストは、半田バンプ３を搭載した後に行うと半田バンプ３が溶融してしまうため、半田バンプ３を搭載する前に実施しなければならない。
また、リテンションベークテストでは、２５０℃で長時間加熱するため、再配置配線２ｅのバンプランド２ａｃの表面に酸化膜が形成されることが懸念されるが、再配置配線２ｅのバンプランド２ａｃの表面には有機反応層２ｋｂが形成されているため、Ｎｉ層２ｎの酸化が進行することはない。すなわち、高温ベーク（リテンションベーク）によるバンプランド２ａｃでのＮｉの酸化を防止することができる（有機反応層２ｋｂによって再配置配線２ｅのＮｉ層２ｎを保護することができる）。
上記ベーク２５０℃１２ｈ後、図１１に示すプローブ検査、保持テストを行う。本プローブ検査では、第１パッド電極２ａａにプローブ針４を接触させて第２プローブ検査を行う。上記第２プローブ検査は、不揮発性メモリ（メモリセル２ｖ）の高温ベーク後のテストであり、書き込んだメモリのデータが消失していないか、もしくはデータ不良が生じていないか等を検査する。
なお、第１プローブ検査と同様に、本第２プローブ検査においても、再配置配線２ｅが接続された第２パッド電極２ａｂとは別の第１パッド電極２ａａが外部に露出して形成されているため、この第１パッド電極２ａａにプローブ針４を接触させて第２プローブ検査を行うことができる。
上記プローブ検査、保持テスト後、図１２に示すアッシングを行う。本工程では、アッシングによって再配置配線２ｅのバンプランド２ａｃの表面に形成された有機反応層２ｋｂを除去し、これにより、バンプランド２ａｃのＮｉ層２ｎを露出させる。なお、半田バンプ３の濡れ性を向上させるためにバンプランド２ａｃの表面に金めっきを形成してもよい。
上記アッシング後、図１２に示すバンプ形成を行う。本バンプ形成では、再配置配線２ｅの第４開口２ｍｂによって露出するバンプランド２ａｃ上に半田バンプ３を搭載する。その際、Ｎｉ層２ｎを活性化させるフラックスを用いてバンプ搭載を行い、その後、リフローを行うことにより、半田バンプ３を昇温し、半田バンプ３を溶融させる。その結果、半田バンプ３とバンプランド２ａｃのＮｉ層２ｎとを接続する。
以上により、バンプ形成を完了する。これにより、半導体チップ２のＡｌパッド２ｓと半田バンプ３とが再配置配線２ｅを介して電気的に接続される。
上記バンプ形成後、図１２に示す外観・シェアテストを行う。この工程では、半導体ウエハ１における外観検査を実施するとともに、半田バンプ３の接続強度を剪断応力を用いて検査する。
上記外観・シェアテスト後、ダイシングにより、半導体ウエハ１からそれぞれの半導体チップ２を切り出す個片化が行われ、図１に示すウエハプロセスパッケージ５の組み立て完了となる。
ここで、本実施の形態のウエハプロセスパッケージ５は、その半導体チップ２に不揮発性メモリが形成されている構造である。このように不揮発性メモリが形成された半導体基板におけるプローブテストでは、不揮発性メモリのメモリ保持テストが必要な場合があるが、このテスト温度は、例えば２５０℃・８時間で行われ、鉛フリー半田バンプの融点２３０℃よりも高温であるため、バンプ搭載後にテストを実施することはできない。また、再配線形成前にテストを実施しても、再配線プロセスのＭａｘ温度が３５０℃のため、メモリ消失が発生して意味がない。このような背景に基づき再配線形成後、バンプ搭載前にメモリテストが行えるようなウエハプロセスパッケージが必要である。
さらに、上記メモリテストでは、再配置配線２ｅのパッドにプローブ針４を接触させてメモリテストを行うことになるが、再配置配線２ｅのＣｕ層２ｉの表面に形成されたＮｉ層２ｎは接触抵抗が大きくテストの精度が低下する。その際、プローブ針４の接触抵抗への対策および半田バンプ３の濡れ性確保のために、再配置配線２ｅのパッドにＡｕめっきを施すことも考えられるが、リテンションベークによってＡｕめっき膜上にＮｉが湧き出して酸化し、結果的にプローブ針４の接触抵抗の増大や、半田の濡れ不良および接合不良を招く。
また、Ａｕめっき膜上にＮｉが湧き出すことへの対策として、リテンションベーク後に、再配置配線２ｅのパッドにＡｕめっき形成を再度行うことも考えられるが、この場合には、２度Ａｕめっきを形成することによるコスト増加を招く。
そこで、本実施の形態の半導体装置の製造方法では、メモリ保持テストのような半田融点を越える高温で、かつ長時間のテストを必要とする半導体チップ２に対して、再配線構造に加えてメタルキャップ付きＡｌパッドを新たに追加している。詳細には、テスト用の第１パッド電極２ａａと、再配置配線（再配線）２ｅを引き出す第２パッド電極２ａｂとがそれぞれ半導体チップ２の主面２ｂに設けられている。例えば、図４に示すようにチップ端部に近い第１パッド電極２ａａは、プローブ検査用に設けられ、かつ第１パッド電極２ａａの内側には再配置配線２ｅ用の第２パッド電極２ａｂが設けられている。
この時、第１パッド電極２ａａと第２パッド電極２ａｂのそれぞれのＡｌパッド２ｓ上には、第１キャップ膜２ｒと第２キャップ膜２ｔとが繋がって一体に形成されるとともに、それぞれの電極の開口の大きさがプローブ検査用と、再配置配線２ｅ用とで調整され、異なったサイズとなっている（プローブ検査用の開口の大きさ＞再配置配線２ｅ用の開口の大きさ）。加えて、第１パッド電極２ａａと第２パッド電極２ａｂのＡｌパッド２ｓがメタルキャップ膜（第１キャップ膜２ｒと第２キャップ膜２ｔ）で覆われているため、リテンションベーク等の高温・長時間のテストが行われてもＡｌパッド２ｓはメタルキャップ膜（金属膜）によって保護される。
一方、再配置配線２ｅ（再配線）に設けられたバンプランド２ａｃは、極薄の有機反応層２ｋｂによってカバーされている。これにより、バンプランド２ａｃがリテンションベーク等の熱処理の間に酸化したり腐食したりすることを防止できる。
なお、プローブ検査用に設けられた第１パッド電極２ａａにおいても、上層のポリイミド層２ｆに開口を形成した後の有機残渣処理であるアッシングを行わないことで、第１キャップ膜２ｒ上に薄い有機反応層２ｋａを残しており、その結果、再配置配線２ｅを形成するプロセスにおいて、Ａｌパッド２ｓを保護することができる。
以上のように本実施の形態のプロセスと構造を用いることにより、所望の耐熱性と半田濡れ性、半田接合性を両立させることができ、半田バンプ３の融点を越える高温で、かつ長時間のメモリ保持テストをバンプ形成前に実施することができる。
なお、本実施の形態の半導体装置の製造方法では、バンプランド２ａｃに金めっきを施す必要がないため、テストにおけるコストの増加を抑えることができる。したがって、半導体装置（半導体チップ２）のテストにおいて、コストの増加や半田接合不良を抑えつつ、テストの安定化を図ってテストの信頼性を高めることができる。
また、リテンションベーク等のテストは、半導体チップ２の主面２ｂの端部に設けられた第１パッド電極２ａａで行うが、その際、カンチレバーで行うため、薄い有機反応層２ｋａや第１キャップ膜２ｒを突き抜けてプローブ針４を接触させる。したがって、テストでの導通の不具合は生じない。
また、半田バンプ３が搭載される再配置配線２ｅのバンプランド２ａｃは、アッシングを行って有機反応層２ｋｂを除去してバンプランド２ａｃのＮｉ層２ｎを露出させてから半田バンプ３を搭載するため、半田バンプ３に対する合金化反応を阻害させることなくバンプ搭載をすることができる。
また、第２パッド電極２ａｂから再配置配線２ｅで引き出してバンプランド２ａｃを形成しているため、バンプランド２ａｃの狭ピッチ化に対応させることができる。
また、テスト用（プローブ検査用）の第１パッド電極２ａａと、バンプ搭載用のバンプランド２ａｃとを分けているため、リテンションベーク等の高温放置試験後にバンプ搭載を行ってもバンプ搭載品質を劣化させずに済む。さらに、本実施の形態のウエハプロセスパッケージ５では、バンプ搭載後であってもテスト用の第１パッド電極２ａａを用いてテストを行うことができる。
＜変形例＞
図１４は実施の形態の変形例の構造を示す拡大部分平面図、図１５は図１４に示すＡ−Ａ線に沿って切断した構造を示す部分断面図、図１６は実施の形態の変形例を適用した半導体装置の構造を示す断面図である。
本変形例は、上記実施の形態の半導体チップ２を図１６に示すＳＩＰ（System In Package)６に組み込み、かつワイヤ８を用いてチップ間を電気的に接続した構造のものである。
すなわち、図１４に示すプローブ検査用の第１パッド電極２ａａにワイヤ（金属ワイヤ）８を接続し、図１６に示すように、隣り合う半導体チップ２間をワイヤ接続した構造の半導体装置である。
つまり、図１５に示すように、半導体チップ２の端部（外周部）寄りに配置されたテスト用（プローブ検査用）の第１パッド電極２ａａに対して金線等のワイヤ８を接続するものである。第１パッド電極２ａａをワイヤボンディング用パッドとして使用することで、図１６に示すようなＣＯＣ（Chip On Chip) であるＳＩＰ６に適用することができる。
図１６に示すＳＩＰ６は、パッケージ基板９上に搭載された複数の半導体チップ２のそれぞれの上に小形の半導体チップ７が複数の半田バンプ３を介してフリップチップ接続で搭載されたものである。詳細には、パッケージ基板９上に複数の半導体チップ２が、それぞれの裏面２ｃがパッケージ基板９と対向するようにフェイスアップ実装で実装されており、さらにそれぞれの半導体チップ２上には小形の半導体チップ７がそれぞれに複数の半田バンプ３を介してフリップチップ接続されている。
そして、半導体チップ２と半導体チップ７の平面サイズの差を利用して、隣り合う半導体チップ２間をワイヤ８によって電気的に接続している。さらに、各半導体チップや複数のワイヤ８が樹脂からなる封止体１１によって樹脂封止されている。また、パッケージ基板９の下面には、外部端子として複数のボール電極１０が設けられている。すなわち、図１６に示すＳＩＰ６は、フリップチップ実装とワイヤボンディング実装とを混在したタイプの半導体装置である。
ＳＩＰ６では、上段側の半導体チップ７は、例えばメモリチップであり、下段側の半導体チップ２は、例えば半導体チップ７を制御するコントロールチップである。
このようなＳＩＰ６において、図１４および図１５に示すように、半導体チップ２に第１パッド電極２ａａと第２パッド電極２ａｂとを形成しておき、第１パッド電極２ａａはワイヤ接続用として用い、第２パッド電極２ａｂを再配置配線２ｅ引き出し用として用いる。そして、再配置配線２ｅに形成されるバンプランド２ａｃを上段側の半導体チップ７のフリップチップ接続用として利用し、複数の半田バンプ３によって下段側の半導体チップ２と上段側の半導体チップ７とが電気的に接続されている。
以上のように、半導体チップ２に第１パッド電極２ａａと第２パッド電極２ａｂとを形成しておくことで、ＣＯＣ構造やＳＩＰ構造に本実施の形態の半導体チップ２を採用することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明はこれまで記載した実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
上記実施の形態では、半導体装置がウエハプロセスパッケージの場合を説明したが、上記半導体装置は、再配置配線を有し、かつこの再配置配線が接続される第２パッド電極２ａｂと、これとは別の第１パッド電極２ａａとが設けられた半導体チップ２を備えたものであれば、他の半導体パッケージであってもよい。
また、上記実施の形態では、第１パッド電極２ａａと第２パッド電極２ａｂとが、一体に形成された１つのＡｌパッド２ｓ上に設けられている場合を説明したが、第１パッド電極２ａａと第２パッド電極２ａｂとは、別々のＡｌパッド２ｓ上に形成され、両者が内部配線によって接続されている構造のパッドであってもよい。
さらに、上記実施の形態で説明した技術思想の要旨を逸脱しない範囲内において、変形例同士を組み合わせて適用することができる。
２ 半導体チップ
２ａａ 第１パッド電極
２ａｂ 第２パッド電極
２ａｃ バンプランド
２ｄ ポリイミド層（第１絶縁膜）
２ｅ 再配置配線（配線）
２ｆ ポリイミド層（第２絶縁膜）
２ｈａ Ｃｒ膜（導体層）
２ｈｂ Ｃｕ膜（シード層）
２ｊａ 第１開口
２ｊｂ 第２開口
２ｍａ 第３開口
２ｍｂ 第４開口
２ｒ 第１キャップ膜（第１金属膜）
２ｔ 第２キャップ膜（第２金属膜）
３ 半田バンプ（バンプ）
４ プローブ針
５ ウエハプロセスパッケージ（半導体装置）

Claims (14)

  1. （ａ）複数の配線層の最上層に形成され、かつ表面に第１金属膜が形成された第１パッド電極と、前記第１パッド電極と電気的に接続されるとともに前記複数の配線層の最上層に形成され、かつ表面に第２金属膜が形成された第２パッド電極と、を有する半導体基板を準備する工程、
    （ｂ）前記第１パッド電極における前記第１金属膜を露出させる第１開口と、前記第２パッド電極における前記第２金属膜を露出させる第２開口と、を有する第１絶縁膜を形成する工程、
    （ｃ）前記第１絶縁膜上に、前記第１開口を覆いかつ前記第２開口を露出させるマスク層を形成する工程、
    （ｄ）前記第２開口を介して、前記第２パッド電極に電気的に接続する配線を形成する工程、
    （ｅ）前記第１パッド電極上および前記配線上に第２絶縁膜を形成する工程、
    （ｆ）前記第１パッド電極および前記配線のそれぞれの表面に有機反応層を残して前記第２絶縁膜の前記第１パッド電極上に第３開口を形成し、かつ前記第２絶縁膜の前記配線上に第４開口を形成する工程、
    （ｇ）前記（ｆ）工程の後に前記半導体基板に熱処理を施す工程、
    （ｈ）前記第４開口の前記配線上にバンプを形成する工程、
    を有する、半導体装置の製造方法。
  2. 請求項１に記載の半導体装置の製造方法において、
    前記（ｄ）工程の後、前記マスク層を除去して前記第１開口を露出させ、さらに前記第１パッド電極の前記第１金属膜を残して前記第１金属膜上の導体層をエッチングによって除去する、半導体装置の製造方法。
  3. 請求項２に記載の半導体装置の製造方法において、
    前記導体層は、前記第１金属膜とは異なる材料からなる、半導体装置の製造方法。
  4. 請求項１に記載の半導体装置の製造方法において、
    前記（ｇ）工程の前記熱処理の温度は、前記バンプの融点より高い、半導体装置の製造方法。
  5. 請求項１に記載の半導体装置の製造方法において、
    前記（ｆ）工程と前記（ｇ）工程との間に、前記第１パッド電極にプローブ針を接触させて第１プローブ検査を行う、半導体装置の製造方法。
  6. 請求項１に記載の半導体装置の製造方法において、
    前記（ｇ）工程の後、前記第１パッド電極にプローブ針を接触させて第２プローブ検査を行う、半導体装置の製造方法。
  7. 請求項１に記載の半導体装置の製造方法において、
    前記（ｇ）工程の後で、かつ前記（ｈ）工程の前に、前記配線の表面の前記有機反応層を除去する、半導体装置の製造方法。
  8. 請求項１に記載の半導体装置の製造方法において、
    前記（ｇ）工程の前記熱処理は、前記半導体基板の半導体チップの領域に形成された不揮発性メモリのベークテストである、半導体装置の製造方法。
  9. 請求項１に記載の半導体装置の製造方法において、
    前記第１開口の平面視の大きさは、前記第２開口の平面視の大きさより大きい、半導体装置の製造方法。
  10. 主面を備え、半導体回路が形成された半導体チップと、
    前記半導体回路と電気的に接続され、前記主面に露出する複数の第１パッド電極と、
    前記複数の第１パッド電極のそれぞれと電気的に接続され、前記複数の第１パッド電極のそれぞれと同一層に形成された複数の第２パッド電極と、
    前記複数の第２パッド電極のそれぞれを覆い、前記複数の第２パッド電極のそれぞれと電気的に接続された複数の配線と、
    前記複数の配線上に形成された絶縁膜と、
    前記複数の配線のそれぞれにおける前記絶縁膜の開口部に設けられた複数のバンプと、
    を有し、
    前記複数の第１パッド電極のそれぞれの表面は、露出している、半導体装置。
  11. 請求項１０に記載の半導体装置において、
    前記複数の第１パッド電極のそれぞれの表面には金属膜が形成されており、前記金属膜は、前記複数の第２パッド電極のそれぞれの上に延在している、半導体装置。
  12. 請求項１０に記載の半導体装置において、
    前記複数の第１パッド電極のそれぞれは、前記半導体チップの端部側に配置され、かつ前記複数の第２パッド電極のそれぞれは、前記複数の第１パッド電極のそれぞれより内側に配置されており、
    前記内側に配置された前記複数の第２パッド電極のそれぞれから前記配線が引き出されている、半導体装置。
  13. 請求項１０に記載の半導体装置において、
    前記半導体回路は、不揮発性メモリ回路を含む、半導体装置。
  14. 請求項１０に記載の半導体装置において、
    前記複数の第１パッド電極に金属ワイヤが接続されている、半導体装置。
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