KR20150033115A - 반도체 패키지 및 그 제조방법 - Google Patents
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Abstract
본 발명은 반도체 패키지 및 그 제조방법에 관한 것이다.
본 발명의 일 실시예에 따른 반도체 패키지는 회로가 집적되어 있고, 상기 회로와 전기 접속된 도전성 패드 및 상기 도전성 패드를 제외한 전체 표면에 다이 패시베이션층이 형성된 반도체 칩과; 상기 다이 패시베이션층 위에 상기 도전성 패드가 노출되도록 형성되는 제1 패시베이션층과; 예정된 재배선층 형성영역의 상기 도전성 패드 및 상기 제1 패시베이션층 상에 형성되는 기저금속층과; 상기 기저금속층 상에 형성되는 재배선층과; 예정된 입출력단자 형성영역의 상기 재배선층이 노출되도록 형성되는 제2 패시베이션층; 및 상기 재배선층과 직접 접촉하도록 형성되는 입출력단자를 포함하는 것을 특징으로 한다.
본 발명의 일 실시예에 따른 반도체 패키지는 회로가 집적되어 있고, 상기 회로와 전기 접속된 도전성 패드 및 상기 도전성 패드를 제외한 전체 표면에 다이 패시베이션층이 형성된 반도체 칩과; 상기 다이 패시베이션층 위에 상기 도전성 패드가 노출되도록 형성되는 제1 패시베이션층과; 예정된 재배선층 형성영역의 상기 도전성 패드 및 상기 제1 패시베이션층 상에 형성되는 기저금속층과; 상기 기저금속층 상에 형성되는 재배선층과; 예정된 입출력단자 형성영역의 상기 재배선층이 노출되도록 형성되는 제2 패시베이션층; 및 상기 재배선층과 직접 접촉하도록 형성되는 입출력단자를 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 패키지에 관한 것으로, 특히 웨이퍼 레벨 패키지(Waper Lavel Packae: WLP)에서 재배선 공정 시 솔더볼 하부에서 열적, 물리적 스트레스로 인해 전기적 신호구간이 단락되는 것을 방지하기 위한 반도체 패키지 및 그 제조방법에 관한 것이다.
일반적으로 반도체 소자의 고집적화는, 웨이퍼 제조단계에서 선폭(line width)을 더욱 좁히고, 트랜지스터나 커패시터와 같은 내부 구성 부품을 3차원적으로 배열하여 한정된 웨이퍼 면적 내에 좀더 많은 전자회로를 집어넣어 집적도를 높이는 방법이 있다.
또한 다른 방법으로는, 패키지 제조 단계에서, 반도체 칩들을 수직으로 적층하여 하나의 반도체 패키지 내에 다수의 반도체 칩들을 실장하여 전체적인 집적도를 높이는 방법이 있다. 이와 같이 반도체 패키지 제조기술을 통하여 반도체 소자의 집적도를 높이는 방식은, 웨이퍼 제조단계에서 집적도를 높일 때와 비교하여 전체 비용, 연구개발에 소요되는 시간 및 공정의 실현 가능성 면에서 많은 장점을 지니고 있기 때문에, 현재 이에 대한 연구가 활발히 이루어지고 있다.
또한, 반도체 패키지 분야에서 패키지의 크기를 칩 수준으로 축소한 웨이퍼 레벨 패키지(wafer level package, WLP)나, 여러 기능을 수행하는 반도체 칩들을 하나의 반도체 패키지에 포함시키는 시스템-인-패키지(SIP: System In Package)의 필요성이 증가하고 있으며, 이를 구현하기 위하여 재배선(rerouting) 또는 재배치(redistribution) 기술을 이용하고 있다.
종래에는 솔더볼이 웨이퍼의 알루미늄 패드상에 직접 부착되었으나, 집적도가 증가됨에 따라 알루미늄 패드 간격이 조밀하게 되어 이웃하는 솔더볼 사이에 쇼트가 발생할 우려가 있으며, 칩들이 적층됨에 따라 예를 들어 칩의 중앙부에 형성된 패드를 가장자리로 확장해야 한다. 이에 따라 외부와의 연결 단자, 즉 솔더볼이 부착되는 위치를 금속배선에 의하여 재배선할 필요가 있다. 재배선은 칩이 형성된 웨이퍼 상부의 알루미늄 패드와 콘택 되면서 패턴밀도가 희박한 영역으로 금속배선을 형성하여 외부와 연결하는 것이다.
도 1은 종래의 웨이퍼 레벨 패키지의 일부분을 보여주는 단면도이고, 도 2a 내지 도 2f는 종래의 재배선 형성과정을 설명하기 위한 공정 단면도이다.
먼저, 도 2a에 도시된 바와 같이 웨이퍼 상태의 반도체 칩(100)을 준비한 다음 재배선을 형성하기 위한 제1 패시베이션층(110)을 형성한다. 웨이퍼 상태의 반도체 칩(100)에는 회로(미도시)가 집적되어 있고, 집적회로의 전기적 입출력 경로가 되는 부분에는 도전성 패드(102)가 형성되어 있다. 또한, 도전성 패드(102) 상부를 제외한 반도체 칩(100)의 전체 표면에는 집적회로를 보호하기 위한 다이 패시베이션층(104)이 형성되어 있다. 여기서, 도전성 패드(102) 상에는 제1 패시베이션층(110)이 형성되어 있지 않다.
다음으로, 도 2b에 도시된 바와 같이 도전성 패드(102) 및 제1 패시베이션층(110) 전면에 재배선층(120) 형성을 위한 도금용 도전라인으로서 제1 시드층(122)을 스퍼터링 공정에 의해 형성하고, 포토리소그래피 공정에 의해 재배선층(120)이 형성될 영역을 제외한 나머지 부분에 제1 포토레지스트(PR) 패턴(124)을 형성한 다음 이를 마스크로 이용한 도금공정에 의해 재배선층(120)을 형성한다.
다음으로, 도 2c에 도시된 바와 같이 제1 포토레지스트 패턴(124)을 제거한(strip) 다음 재배선층(120) 하부를 제외한 나머지 부분의 제1 시드층(122)을 식각하여 제거한다.
다음으로, 도 2d에 도시된 바와 같이 솔더볼과 같은 입출력 단자가 부착될 영역을 제외한 나머지 부분의 제1 패시베이션층(110) 및 재배선층(120) 전면에 제2 패시베이션층(130)을 형성한 다음 제2 시드층(142), 제2 포토레지스트 패턴(144) 형성공정 및 스퍼터링 공정을 진행하여 UBM층(Under Bump Metal, 140)을 형성한다.
다음으로, 도 2e에 도시된 바와 같이 제2 포토레지스트 패턴(144)을 제거하고 UBM층(140) 하부를 제외한 나머지 부분의 제2 시드층(142)을 제거한다.
다음으로, 도 2f에 도시된 바와 같이 UBM층(140) 위에 솔더볼(150)과 같은 입출력단자를 형성한다.
그러나, 전술한 종래의 웨이퍼 레벨 패키지 구조 및 그 제조방법에 의하면 도 3에 도시된 바와 같이 솔더볼과 같은 입출력단자가 융착되는 영역 하부에서 열적, 물리적 스트레스로 인해 전기적 신호구간이 단락되고 이로 인해 패키지 제품의 성능이 저하되는 문제점이 따른다.
더욱이, 전술한 종래의 웨이퍼 레벨 패키지 제조방법은 도금공정, 스퍼터링 공정, 포토레지스트 패턴 형성 및 제거 공정을 각각 2번씩 진행해야하므로 공정 수가 너무 많고, 제조 시간이 오래 걸리는 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 일반적인 목적은 종래 기술에서의 한계와 단점에 의해 발생되는 다양한 문제점을 실질적으로 보완할 수 있는 반도체 패키지 및 그 제조방법을 제공하기 위한 것이다.
본 발명의 보다 구체적인 다른 목적은 웨이퍼 레벨 패키지에서 재배선 공정 시 솔더볼과 같은 입출력단자 하부에서 열적, 물리적 스트레스로 인해 전기적 신호구간이 단락되는 것을 방지하기 위한 반도체 패키지 및 그 제조방법을 제공하기 위한 것이다.
이를 위해 본 발명의 일 실시예에 따른 반도체 패키지는, 회로가 집적되어 있고, 상기 회로와 전기 접속된 도전성 패드 및 상기 도전성 패드를 제외한 전체 표면에 다이 패시베이션층이 형성된 반도체 칩과; 상기 다이 패시베이션층 위에 상기 도전성 패드가 노출되도록 형성되는 제1 패시베이션층과; 예정된 재배선층 형성영역의 상기 도전성 패드 및 상기 제1 패시베이션층 상에 형성되는 기저금속층과; 상기 기저금속층 상에 형성되는 재배선층과; 예정된 입출력단자 형성영역의 상기 재배선층이 노출되도록 형성되는 제2 패시베이션층; 및 상기 재배선층과 직접 접촉하도록 형성되는 입출력단자를 포함하는 것을 특징으로 한다.
본 발명의 일 실시예에 따른 반도체 패키지에서, 상기 재배선층은 Cu/Ni/Cu 또는 Cu/Ni-Co/Cu 층으로 이루어질 수 있다.
본 발명의 일 실시예에 따른 반도체 패키지에서, 상기 기저금속층은 Ti/Cu, Ti/Ti-Cu/Cu, Cr/Cu, Cr/Cr-Cu/Cu, TiW/Cu, Al/Ni/Cu, Al/NiV/Cu 중 어느 하나로 이루어질 수 있다.
또한, 본 발명의 일 실시예에 따른 반도체 패키지 제조방법은, 회로가 집적되어 있고, 상기 회로와 전기 접속된 도전성 패드 및 상기 도전성 패드를 제외한 전체 표면에 다이 패시베이션층이 형성된 반도체 칩을 마련하는 과정과; 상기 다이 패시베이션층 위에 상기 도전성 패드가 노출되도록 제1 패시베이션층을 형성하는 과정과; 예정된 재배선층 형성영역의 상기 도전성 패드 및 상기 제1 패시베이션층 상에 기저금속층을 형성하는 과정과; 상기 기저금속층 상에 재배선층을 형성하는 과정과; 예정된 입출력단자 형성영역의 상기 재배선층이 노출되도록 제2 패시베이션층을 형성하는 과정; 및 상기 재배선층과 직접 접촉하도록 입출력단자를 형성하는 과정을 포함하는 것을 특징으로 한다.
본 발명의 일 실시예에 따른 반도체 패키지 제조방법에서, 상기 기저금속층은 Ti/Cu, Ti/Ti-Cu/Cu, Cr/Cu, Cr/Cr-Cu/Cu, TiW/Cu, Al/Ni/Cu, Al/NiV/Cu 중 어느 하나로 이루어질 수 있다.
본 발명의 일 실시예에 따른 반도체 패키지 제조방법에서, 상기 재배선층은 Cu/Ni/Cu 또는 Cu/Ni-Co/Cu 도금층으로 이루어질 수 있다.
본 발명의 일 실시예에 따른 반도체 패키지 및 그 제조방법에 의하면, 재배선층의 구조 및 재료적 특성을 이용해 확산장벽 역할뿐 아니라 물리적 손상 및 산화에 대한 보호층으로 작용하도록 함으로써 웨이퍼 레벨 패키지의 전기적, 물리적, 열적 안정성을 향상시킬 수 있다.
또한, 본 발명의 반도체 패키지 및 그 제조방법에 의하면, UBM층 형성을 위한 스퍼터링, 포토리소그래피 및 식각 공정을 생략할 수 있어 공정 수 및 시간을 단축에 따른 제조비용 절감을 도모할 수 있다.
도 1은 종래기술에 따른 웨이퍼 레벨 패키지의 일부분을 보여주는 단면도이다.
도 2a 내지 도 2f는 종래기술에 따른 재배선 형성과정을 설명하기 위한 공정 단면도이다.
도 3은 도 1의 웨이퍼 레벨 패키지의 UBM층 하부에서 스트레스 발생을 도식화하여 나타낸 도면이다.
도 4는 본 발명의 일 실시예에 따른 웨이퍼 레벨 패키지의 일부분을 보여주는 단면도이다.
도 5a 내지 도 5h는 본 발명의 일 실시예에 따른 재배선 형성과정을 설명하기 위한 공정 단면도이다.
도 6는 도 4의 기저금속층과 재배선층(A 부분)을 상세하게 나타낸 도면이다.
도 2a 내지 도 2f는 종래기술에 따른 재배선 형성과정을 설명하기 위한 공정 단면도이다.
도 3은 도 1의 웨이퍼 레벨 패키지의 UBM층 하부에서 스트레스 발생을 도식화하여 나타낸 도면이다.
도 4는 본 발명의 일 실시예에 따른 웨이퍼 레벨 패키지의 일부분을 보여주는 단면도이다.
도 5a 내지 도 5h는 본 발명의 일 실시예에 따른 재배선 형성과정을 설명하기 위한 공정 단면도이다.
도 6는 도 4의 기저금속층과 재배선층(A 부분)을 상세하게 나타낸 도면이다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.
본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 또한, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자의 의도 또는 판례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 4는 본 발명의 일 실시예에 따른 웨이퍼 레벨 패키지의 일부분을 보여주는 단면도로서, 본 실시예에서 솔더볼은 UBM층을 통해 재배선층과 전기 접속되지 않고 재배선층과 직접 접속되어 있다.
도 5a 내지 도 5f는 본 발명의 일 실시예에 따른 재배선 형성과정을 설명하기 위한 공정 단면도로서, 이를 통해 본 실시예에 따른 재배선 형성방법에 대해 구체적으로 살펴보면 다음과 같다.
먼저, 도 5a에 도시된 바와 같이 웨이퍼 상태의 반도체 칩(200)을 준비한다. 웨이퍼 상태의 반도체 칩(200)에는 회로(미도시)가 집적되어 있고, 집적회로의 전기적 입출력 경로가 되는 부분에는 도전성 패드(202)가 형성되어 있다. 또한, 도전성 패드(202)를 제외한 반도체 칩(200)의 전체 표면에는 집적회로를 보호하기 위한 다이 패시베이션층(204)이 형성되어 있다.
다음으로, 도 5b에 도시된 바와 같이 다이 패시베이션층(204) 위에 제1 패시베이션층(210)을 형성한다. 여기서, 도전성 패드(202) 상에는 제1 패시베이션층(210)이 형성되지 않고 도전성 패드(202) 상면이 노출되는데 이는 반도체 칩에 집적된 회로소자를 작동시키는 전압을 인가받기 위한 배선라인인 재배선층의 일부가 도전성 패드(202)와 전기접속 되도록 하기 위함이다.
다음으로, 도 5c에 도시된 바와 같이 도전성 패드(202) 및 제1 패시베이션층(210) 상부에 재배선층 형성을 위한 기저금속층(220)을 형성한다. 여기서, 기저금속층(220)은 시드층, 확산장벽층, 밀착력을 높이는 접착층의 역할을 하며, Ti/Cu, Ti/Ti-Cu/Cu, Cr/Cu, Cr/Cr-Cu/Cu, TiW/Cu, Al/Ni/Cu, Al/NiV/Cu 중 어느 하나로 이루어질 수 있다. 본 실시예에서는 도 6에 도시된 바와 같이 TiW(221)/Cu(222)로 구현하였으며, 도 6는 도 5의 A 부분, 즉, 기저금속층 및 재배선층 구조를 상세하게 나타낸 도면이다.
다음으로, 도 5d에 도시된 바와 같이 포토리소그래피 공정에 의해 재배선층이 형성될 영역(240A)을 제외한 나머지 부분에 포토레지스트(PR) 패턴(230)을 형성한다. 즉, 기저금속층(220) 상부에 포토레지스트를 도포한 후 통상의 노광 및 현상 공정을 실시하여 도전성 패드(202) 상부를 포함하는 재배선층이 형성될 영역(240A)의 기저금속층(220)을 노출시킨다.
다음으로, 도 5e에 도시된 바와 같이 전기도금 공정을 진행하여 재배선층(240)을 형성한다. 즉, 금속이온을 함유한 용액에 넣어진 상태에서 기저금속층(220)에 전류를 통하게 하면 금속이온이 기저금속층(220)의 표면, 즉 도전성 패드(202) 및 재배선층이 형성될 영역(240A)의 표면에 형성된 기저금속층(220) 표면에 재배선층(240)이 형성된다.
상기 재배선층(240)은 도 6에 도시된 바와 같이 Cu(241)/Ni(242)/Cu(243) 또는 Cu/Ni-Co/Cu로 이루어지며, 이와 같이 이중 Cu 구조로 형성할 경우 재배선층의 전기전도도를 크게 개선할 수 있다. 그리고, Ni 또는 Ni-Co의 합금구조는 확산장벽층 역할뿐만 아니라 물리적 스트레스 및 산화에 대한 보호층 역할을 한다.
다음으로, 도 5f에 도시된 바와 같이 포토레지스트 패턴(230)을 제거한(strip) 다음 재배선층(240) 하부를 제외한 나머지 부분의 기저금속층(220)을 식각하여 제거한다.
다음으로, 도 5g에 도시된 바와 같이 솔더볼과 같은 입출력 단자가 부착될 영역(260A)을 제외한 나머지 부분의 패시베이션층(210) 및 재배선층(240) 전면에 제2 패시베이션층(250)을 형성한다. 제2 패시베이션층(250)은 제1 패시베이션층(210)과 동일한 재질 및 방법으로 형성되며, 재배선층을 밀봉하면서 외부로부터의 기계적 충격, 수분, 각종 이물질 등이 재배선층으로 침투하는 것을 차단하는 역할을 한다. 또한, 서로 인접하는 재배선층 간의 쇼트현상을 방지하는 절연 역할을 하게 된다.
다음으로, 도 5h에 도시된 바와 같이 노출된 재배선층(240) 위에 솔더볼(260)과 같은 입출력단자를 융착 시킨다.
전술한 바와 같이 본 실시예에 의하면, 반도체 패키지의 재배선층 형성시에 재배선층을 이루는 금속층의 층구조를 달리함으로써 솔더볼 등 입출력단자 하부에서 열적, 물리적 스트레스로 인해 전기적 신호구간이 단락되는 것을 방지할 수 있다.
또한, UBM층 형성과정을 생략할 수 있어 기존의 UBM을 포함하는 구조에 비해 UBM층 형성을 위한 스퍼터링, 도금, 포토래지스트 도포 및 현상, 식각 공정 등을 생략할 수 있어 공정과정이 크게 간소화되고 이에 따라 제조비용을 절감할 수 있다.
한편, 본 발명의 상세한 설명 및 첨부도면에서는 구체적인 실시예에 관해 설명하였으나, 본 발명은 개시된 실시예에 한정되지 않고 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다. 따라서, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들을 포함하는 것으로 해석되어야 할 것이다.
200 : 반도체 칩 202 : 도전성 패드
204, 210, 250 : 패시베이션층 220 : 기저금속층
230 : 포토레지스트(PR) 패턴 240 : 재배선층
260 : 솔더볼
204, 210, 250 : 패시베이션층 220 : 기저금속층
230 : 포토레지스트(PR) 패턴 240 : 재배선층
260 : 솔더볼
Claims (6)
- 회로가 집적되어 있고, 상기 회로와 전기 접속된 도전성 패드 및 상기 도전성 패드를 제외한 전체 표면에 다이 패시베이션층이 형성된 반도체 칩과;
상기 다이 패시베이션층 위에 상기 도전성 패드가 노출되도록 형성되는 제1 패시베이션층과;
예정된 재배선층 형성영역의 상기 도전성 패드 및 상기 제1 패시베이션층 상에 형성되는 기저금속층과;
상기 기저금속층 상에 형성되는 재배선층과;
예정된 입출력단자 형성영역의 상기 재배선층이 노출되도록 형성되는 제2 패시베이션층; 및
상기 재배선층과 직접 접촉하도록 형성되는 입출력단자를 포함하는 것을 특징으로 하는 반도체 패키지.
- 제 1 항에 있어서, 상기 재배선층은
Cu/Ni/Cu 또는 Cu/Ni-Co/Cu 층으로 이루어지는 것을 특징으로 하는 반도체 패키지.
- 제 1 항 또는 제 2 항에 있어서, 상기 기저금속층은
Ti/Cu, Ti/Ti-Cu/Cu, Cr/Cu, Cr/Cr-Cu/Cu, TiW/Cu, Al/Ni/Cu, Al/NiV/Cu 중 어느 하나로 이루어지는 것을 특징으로 하는 반도체 패키지.
- 회로가 집적되어 있고, 상기 회로와 전기 접속된 도전성 패드 및 상기 도전성 패드를 제외한 전체 표면에 다이 패시베이션층이 형성된 반도체 칩을 마련하는 과정과;
상기 다이 패시베이션층 위에 상기 도전성 패드가 노출되도록 제1 패시베이션층을 형성하는 과정과;
예정된 재배선층 형성영역의 상기 도전성 패드 및 상기 제1 패시베이션층 상에 기저금속층을 형성하는 과정과;
상기 기저금속층 상에 재배선층을 형성하는 과정과;
예정된 입출력단자 형성영역의 상기 재배선층이 노출되도록 제2 패시베이션층을 형성하는 과정; 및
상기 재배선층과 직접 접촉하도록 입출력단자를 형성하는 과정을 포함하는 것을 특징으로 하는 반도체 패키지 제조방법.
- 제 4 항에 있어서, 상기 기저금속층은
Ti/Cu, Ti/Ti-Cu/Cu, Cr/Cu, Cr/Cr-Cu/Cu, TiW/Cu, Al/Ni/Cu, Al/NiV/Cu 중 어느 하나로 이루어지는 것을 특징으로 하는 반도체 패키지 제조방법.
- 제 5 항에 있어서, 상기 재배선층은
Cu/Ni/Cu 또는 Cu/Ni-Co/Cu 도금층으로 이루어지는 것을 특징으로 하는 반도체 패키지 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20130112701A KR20150033115A (ko) | 2013-09-23 | 2013-09-23 | 반도체 패키지 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20130112701A KR20150033115A (ko) | 2013-09-23 | 2013-09-23 | 반도체 패키지 및 그 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20150033115A true KR20150033115A (ko) | 2015-04-01 |
Family
ID=53030536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR20130112701A KR20150033115A (ko) | 2013-09-23 | 2013-09-23 | 반도체 패키지 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20150033115A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11705418B2 (en) | 2019-12-27 | 2023-07-18 | Samsung Electronics Co., Ltd. | Semiconductor package with conductive bump on conductive post including an intermetallic compound layer |
-
2013
- 2013-09-23 KR KR20130112701A patent/KR20150033115A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11705418B2 (en) | 2019-12-27 | 2023-07-18 | Samsung Electronics Co., Ltd. | Semiconductor package with conductive bump on conductive post including an intermetallic compound layer |
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Legal Events
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| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20150323 Patent event code: PE09021S01D |
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Patent event date: 20150924 Comment text: Decision to Refuse Application Patent event code: PE06012S01D Patent event date: 20150323 Comment text: Notification of reason for refusal Patent event code: PE06011S01I Patent event date: 20140828 Comment text: Notification of reason for refusal Patent event code: PE06011S01I |