KR20150034966A - 반도체 패키지 및 그 제조방법 - Google Patents

반도체 패키지 및 그 제조방법 Download PDF

Info

Publication number
KR20150034966A
KR20150034966A KR20130114979A KR20130114979A KR20150034966A KR 20150034966 A KR20150034966 A KR 20150034966A KR 20130114979 A KR20130114979 A KR 20130114979A KR 20130114979 A KR20130114979 A KR 20130114979A KR 20150034966 A KR20150034966 A KR 20150034966A
Authority
KR
South Korea
Prior art keywords
layer
base metal
rewiring
forming
conductive pad
Prior art date
Application number
KR20130114979A
Other languages
English (en)
Inventor
김희철
김성용
이은수
이승태
Original Assignee
에스티에스반도체통신 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스티에스반도체통신 주식회사 filed Critical 에스티에스반도체통신 주식회사
Priority to KR20130114979A priority Critical patent/KR20150034966A/ko
Publication of KR20150034966A publication Critical patent/KR20150034966A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체 패키지 및 그 제조방법에 관한 것이다.
본 발명의 일 실시예에 따른 반도체 패키지는, 회로가 집적되어 있고, 상기 회로와 전기 접속된 도전성 패드 및 상기 도전성 패드를 제외한 전체 표면에 다이 패시베이션층이 형성된 반도체 칩과; 상기 다이 패시베이션층 위에 상기 도전성 패드가 노출되도록 형성되는 제1 패시베이션층과; 예정된 재배선층 형성영역의 상기 도전성 패드 및 상기 제1 패시베이션층 상에 형성되는 제1 기저금속층과; 상기 제1 기저금속층 상에 형성되는 재배선층과; 예정된 입출력단자 형성영역의 상기 재배선층이 노출되도록 형성되는 제2 패시베이션층과; 노출된 상기 재배선층 상에 형성되는 제2 기저금속층과; 상기 제2 기저금속층 상에 형성되는 재배선 보호막; 및 상기 재배선 보호막 상에 형성되는 입출력단자를 포함하는 것을 특징으로 한다.

Description

반도체 패키지 및 그 제조방법{SEMICONDUCTOR PACKAGES AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 패키지에 관한 것으로, 특히 웨이퍼 레벨 패키지(Waper Lavel Packae: WLP)에서 재배선 공정 시 솔더볼 하부에서 열적, 물리적 스트레스로 인해 전기적 신호구간이 단락되는 것을 방지하기 위한 반도체 패키지 및 그 제조방법에 관한 것이다.
일반적으로 반도체 소자의 고집적화는, 웨이퍼 제조단계에서 선폭(line width)을 더욱 좁히고, 트랜지스터나 커패시터와 같은 내부 구성 부품을 3차원적으로 배열하여 한정된 웨이퍼 면적 내에 좀더 많은 전자회로를 집어넣어 집적도를 높이는 방법이 있다.
또한 다른 방법으로는, 패키지 제조 단계에서, 반도체 칩들을 수직으로 적층하여 하나의 반도체 패키지 내에 다수의 반도체 칩들을 실장하여 전체적인 집적도를 높이는 방법이 있다. 이와 같이 반도체 패키지 제조기술을 통하여 반도체 소자의 집적도를 높이는 방식은, 웨이퍼 제조단계에서 집적도를 높일 때와 비교하여 전체 비용, 연구개발에 소요되는 시간 및 공정의 실현 가능성 면에서 많은 장점을 지니고 있기 때문에, 현재 이에 대한 연구가 활발히 이루어지고 있다.
또한, 반도체 패키지 분야에서 패키지의 크기를 칩 수준으로 축소한 웨이퍼 레벨 패키지(wafer level package, WLP)나, 여러 기능을 수행하는 반도체 칩들을 하나의 반도체 패키지에 포함시키는 시스템-인-패키지(SIP: System In Package)의 필요성이 증가하고 있으며, 이를 구현하기 위하여 재배선(rerouting) 또는 재배치(redistribution) 기술을 이용하고 있다.
종래에는 솔더볼이 웨이퍼의 알루미늄 패드상에 직접 부착되었으나, 집적도가 증가됨에 따라 알루미늄 패드 간격이 조밀하게 되어 이웃하는 솔더볼 사이에 쇼트가 발생할 우려가 있으며, 칩들이 적층됨에 따라 예를 들어 칩의 중앙부에 형성된 패드를 가장자리로 확장해야 한다. 이에 따라 외부와의 연결 단자, 즉 솔더볼이 부착되는 위치를 금속배선에 의하여 재배선할 필요가 있다. 재배선은 칩이 형성된 웨이퍼 상부의 알루미늄 패드와 콘택 되면서 패턴밀도가 희박한 영역으로 금속배선을 형성하여 외부와 연결하는 것이다.
도 1은 종래의 웨이퍼 레벨 패키지의 일부분을 보여주는 단면도이고, 도 2a 내지 도 2f는 종래의 재배선 형성과정을 설명하기 위한 공정 단면도이다.
먼저, 도 2a에 도시된 바와 같이 웨이퍼 상태의 반도체 칩(100)을 준비한 다음 재배선을 형성하기 위한 제1 패시베이션층(110)을 형성한다. 웨이퍼 상태의 반도체 칩(100)에는 회로(미도시)가 집적되어 있고, 집적회로의 전기적 입출력 경로가 되는 부분에는 도전성 패드(102)가 형성되어 있다. 또한, 도전성 패드(102) 상부를 제외한 반도체 칩(100)의 전체 표면에는 집적회로를 보호하기 위한 다이 패시베이션층(104)이 형성되어 있다. 여기서, 도전성 패드(102) 상에는 제1 패시베이션층(110)이 형성되어 있지 않다.
다음으로, 도 2b에 도시된 바와 같이 도전성 패드(102) 및 제1 패시베이션층(110) 전면에 재배선층(120) 형성을 위한 도금용 도전라인으로서 제1 시드층(122)을 스퍼터링 공정에 의해 형성하고, 포토리소그래피 공정에 의해 재배선층(120)이 형성될 영역을 제외한 나머지 부분에 제1 포토레지스트(PR) 패턴(124)을 형성한 다음 이를 마스크로 이용한 도금공정에 의해 재배선층(120)을 형성한다.
다음으로, 도 2c에 도시된 바와 같이 제1 포토레지스트 패턴(124)을 제거한(strip) 다음 재배선층(120) 하부를 제외한 나머지 부분의 제1 시드층(122)을 식각하여 제거한다.
다음으로, 도 2d에 도시된 바와 같이 솔더볼과 같은 입출력 단자가 부착될 영역을 제외한 나머지 부분의 제1 패시베이션층(110) 및 재배선층(120) 전면에 제2 패시베이션층(130)을 형성한 다음 제2 시드층(142), 제2 포토레지스트 패턴(144) 형성공정 및 스퍼터링 공정을 진행하여 UBM층(Under Bump Metal, 140)을 형성한다.
다음으로, 도 2e에 도시된 바와 같이 제2 포토레지스트 패턴(144)을 제거하고 UBM층(140) 하부를 제외한 나머지 부분의 제2 시드층(142)을 제거한다.
다음으로, 도 2f에 도시된 바와 같이 UBM층(140) 위에 솔더볼(150)과 같은 입출력단자를 형성한다.
그러나, 전술한 종래의 웨이퍼 레벨 패키지 구조 및 그 제조방법에 의하면 도 3에 도시된 바와 같이 솔더볼과 같은 입출력단자가 융착되는 영역 하부에서 열적, 물리적 스트레스로 인해 전기적 신호구간이 단락되고 이로 인해 패키지 제품의 성능이 저하되는 문제점이 따른다.
더욱이, 전술한 종래의 웨이퍼 레벨 패키지 제조방법은 도금공정, 스퍼터링 공정, 포토레지스트 패턴 형성 및 제거 공정을 각각 2번씩 진행해야하므로 공정 수가 너무 많고, 제조 시간이 오래 걸리는 문제점이 있다.
대한민국 등록특허 10-0597994
따라서, 본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 일반적인 목적은 종래 기술에서의 한계와 단점에 의해 발생되는 다양한 문제점을 실질적으로 보완할 수 있는 반도체 패키지 및 그 제조방법을 제공하기 위한 것이다.
본 발명의 보다 구체적인 다른 목적은 웨이퍼 레벨 패키지에서 재배선 공정 시 솔더볼과 같은 입출력단자 하부에서 열적, 물리적 스트레스로 인해 전기적 신호구간이 단락되는 것을 방지하기 위한 반도체 패키지 및 그 제조방법을 제공하기 위한 것이다.
이를 위해 본 발명의 일 실시예에 따른 반도체 패키지는, 회로가 집적되어 있고, 상기 회로와 전기 접속된 도전성 패드 및 상기 도전성 패드를 제외한 전체 표면에 다이 패시베이션층이 형성된 반도체 칩과; 상기 다이 패시베이션층 위에 상기 도전성 패드가 노출되도록 형성되는 제1 패시베이션층과; 예정된 재배선층 형성영역의 상기 도전성 패드 및 상기 제1 패시베이션층 상에 형성되는 제1 기저금속층과; 상기 제1 기저금속층 상에 형성되는 재배선층과; 예정된 입출력단자 형성영역의 상기 재배선층이 노출되도록 형성되는 제2 패시베이션층과; 노출된 상기 재배선층 상에 형성되는 제2 기저금속층과; 상기 제2 기저금속층 상에 형성되는 재배선 보호막; 및 상기 재배선 보호막 상에 형성되는 입출력단자를 포함하는 것을 특징으로 한다.
본 발명의 일 실시예에 따른 반도체 패키지에서, 상기 제1 및 제2 기저금속층은 Ti/Cu, Ti/Ti-Cu/Cu, Cr/Cu, Cr/Cr-Cu/Cu, TiW/Cu, Al/Ni/Cu, Al/NiV/Cu 중 어느 하나로 이루어질 수 있다.
본 발명의 일 실시예에 따른 반도체 패키지에서, 상기 재배선층과 상기 재배선 보호막은 동종의 물질로 이루어질 수 있다.
본 발명의 일 실시예에 따른 반도체 패키지에서, 상기 재배선 보호막은 Cu를 포함할 수 있다.
또한, 본 발명의 일 실시예에 따른 반도체 패키지 제조방법은, 회로가 집적되어 있고, 상기 회로와 전기 접속된 도전성 패드 및 상기 도전성 패드를 제외한 전체 표면에 다이 패시베이션층이 형성된 반도체 칩을 마련하는 과정과; 상기 다이 패시베이션층 위에 상기 도전성 패드가 노출되도록 제1 패시베이션층을 형성하는 과정과; 예정된 재배선층 형성영역의 상기 도전성 패드 및 상기 제1 패시베이션층 상에 제1 기저금속층을 형성하는 과정과; 상기 제1 기저금속층 상에 재배선층을 형성하는 과정과; 예정된 입출력단자 형성영역의 상기 재배선층이 노출되도록 제2 패시베이션층을 형성하는 과정과; 상기 재배선층 상에 제2 기저금속층을 형성하는 과정과; 상기 제2 기저금속층 상에 재배선 보호막을 형성하는 과정; 및 상기 재배선 보호막 상에 입출력단자를 형성하는 과정을 포함하는 것을 특징으로 한다.
또한, 본 발명의 다른 실시예에 따른 반도체 패키지 제조방법은 회로가 집적되어 있고, 상기 회로와 전기 접속된 도전성 패드 및 상기 도전성 패드를 제외한 전체 표면에 다이 패시베이션층이 형성된 반도체 칩을 마련하는 과정과; 상기 다이 패시베이션층 위에 상기 도전성 패드가 노출되도록 제1 패시베이션층을 형성하는 과정과; 예정된 재배선층 형성영역의 상기 도전성 패드 및 상기 제1 패시베이션층 상에 제1 기저금속층을 형성하는 과정과; 상기 제1 기저금속층 상에 재배선층을 형성하는 과정과; 상기 재배선층 상에 제2 기저금속층을 형성하는 과정과; 예정된 입출력단자 형성영역의 상기 제2 기저금속층이 노출되도록 포토레지스트 패턴을 과정과; 노출된 상기 제2 기저금속층 상에 재배선 보호막을 형성하는 과정; 및 상기 포토레지스트 패턴을 제거한 다음 상기 재배선 보호막을 식각마스크로 이용하여 상기 제2 기저금속층을 식각하는 과정과; 상기 재배선 보호막이 노출되도록 제2 패시베이션층을 형성하는 과정; 및 상기 재배선 보호막 상에 입출력단자를 형성하는 과정을 포함하는 것을 특징으로 한다.
본 발명의 일 실시예에 따른 반도체 패키지 및 그 제조방법에 의하면, 재배선층의 구조 및 재료적 특성을 이용해 확산장벽 역할뿐 아니라 물리적 손상 및 산화에 대한 보호층으로 작용하도록 함으로써 웨이퍼 레벨 패키지의 전기적, 물리적, 열적 안정성을 향상시킬 수 있다.
또한, 본 발명의 반도체 패키지 및 그 제조방법에 의하면, 솔더볼과 재배선층 사이에 재배선층과 동종의 층으로 구성된 재배선 보호막을 형성함으로써 전기전도도를 향상시키고 확산장벽의 두께 증가에 따라 Intermetallic 형성을 억제함으로써 수명 연장 효과를 기대할 수 있다.
도 1은 종래기술에 따른 웨이퍼 레벨 패키지의 일부분을 보여주는 단면도이다.
도 2a 내지 도 2f는 종래기술에 따른 재배선 형성과정을 설명하기 위한 공정 단면도이다.
도 3은 도 1의 웨이퍼 레벨 패키지의 UBM층 하부에서 스트레스 발생을 도식화하여 나타낸 도면이다.
도 4는 본 발명의 일 실시예에 따른 웨이퍼 레벨 패키지의 일부분을 보여주는 단면도이다.
도 5a 내지 도 5l은 본 발명의 일 실시예에 따른 재배선 형성과정을 설명하기 위한 공정 단면도이다.
도 6는 도 4의 A 부분을 상세하게 나타낸 도면이다.
도 7a 내지 도 7e는 본 발명의 다른 실시예에 따른 재배선 형성과정을 설명하기 위한 공정 단면도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.
본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 또한, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자의 의도 또는 판례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 4는 본 발명의 일 실시예에 따른 웨이퍼 레벨 패키지의 일부분을 보여주는 단면도로서, 본 실시예에서 솔더볼은 재배선층과 동종의 층으로 구성된 재배선 보호막을 통해 재배선층과 전기 접속되어 있다.
도 5a 내지 도 5l은 본 발명의 일 실시예에 따른 재배선 형성과정을 설명하기 위한 공정 단면도로서, 이를 통해 본 실시예에 따른 재배선 형성방법에 대해 구체적으로 살펴보면 다음과 같다.
먼저, 도 5a에 도시된 바와 같이 웨이퍼 상태의 반도체 칩(200)을 준비한다. 웨이퍼 상태의 반도체 칩(200)에는 회로(미도시)가 집적되어 있고, 집적회로의 전기적 입출력 경로가 되는 부분에는 도전성 패드(202)가 형성되어 있다. 또한, 도전성 패드(202)를 제외한 반도체 칩(200)의 전체 표면에는 집적회로를 보호하기 위한 다이 패시베이션층(204)이 형성되어 있다.
다음으로, 도 5b에 도시된 바와 같이 다이 패시베이션층(204) 위에 제1 패시베이션층(210)을 형성한다. 여기서, 도전성 패드(202) 상에는 제1 패시베이션층(210)이 형성되지 않고 도전성 패드(202) 상면이 노출되는데 이는 반도체 칩에 집적된 회로소자를 작동시키는 전압을 인가받기 위한 배선라인인 재배선층의 일부가 도전성 패드(202)와 전기접속 되도록 하기 위함이다.
다음으로, 도 5c에 도시된 바와 같이 도전성 패드(202) 및 제1 패시베이션층(210) 상부에 재배선층 형성을 위한 제1 기저금속층(220)을 형성한다. 여기서, 기저금속층(220)은 시드층, 확산장벽층, 밀착력을 높이는 접착층의 역할을 하며, Ti/Cu, Ti/Ti-Cu/Cu, Cr/Cu, Cr/Cr-Cu/Cu, TiW/Cu, Al/Ni/Cu, Al/NiV/Cu 중 어느 하나로 이루어질 수 있으며, 스퍼터링 공정에 의해 형성될 수 있다. 본 실시예에서는 도 6에 도시된 바와 같이 TiW(221)/Cu(222)로 구현하였으며, 도 6는 도 4의 A 부분, 즉, 기저금속층 및 재배선층 구조를 상세하게 나타낸 도면이다.
다음으로, 도 5d에 도시된 바와 같이 포토리소그래피 공정에 의해 재배선층이 형성될 영역(240A)을 제외한 나머지 부분에 포토레지스트(PR) 패턴(230)을 형성한다. 즉, 기저금속층(220) 상부에 포토레지스트를 도포한 후 통상의 노광 및 현상 공정을 실시하여 도전성 패드(202) 상부를 포함하는 재배선층이 형성될 영역(240A)의 기저금속층(220)을 노출시킨다.
다음으로, 도 5e에 도시된 바와 같이 전기도금 공정을 진행하여 재배선층(240)을 형성한다. 즉, 금속이온을 함유한 용액에 넣어진 상태에서 기저금속층(220)에 전류를 통하게 하면 금속이온이 기저금속층(220)의 표면, 즉 도전성 패드(202) 및 재배선층이 형성될 영역의 표면에 형성된 기저금속층(220) 표면에 재배선층(240)이 형성된다. 재배선층(240)은 도 6에 도시된 바와 같이 예를 들면, 구리(Cu)로 이루어진다.
다음으로, 도 5f에 도시된 바와 같이 포토레지스트 패턴(230)을 제거한(strip) 다음 재배선층(240) 하부를 제외한 나머지 부분의 기저금속층(220)을 식각하여 제거한다.
다음으로, 도 5g에 도시된 바와 같이 재배선층(240) 상부에 재배선 보호막 형성을 위한 제2 기저금속층(250)을 형성한다. 여기서, 제2 기저금속층(250)은 제1 기저금속층과 마찬가지로 시드층, 확산장벽층, 밀착력을 높이는 접착층의 역할을 하며, Ti/Cu, Ti/Ti-Cu/Cu, Cr/Cu, Cr/Cr-Cu/Cu, TiW/Cu, Al/Ni/Cu, Al/NiV/Cu 중 어느 하나로 이루어질 수 있으며, 스퍼터링 공정에 의해 형성될 수 있다. 본 실시예에서는 도 6에 도시된 바와 같이 TiW(251)/Cu(252)로 구현하였다.
다음으로, 도 5h에 도시된 바와 같이 제1 패시베이션층(210) 상부 및 솔더볼과 같은 입출력 단자가 부착될 영역(290A)을 제외한 나머지 부분의 재배선층(240) 표면에 포토레지스트(PR) 패턴(260)을 형성한다. 즉, 제2 기저금속층(250) 상부에 포토레지스트를 도포한 후 통상의 노광 및 현상 공정을 실시하여 재배선 보호막이 형성될 영역(270A)의 제2 기저금속층(250)을 노출시킨다.
다음으로, 도 5i에 도시된 바와 같이 전기도금 공정을 진행하여 재배선 보호막(270)을 형성한다. 즉, 금속이온을 함유한 용액에 넣어진 상태에서 제2 기저금속층(250)에 전류를 통하게 하면 금속이온이 제2 기저금속층(250)의 표면, 즉 솔더볼과 같은 입출력 단자가 부착될 영역에 형성된 제2 기저금속층(250) 표면에 재배선 보호막(270)이 형성된다. 여기서, 재배선 보호막(270)은 도 6에 도시된 바와 같이 재배선층(240)과 동종의 예를 들면, 구리(Cu)로 이루어진다. 이러한 재배선 보호막(270)은 확산장벽층 역할뿐만 아니라 물리적 스트레스 및 산화에 대한 보호막 역할을 한다.
다음으로, 도 5j에 도시된 바와 같이 포토레지스트 패턴(260)을 제거한(strip) 다음 재배선 보호막(270) 하부를 제외한 나머지 부분의 제2 기저금속층(250)을 식각하여 제거한다.
다음으로, 도 5k에 도시된 바와 같이 솔더볼과 같은 입출력 단자가 부착될 영역(290A)을 제외한 나머지 부분의 패시베이션층(210), 재배선층(240) 및 재배선 보호막(270) 전면에 제2 패시베이션층(280)을 형성한다. 제2 패시베이션층(280)은 제1 패시베이션층(210)과 동일한 재질 및 방법으로 형성되며, 재배선층을 밀봉하면서 외부로부터의 기계적 충격, 수분, 각종 이물질 등이 재배선층으로 침투하는 것을 차단하는 역할을 한다. 또한, 서로 인접하는 재배선층 간의 쇼트현상을 방지하는 절연 역할을 하게 된다.
다음으로, 도 5l에 도시된 바와 같이 노출된 재배선 보호막(270) 위에 솔더볼(290)과 같은 입출력단자를 융착 시킨다.
전술한 바와 같이 본 실시예에 의하면, 반도체 패키지의 재배선 공정시 솔더볼과 같은 입출력단자와 재배선층 사이에 재배선층과 동종의 재배선 보호막을 형성함으로써 입출력단자 하부에서 열적, 물리적 스트레스로 인해 전기적 신호구간이 단락되는 것을 방지할 수 있다.
한편, 본 발명의 재배선 보호막을 전술한 일 실시예와는 다른 공정과정을 통해 형성할 수도 있다.
도 7a 내지 도 7e는 본 발명의 다른 실시예에 따른 재배선 형성과정을 설명하기 위한 공정 단면도로서, 도 5a 내지 도 5l에 도시된 일 실시예와는 재배선 보호막 형성과정 중 일부가 상이하며 나머지 공정은 실질적으로 동일하므로 전술한 일 실시예와 상이한 부분에 대해서만 설명하기로 한다.
먼저, 도 7a에 도시된 바와 같이 전술한 도 5f 과정까지 진행하여 재배선층(340) 하부를 제외한 나머지 부분의 제1 기저금속층(320)을 식각하여 제거한다.
다음으로, 도 7b에 도시된 바와 같이 솔더볼과 같은 입출력 단자가 부착될 영역(390A)을 제외한 나머지 부분의 제1 패시베이션층(310) 및 재배선층(340) 전면에 제2 패시베이션층(380)을 형성한다. 제2 패시베이션층(380)은 제1 패시베이션층(310)과 동일한 재질 및 방법으로 형성되며, 재배선층을 밀봉하면서 외부로부터의 기계적 충격, 수분, 각종 이물질 등이 재배선층으로 침투하는 것을 차단하는 역할을 한다. 또한, 서로 인접하는 재배선층 간의 쇼트현상을 방지하는 절연 역할을 하게 된다.
다음으로, 도 7c에 도시된 바와 같이 입출력 단자 부착 영역에 제2 기저금속층(350)을 형성한다. 여기서, 제2 기저금속층(350)은 제1 기저금속층과 마찬가지로 시드층, 확산장벽층, 밀착력을 높이는 접착층의 역할을 하며, Ti/Cu, Ti/Ti-Cu/Cu, Cr/Cu, Cr/Cr-Cu/Cu, TiW/Cu, Al/Ni/Cu, Al/NiV/Cu 중 어느 하나로 이루어질 수 있으며, 스퍼터링 공정에 의해 형성될 수 있다. 본 실시예에서는 TiW/Cu로 구현하였다.
다음으로, 도 7d에 도시된 바와 같이 전기도금 예를 들면, 무전해 도금 공정을 진행하여 제2 기저금속층(350) 상부에 재배선 보호막(370)을 형성한다. 여기서, 재배선 보호막(370)은 재배선층(340)과 동종의 금속, 예를 들면, 구리(Cu)로 이루어진다. 이러한 재배선 보호막(370)은 확산장벽층 역할뿐만 아니라 물리적 스트레스 및 산화에 대한 보호막 역할을 한다.
다음으로, 도 7e에 도시된 바와 같이 재배선 보호막(370) 위에 솔더볼(390)과 같은 입출력단자를 융착 시킨다.
전술한 바와 같이 본 실시예에 의하면, 반도체 패키지의 재배선 공정시 복잡한 마스킹 공정 및 식각공정을 수반하지 않고 솔더볼과 같은 입출력단자와 재배선층 사이에 재배선층과 동종 금속으로 된 재배선 보호막을 형성함으로써 입출력단자 하부에서 열적, 물리적 스트레스로 인해 전기적 신호구간이 단락되는 것을 방지할 수 있다.
한편, 본 발명의 상세한 설명 및 첨부도면에서는 구체적인 실시예에 관해 설명하였으나, 본 발명은 개시된 실시예에 한정되지 않고 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다. 따라서, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들을 포함하는 것으로 해석되어야 할 것이다.
200,300 : 반도체 칩 202, 302 : 도전성 패드
204, 210, 280, 310, 380 : 패시베이션층
220, 250, 320, 350 : 기저금속층
230, 330 : 포토레지스트(PR) 패턴 240, 340 : 재배선층
270, 370 : 재배선 보호막
290, 390 : 솔더볼

Claims (9)

  1. 회로가 집적되어 있고, 상기 회로와 전기 접속된 도전성 패드 및 상기 도전성 패드를 제외한 전체 표면에 다이 패시베이션층이 형성된 반도체 칩과;
    상기 다이 패시베이션층 위에 상기 도전성 패드가 노출되도록 형성되는 제1 패시베이션층과;
    예정된 재배선층 형성영역의 상기 도전성 패드 및 상기 제1 패시베이션층 상에 형성되는 제1 기저금속층과;
    상기 제1 기저금속층 상에 형성되는 재배선층과;
    예정된 입출력단자 형성영역의 상기 재배선층이 노출되도록 형성되는 제2 패시베이션층과;
    노출된 상기 재배선층 상에 형성되는 제2 기저금속층과;
    상기 제2 기저금속층 상에 형성되는 재배선 보호막; 및
    상기 재배선 보호막 상에 형성되는 입출력단자를 포함하는 것을 특징으로 하는 반도체 패키지.
  2. 제 1 항 또는 제 2 항에 있어서, 상기 제1 및 제2 기저금속층은
    Ti/Cu, Ti/Ti-Cu/Cu, Cr/Cu, Cr/Cr-Cu/Cu, TiW/Cu, Al/Ni/Cu, Al/NiV/Cu 중 어느 하나로 이루어지는 것을 특징으로 하는 반도체 패키지.
  3. 제 1 항에 있어서, 상기 재배선층과 상기 재배선 보호막은
    동종의 물질로 이루어지는 것을 특징으로 하는 반도체 패키지.
  4. 제 2 항 또는 제 3 항에 있어서, 상기 재배선 보호막은
    Cu를 포함하는 것을 특징으로 하는 반도체 패키지.
  5. 회로가 집적되어 있고, 상기 회로와 전기 접속된 도전성 패드 및 상기 도전성 패드를 제외한 전체 표면에 다이 패시베이션층이 형성된 반도체 칩을 마련하는 과정과;
    상기 다이 패시베이션층 위에 상기 도전성 패드가 노출되도록 제1 패시베이션층을 형성하는 과정과;
    예정된 재배선층 형성영역의 상기 도전성 패드 및 상기 제1 패시베이션층 상에 제1 기저금속층을 형성하는 과정과;
    상기 제1 기저금속층 상에 재배선층을 형성하는 과정과;
    예정된 입출력단자 형성영역의 상기 재배선층이 노출되도록 제2 패시베이션층을 형성하는 과정과;
    상기 재배선층 상에 제2 기저금속층을 형성하는 과정과;
    상기 제2 기저금속층 상에 재배선 보호막을 형성하는 과정; 및
    상기 재배선 보호막 상에 입출력단자를 형성하는 과정을 포함하는 것을 특징으로 하는 반도체 패키지 제조방법.
  6. 회로가 집적되어 있고, 상기 회로와 전기 접속된 도전성 패드 및 상기 도전성 패드를 제외한 전체 표면에 다이 패시베이션층이 형성된 반도체 칩을 마련하는 과정과;
    상기 다이 패시베이션층 위에 상기 도전성 패드가 노출되도록 제1 패시베이션층을 형성하는 과정과;
    예정된 재배선층 형성영역의 상기 도전성 패드 및 상기 제1 패시베이션층 상에 제1 기저금속층을 형성하는 과정과;
    상기 제1 기저금속층 상에 재배선층을 형성하는 과정과;
    상기 재배선층 상에 제2 기저금속층을 형성하는 과정과;
    예정된 입출력단자 형성영역의 상기 제2 기저금속층이 노출되도록 포토레지스트 패턴을 과정과;
    노출된 상기 제2 기저금속층 상에 재배선 보호막을 형성하는 과정; 및
    상기 포토레지스트 패턴을 제거한 다음 상기 재배선 보호막을 식각마스크로 이용하여 상기 제2 기저금속층을 식각하는 과정과;
    상기 재배선 보호막이 노출되도록 제2 패시베이션층을 형성하는 과정; 및
    상기 재배선 보호막 상에 입출력단자를 형성하는 과정을 포함하는 것을 특징으로 하는 반도체 패키지 제조방법.
  7. 제 5 항 또는 제 6 항에 있어서, 상기 제1 및 제2 기저금속층은
    Ti/Cu, Ti/Ti-Cu/Cu, Cr/Cu, Cr/Cr-Cu/Cu, TiW/Cu, Al/Ni/Cu, Al/NiV/Cu 중 어느 하나로 이루어지는 것을 특징으로 하는 반도체 패키지 제조방법.
  8. 제 7 항에 있어서, 상기 재배선층과 상기 재배선 보호막은
    동종의 물질로 이루어지는 것을 특징으로 하는 반도체 패키지 제조방법.
  9. 제 8 항에 있어서, 상기 재배선 보호막은
    Cu를 포함하는 것을 특징으로 하는 반도체 패키지 제조방법.
KR20130114979A 2013-09-27 2013-09-27 반도체 패키지 및 그 제조방법 KR20150034966A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR20130114979A KR20150034966A (ko) 2013-09-27 2013-09-27 반도체 패키지 및 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR20130114979A KR20150034966A (ko) 2013-09-27 2013-09-27 반도체 패키지 및 그 제조방법

Publications (1)

Publication Number Publication Date
KR20150034966A true KR20150034966A (ko) 2015-04-06

Family

ID=53030046

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20130114979A KR20150034966A (ko) 2013-09-27 2013-09-27 반도체 패키지 및 그 제조방법

Country Status (1)

Country Link
KR (1) KR20150034966A (ko)

Similar Documents

Publication Publication Date Title
US11901320B2 (en) Contact pad for semiconductor device
US11289449B2 (en) Packaging methods for semiconductor devices, packaged semiconductor devices, and design methods thereof
US10043768B2 (en) Semiconductor device and method of manufacture thereof
KR101886888B1 (ko) 반도체 디바이스 및 그 제조 방법
US9018757B2 (en) Mechanisms for forming bump structures over wide metal pad
US20130241077A1 (en) Semiconductor Package and Methods of Formation Thereof
US8501618B2 (en) Semiconductor device and method of forming RDL wider than contact pad along first axis and narrower than contact pad along second axis
CN102956590A (zh) 用于减少应力的伪倒装芯片凸块
US8741764B2 (en) Semiconductor device and method of forming conductive pillars having recesses or protrusions to detect interconnect continuity between semiconductor die and substrate
US20150364376A1 (en) Semiconductor device and manufacturing method thereof
US9768135B2 (en) Semiconductor device having conductive bump with improved reliability
CN102130101A (zh) 围绕凸块形成区形成具有多层ubm的凸块结构的半导体器件和方法
US10062654B2 (en) Semicondcutor structure and semiconductor manufacturing process thereof
US10204876B2 (en) Pad defined contact for wafer level package
KR101624855B1 (ko) 멀티칩 모듈 타입의 웨이퍼 레벨 팬아웃 패키지 및 이의 제조 방법
KR101404464B1 (ko) 웨이퍼 레벨 패키지 제조용 도금 디바이스 및 이것을 이용한 웨이퍼 레벨 패키지 제조 방법
US11158589B2 (en) Semiconductor device and semiconductor package comprising the same
CN114334917A (zh) 电感器、半导体器件及其制造方法
US9230903B2 (en) Multi-die, high current wafer level package
KR20150034967A (ko) 반도체 패키지 및 그 제조방법
KR20150033115A (ko) 반도체 패키지 및 그 제조방법
KR20150034966A (ko) 반도체 패키지 및 그 제조방법
CN104485295A (zh) 晶圆级封装方法
US20100044868A1 (en) Semiconductor device
KR20090120216A (ko) 웨이퍼 레벨 칩 스케일 패키지 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application