JP5666366B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、半導体装置の製造技術に関し、特に、配線基板の下面に、半田ボールが接続されるボール用ランドと半田ボールが接続されないテスト用ランドとを設ける半導体装置の製造に適用して有効な技術に関する。

特許文献１（特開２００９−７０９６５号公報）は、面実装型半導体装置（半導体パッケージ）の一形態であるパッケージ・オン・パッケージ(Package On Package：ＰＯＰ)型半導体装置のテスティング技術を開示している。

特許文献１に開示されたＰＯＰ型半導体装置は、第１半導体チップ（マイコンチップ）が搭載された配線基板を有する第１半導体パッケージ（下段側パッケージ）の上部に、第２半導体チップ（メモリチップ）が搭載された配線基板を有する第２半導体パッケージ（上段側パッケージ）を積層してシステムを構成している。

上記下段側パッケージの配線基板の下面には、複数の導電パッド（ボール用ランド）が形成されており、それらの表面には、ＰＯＰ型半導体装置の外部接続端子を構成する半田ボールが電気的に接続されている。この配線基板の上面に搭載されたマイコンチップは、配線基板の上面に形成された配線と内層に形成された配線とを介して上記半田ボールに電気的に接続されている。

また、上記下段側パッケージの配線基板の下面には、複数のテスト用導電パッド（テスト用ランド）が形成されている。これらのテスト用ランドは、ＰＯＰ型半導体装置の組み立てが完了した後、マイコンチップとメモリチップの導通状態の良否を判定するために使用される端子であり、その表面には半田ボールが接続されない。

上記テスト用ランドは、第１、第２半導体チップとテスト用ランドとを電気的に接続する配線の経路を短縮するために、配線基板の下面の周縁部側（ボール用ランドよりも外側）に配置されている。

特許文献２（特開平１１−０１７０５８号公報）、特許文献３（特開平０９−０２２９２９号公報）および特許文献４（特開平０８−０７８５５４号公報）は、ボールグリッドアレイ(Ball Grid Array：ＢＧＡ)型半導体装置のテスティング技術を開示している。

特許文献２に開示されたＢＧＡ型半導体装置は、配線基板の上面に搭載された半導体チップと配線基板の上面の配線（表面配線）とがボンディングワイヤによって電気的に接続されている。表面配線は、スルーホールを介して配線基板の下面の配線（裏面配線）と電気的に接続されており、裏面配線に半田ボールが電気的に接続されている。

上記表面配線は、配線基板の側面まで延長されており、この延長された配線部分の上にＮｉ（ニッケル）メッキ層とＡｕ（金）メッキ層とが施されている。このメッキ層部分は、半田ボール、裏面配線、スルーホール、表面配線およびボンディングワイヤを介して半導体チップに電気的に接続されており、検査パッドとして使用される。

特許文献３に開示されたＢＧＡ型半導体装置は、半導体チップが搭載された配線基板の上面の表面配線（導体パターン）の一部が配線基板の上面の周縁部近傍まで延在され、この延在された配線部分が電気特性検査のためのテストパッドとして使用される。これにより、スルーホールを介して表面配線に電気的に接続された配線基板の下面の半田ボールにプローブピン等を接触させることなく、電気特性検査を行うことが可能となる。

特許文献４に開示されたＢＧＡ型半導体装置は、半導体チップが搭載された配線基板の上面の表面配線と下面の裏面配線とがスルーホールを介して電気的に接続されている。裏面配線の先端部には半田ボールが接続されており、この半田ボールに隣接して検査用パッドが設けられている。これにより、テスト装置のソケットピンを半田ボールに接触させることなくテストを行えるので、ソケットピンとの接触による半田ボールの損傷を防止することができる。

特開２００９−７０９６５号公報 特開平１１−０１７０５８号公報 特開平０９−０２２９２９号公報 特開平０８−０７８５５４号公報

本願発明者らは、前述した特許文献１に記載されたようなＰＯＰ型半導体装置の開発を行っている。そして、ＰＯＰ型半導体装置における下段側パッケージの製造について検討した結果、以下のような問題点を見出した。

本願発明者らが検討したＰＯＰ型半導体装置は、下段側パッケージの配線基板の下面（マザーボード実装面）に２種類の導電パッド（ボール用ランドおよびテスト用ランド）を備えている。

そして、上記ボール用ランドの表面には下段側パッケージの製造過程で半田ボールが接続されるのに対し、製造工程の最終段階であるテスト工程（導通試験工程）でテスターのコンタクトピンが接触するテスト用ランドの表面には半田ボールが接続されない。そのため、製造工程の全段階に亘って大気に曝されるテスト用ランドの表面には酸化膜が形成され易く、その結果、テスト工程でテスト用ランドの表面にコンタクトピンを接触させた際、両者の接触抵抗が高くなったり、両者の導通が確保できなくなったりする恐れがある。

そこで、本願発明者らは、テスト用ランドの表面を耐酸化性の高いメッキ層で覆うことについて検討した。メッキ層をＡｕで構成する場合には、ＣｕとＡｕとの相互拡散を抑制するために、メッキ層をＮｉ（ニッケル）メッキ層とＡｕメッキ層の２層構造とするのが通例である。

メッキ層の形成方法には、例えば無電解メッキ法と電解メッキ法とがある。特に、無電解メッキ法は、金属の表面が露出してさえいれば、金属に電流を供給しなくともその表面にメッキ層を形成できるという利点を有している。

しかしながら、ＰＯＰ型半導体装置の場合、下段側パッケージの配線基板には、前述のボール用ランドやテスト用ランドが形成されているだけでなく、これらのランド（導電パッド）が形成された面と反対側の上面側に、半導体チップと電気的に接続される導電パッドや、上段側パッケージのバンプ電極に電気的に接続される導電パッドや、上段側パッケージのバンプ電極（導電性部材）と電気的に接続される導電パッドも形成されている。そして、これらの導電パッドの接続形態は互いに異なっており、メッキ層を形成したくない、あるいはする必要がない導電パッドも一部存在する。

そのため、下段側パッケージの配線基板の下面に形成されたテスト用ランドの表面に無電解メッキ法でメッキ層を形成する際には、メッキ層を形成したくない、あるいはする必要がない導電パッドの表面を絶縁膜（レジスト膜）で覆っておく必要がある。

ところが、一般に、無電解メッキ法は、電解メッキ法に比べてメッキ処理液（メッキ液）の温度が高いだけでなく、処理時間も長い。一例として、電解メッキ処理液の温度は６０℃程度、処理時間は２〜３分程度であるのに対し、無電解メッキ処理液の温度は９０℃程度、処理時間は１５分程度である。

そのため、無電解メッキ法を用いて特定の導電パッドの表面に選択的にメッキ層を形成しようとすると、他の導電パッドを覆っている絶縁膜（レジスト膜）がメッキ処理液に浸食されて除去されてしまい、他の導電パッドの表面へのメッキ層の形成を確実に抑制することが困難となる。また、溶解した絶縁膜を構成する材料が、メッキ処理液中に拡散してしまい、形成されるメッキ層の膜質が低下する恐れもある。すなわち、ＰＯＰ型半導体装置のように、配線基板に形成された接続形態の異なる各種導電パッドのうち、特定の導電パッドの表面のみに選択的にメッキ層を形成したいような場合には、無電解メッキ法の適用は困難である。

他方、電解メッキ法を用いる場合は、メッキ層を形成したい導電パッドに電流を供給するための配線（給電線）が必要になる。通常、配線基板に形成された導電パッドの表面に電解メッキ法でメッキ層を形成する場合は、配線基板の周縁部を囲むように第１給電線（共通給電線）を形成し、さらに、メッキ層を形成したい導電パッドと第１給電線との間を第２給電線で電気的に接続する。そして、外部電源から第１給電線および第２給電線を経由して導電パッドに電流を供給する。また、電解メッキ工程が完了した後、不要となった配線基板の周縁部の第１給電線を切断・除去する作業が必要となる。

しかし、上記した電解メッキ法を用いる際に、メッキ層を形成したい導電パッドの数が多く、かつ、導電パッド同士が狭いピッチで配置されていると、配線基板の周縁部に形成された第１給電線と導電パッドとを接続する第２給電線の配線設計（配線レイアウト）が困難になる。その対策としては、例えば特許文献１に記載されたＰＯＰ型半導体装置のように、メッキ層を形成しない導電パッド（ボール用ランド）を配線基板の下面の中央部側に配置し、メッキ層を形成する導電パッド（テスト用ランド）を周縁部側に配置することにより、ボール用ランド間に第２給電線をできるだけ経由させずに、第２給電線の配線長を短くすることが考えられる。

ところが、単にテスト用ランドを配線基板の下面の周縁部側に寄せて配置しただけでは、周縁部の第１給電線を除去する際に使用されるレジスト膜の位置がずれた際に、テスト用ランドの一部も同時に除去されてしまう恐れがあることが判明した。そして、テスト用ランドの一部が除去されると、その面積が減少するために、テスト用ランドの表面にコンタクトピンを確実に接触させることが困難になる。

本発明の目的は、配線基板の下面に、半田ボールが接続されるボール用ランドと半田ボールが接続されないテスト用ランドとが設けられた半導体装置（半導体パッケージ）のテスト精度を向上させる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本願発明の好ましい一実施態様である半導体装置の製造方法は、
（ａ）上面、前記上面に形成された複数のフリップチップ用リード、前記複数のフリップチップ用リードを露出するように前記上面に形成された上面側絶縁膜、前記上面とは反対側の下面、前記下面に形成された複数のボール用ランド、前記下面に形成され、かつ、平面視において前記複数のボール用ランドの周囲に配置された複数のテスト用ランド、前記複数のボール用ランドおよび前記複数のテスト用ランドを露出するように前記下面に形成された下面側絶縁膜を有する配線基板を準備する工程、
（ｂ）表面、前記表面に形成された複数のボンディングパッド、前記表面とは反対側の裏面を有する半導体チップを、前記半導体チップの前記表面が前記配線基板の前記上面と対向するように、前記配線基板の前記上面上に配置し、複数のバンプ電極を介して前記複数のボンディングパッドと前記複数のフリップチップ用リードとを電気的に接続する工程；
（ｃ）前記配線基板の前記下面に形成された前記複数のボール用ランドのそれぞれに半田ボールを形成する工程、
（ｄ）前記（ｃ）工程の後、前記複数のボール用ランドのそれぞれに形成された前記半田ボールに第１コンタクトピンを接触させ、前記複数のボール用ランドの周囲に配置された前記複数のテスト用ランドのそれぞれに第２コンタクトピンを接触させた状態でテストを行う工程、
を含んでおり、
前記（ａ）工程で準備する前記配線基板の前記複数のフリップチップ用リードのそれぞれの表面には、半田層が形成されており、
前記（ａ）工程で準備する前記配線基板の前記複数のテスト用ランドのそれぞれには、前記テスト用ランドから前記配線基板の前記下面の周縁部に向かって延在する第１給電線が電気的に接続されており、
前記複数のテスト用ランドのそれぞれの表面には、前記第１給電線を利用した電解メッキ法によりメッキ層が形成されており、
前記複数のテスト用ランドのそれぞれの表面に前記メッキ層を形成した後、前記第１給電線を前記配線基板の前記下面の周縁部において切断する工程をさらに含み、
前記切断工程後の前記配線基板の前記下面の一部は、前記下面側絶縁膜から露出しており、
前記複数のテスト用ランドのうち、前記配線基板の前記下面の前記周縁部に最も近接して配置されたテスト用ランドと、前記配線基板の前記下面の前記周縁部との間隔は、前記複数のボール用ランドのそれぞれの径よりも大きい。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

配線基板の下面に、半田ボールが接続されるボール用ランドと半田ボールが接続されないテスト用ランドとが設けられた半導体装置のテスト精度が向上する。

本発明の一実施の形態であるＰＯＰ型半導体装置の下段側パッケージの上面を示す平面図である。 下段側パッケージの上面を、半導体チップを取り除いた状態で示す平面図である。 本発明の一実施の形態であるＰＯＰ型半導体装置の下段側パッケージの下面を示す平面図である。 図３の一部拡大平面図である。 本発明の一実施の形態であるＰＯＰ型半導体装置の下段側パッケージの概略断面図である。 図５の一部拡大断面図である。 下段側パッケージの製造に用いるマップ基板の上面を示す平面図である。 下段側パッケージの製造に用いるマップ基板の下面を示す平面図である。 図８の一部拡大平面図である。 図９のＡ−Ａ線断面図である。 マップ基板の下面のデバイス領域内に形成されたボール用ランドの直径、テスト用ランドの直径、ボール用ランドとテスト用ランドとの間隔、およびテスト用ランドとダイシング領域との間隔の一例を示す説明図である。 電解メッキ工程におけるマップ基板の下面の一部拡大平面図である。 図１２のＢ−Ｂ線断面図である。 半田層形成工程におけるマップ基板の一部拡大断面図である。 マップ基板の下面のダイシング領域内に形成された給電線の除去方法を示す一部拡大平面図である。 図１５のＣ−Ｃ線断面図である。 半導体チップ搭載工程におけるマップ基板の上面を示す平面図である。 半導体チップ搭載工程におけるマップ基板の一部拡大断面図である。 樹脂封止工程におけるマップ基板の上面を示す平面図である。 樹脂封止工程におけるマップ基板の一部拡大断面図である。 半田ボール接続工程におけるマップ基板の下面の一部拡大平面図である。 図２１のＤ−Ｄ線断面図である。 下段側パッケージの電気特性検査に用いるプローブソケットの要部概略断面図である。 プローブソケットに内蔵されたコンタクトピンの要部を示す概略断面図である。 下段側パッケージの電気特性検査方法を示すプローブソケットの要部概略断面図である。 図２５の一部拡大断面図である。 本発明の一実施の形態であるＰＯＰ型半導体装置の概略断面図である。 本発明の他の実施の形態であるＢＧＡ型半導体装置の概略断面図である。 メッキ層形成前の配線基板の下面を示す一部拡大平面図である。 メッキ層形成後の配線基板の下面を示す一部拡大平面図である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。また、以下の実施の形態を説明する図面においては、構成を分かり易くするために、平面図であってもハッチングを付す場合がある。

本実施の形態は、マイコンチップ（コントローラチップ）が搭載された第１半導体パッケージ（第１半導体装置、下段側パッケージ）の上部に、メモリチップが搭載された第２半導体パッケージ（第２半導体装置、上段側パッケージ）を積層してシステムを構成するＰＯＰ型半導体装置に適用したものである。このＰＯＰ型半導体装置は、下段側パッケージの下面に形成された半田ボールを介して携帯電話のような小型情報通信端末機器のマザーボードに搭載される。

＜第１半導体パッケージ（第１半導体装置、下段側パッケージ）＞
まず、ＰＯＰ型半導体装置の一部である下段側パッケージの概略構成について説明する。図１は、下段側パッケージの上面を示す平面図、図２は、下段側パッケージの上面を、半導体チップを取り除いた状態で示す平面図、図３は、下段側パッケージの下面を示す平面図、図４は、図３の一部を拡大して示す平面図、図５は、下段側パッケージの概略断面図、図６は、図５の一部を拡大して示す断面図である。

下段側パッケージ１００は、配線基板（ベース基板）１０１と、この配線基板１０１の上面の中央部に搭載されたマイコンチップ（半導体チップ）１０２とを備えている。

下段側パッケージ１００の配線基板１０１は、例えば４層のＣｕ（銅）配線（表面配線、裏面配線および内層配線）を備えた多層配線基板であり、その平面形状は四角形（正方形）である。また、各層のＣｕ配線を電気的に絶縁する絶縁層は、ガラス繊維または炭素繊維に樹脂を含浸させた絶縁材料からなるプリプレグおよびコア層によって構成されている。配線基板１０１は、例えばコア層を２層のＣｕ配線（表面配線および裏面配線）で挟んだ２層配線基板などで構成することもできる。

配線基板１０１の上面に形成された表面配線は、配線基板１０１の上面の中央部近傍に配置された複数のフリップチップ用リード（導電パッド）１０３Ａと、配線基板１０１の上面の周縁部近傍に配置された複数のプリスタック用ランド（導電パッド）１０３Ｂと、これらを電気的に接続する複数の配線１０３とによって構成されている。言い換えると、配線基板１０１の上面に形成された複数の配線（表面配線）１０３は、それぞれの一端がフリップチップ用リード１０３Ａを構成し、他端がプリスタック用ランド１０３Ｂを構成している。図２に示すように、複数のフリップチップ用リード１０３Ａは、配線基板１０１の各辺と平行な方向に沿って１列に配置されている。また、複数のプリスタック用ランド１０３Ｂは、配線基板１０１の各辺と平行な方向に沿って２列に配置されている。

図６に示すように、配線基板１０１の上面は、複数の配線１０３のそれぞれの両端部（フリップチップ用リード１０３Ａ、プリスタック用ランド１０３Ｂ）の表面と周縁部（端部、辺）とを除き、上面側絶縁膜（絶縁膜、ソルダレジスト膜）１０４によって覆われている。すなわち、複数の配線１０３は、それぞれの両端部（フリップチップ用リード１０３Ａ、プリスタック用ランド１０３Ｂ）のみが上面側絶縁膜１０４から露出し、他の部分は、上面側絶縁膜１０４によって覆われている。そして、フリップチップ用リード１０３Ａの表面には半田層１１５が形成されており、プリスタック用ランド１０３Ｂの表面には、メッキ層１１６が形成されている。メッキ層１１６は、Ｎｉメッキ層とその上部に形成されたＡｕメッキ層とで構成されている。

配線基板１０１の上面に搭載されたマイコンチップ１０２は、平面形状が四角形（正方形）の単結晶シリコン基板からなり、その表面（デバイス面）が配線基板１０１の上面と対向するようにフェイスダウン実装されている。図示はしないが、このマイコンチップ１０２には、上段側パッケージに搭載されるメモリチップ（後述）を制御するための制御回路が形成されている。

マイコンチップ１０２の表面の周縁部近傍には、複数のボンディングパッド（入出力端子）１１０が形成されている。マイコンチップ１０２は、これらのボンディングパッド１１０の表面に形成された半田ボール（バンプ電極）１１１と、配線基板１０１のフリップチップ用リード１０３Ａの表面に形成された半田層１１５とを介して配線基板１０１に電気的に接続されている。半田ボール１１１および半田層１１５は、例えばＳｎ（錫）に微量のＡｇ（銀）、Ｂｉ（ビスマス）、Ｚｎ（亜鉛）、Ｃｕなどが添加されたＳｎ合金によって構成されている。

図示は省略するが、ボンディングパッド１１０は、マイコンチップ１０２の各辺に沿って１列に配置されている。但し、ボンディングパッド１１０の数が多い場合、ボンディングパッド１１０は、マイコンチップ１０２の各辺に沿って２列に配置され、かつ、内側の列のボンディングパッド１１０と外側の列のボンディングパッド１１０は、千鳥状に配置される。この場合は、配線基板１０１の上面のフリップチップ用リード１０３Ａも、配線基板１０１の各辺に沿って２列に配置され、かつ、内側の列のフリップチップ用リード１０３Ａと外側の列のフリップチップ用リード１０３Ａは、千鳥状に配置される。

配線基板１０１の上面（上面側絶縁膜１０４）とマイコンチップ１０２の表面との間には、マイコンチップ１０２の表面を保護するためのアンダーフィル樹脂１１２が充填されている。このアンダーフィル樹脂１１２は、例えば一液型熱硬化性エポキシ樹脂によって構成されている。アンダーフィル樹脂１１２は、マイコンチップ１０２と配線基板１０１との熱膨張係数差に起因して両者の界面に加わる熱応力を緩和する機能や、マイコンチップ１０２と配線基板１０１との接着力を強化する機能も備えている。

一方、配線基板１０１の下面に形成された裏面配線は、複数のボール用ランド（導電パッド）１０７および複数のテスト用ランド（導電パッド）１０８により構成されている。図３に示すように、複数のボール用ランド１０７は、配線基板１０１の下面の中央部側に配置されており、テスト用ランド１０８は、配線基板１０１の下面の周縁部（端部、辺）側に配置されている。すなわち、テスト用ランド１０８は、ボール用ランド１０７よりも外側に配置されている。図３では、ボール用ランド１０７とテスト用ランド１０８のそれぞれのレイアウトを見易くするために、テスト用ランド１０８にハッチングを付している。

図６に示すように、ボール用ランド１０７およびテスト用ランド１０８のそれぞれは、配線基板１０１の内層に形成された内層配線１０５およびビア配線１０６を介して、配線基板１０１の上面の配線１０３に電気的に接続されている。また、配線基板１０１の下面は、ボール用ランド１０７の表面、テスト用ランド１０８の表面および周縁部を除き、下面側絶縁膜（絶縁膜、ソルダレジスト膜）１０９によって覆われている。下面側絶縁膜１０９および前述した上面側絶縁膜１０４は、例えば熱硬化性ポリイミド樹脂や熱硬化性エポキシ樹脂などをベースとする絶縁材料によって構成されている。

配線基板１０１の下面に形成された複数のボール用ランド１０７のそれぞれの表面には、ＰＯＰ型半導体装置の外部接続端子を構成する半田ボール１１３が接続されている。半田ボール１１３は、前述したマイコンチップ１０２のボンディングパッド１１０の表面に接続された半田ボール１１１よりも径（直径）が大きい。また、半田ボール１１３は、半田ボール１１１よりも融点（溶融温度）が低い半田材料によって構成されている。なお、図３および図４では、ボール用ランド１０７の表面に接続された半田ボール１１３の図示が省略されている。

半田ボール１１３を構成する半田材料は、例えばＳｎに１．２％のＡｇ、０．５％のＣｕおよび０．０５％のＮｉが添加されたＳｎ合金によって構成されている。すなわち、本実施の形態において使用する半田ボール１１３では、微量のＮｉを添加した分、Ａｇの含有量を減らし、これにより、半田ボール１１３の硬度を低下させている（柔らかくしている）。そのため、この半田ボール１１３を介してＰＯＰ型半導体装置を小型情報通信端末機器のマザーボードに搭載したとき、半田ボール１１３に熱ストレスや機械的ストレスなどが加わったとしても、半田ボール１１３は破断し難くなる。

配線基板１０１の下面の周縁部近傍に配置されたテスト用ランド１０８は、下段側パッケージ１００の組み立てが完了した後のテスト工程において、マイコンチップ１０２の動作を確認したり、マイコンチップ１０２と配線基板１０１との導通状態を判定（個々の配線における断線の有無の確認）したりするために使用される端子である。また、テスト用ランド１０８は、ＰＯＰ型半導体装置の組み立てが完了した後のテスト工程において、上段側パッケージに搭載されたメモリチップとマイコンチップ１０２との導通状態を判定したりする際にも使用される。また、テスト用ランド１０８の表面に半田ボール１１３を接続した場合には、ＰＯＰ型半導体装置が搭載されるマザーボード側にも、この半田ボール１１３が接続されるランド（導電パッド）を設けなければならず、マザーボードの配線設計が煩雑になる。これらの理由により、テスト用ランド１０８の表面には、半田ボール１１３が接続されていない。

テスト用ランド１０８の表面には、メッキ層１１６が形成されている。このメッキ層１１６は、プリスタック用ランド１０３Ｂの表面に形成されたメッキ層１１６と同じく、Ｎｉメッキ層とその上部に形成されたＡｕメッキ層とで構成されている。これに対し、ボール用ランド１０７の表面には、メッキ層１１６が形成されていない。すなわち、半田ボール１１３は、Ｃｕで構成されたボール用ランド１０７の表面に直接接続されている。

後述するように、テスト用ランド１０８の表面のメッキ層１１６およびプリスタック用ランド１０３Ｂの表面のメッキ層１１６は、電解メッキ法によって形成される。そのため、図４に示すように、テスト用ランド１０８のそれぞれには、配線基板１０１の下面の周縁部に向かって延在する給電線１０８Ａが接続されている。また、プリスタック用ランド１０３Ｂのそれぞれにも、後述する給電線が接続されている。

これに対し、ボール用ランド１０７の表面にはメッキ層１１６が形成されないので、ボール用ランド１０７には給電線が接続されていない。同様に、フリップチップ用リード１０３Ａの表面にはメッキ層１１６が形成されないので、フリップチップ用リード１０３Ａボには給電線が接続されていない。

＜第１半導体パッケージ（第１半導体装置、下段側パッケージ）の製造方法＞
次に、上記のように構成された下段側パッケージ１００の製造方法について説明する。図７は、下段側パッケージ１００の製造に用いるマップ基板（大型配線基板）の上面を示す平面図、図８は、マップ基板の下面を示す平面図、図９は、図８の一部（破線で囲まれた矩形の領域）を拡大して示す平面図、図１０は、図９のＡ−Ａ線断面図である。

マップ基板２００は、下段側パッケージ１００の配線基板１０１の母体となる基板であり、その上面および下面には、マップ基板２００の長辺方向および短辺方向にそれぞれ延在するダイシング領域ＤＡが設けられている。そして、マップ基板２００をこのダイシング領域ＤＡに沿ってダイシングすることにより、複数の配線基板１０１が得られるようになっている。以下では、ダイシング領域ＤＡによって囲まれた複数の領域（ダイシング後に配線基板１０１となる複数の領域）のそれぞれをデバイス領域と称する。例えば図７および図８に示すマップ基板２００は、ダイシング領域ＤＡによって囲まれた６個のデバイス領域を有しているので、このマップ基板２００から６個の下段側パッケージ１００を取得することができる。

マップ基板２００の各デバイス領域には、前述した配線基板１０１のＣｕ配線（フリップチップ用リード１０３Ａ、プリスタック用ランド１０３Ｂ、内層配線１０５、ビア配線１０６、ボール用ランド１０７、テスト用ランド１０８）が形成されている。

マップ基板２００の上面は、フリップチップ用リード１０３Ａ、プリスタック用ランド１０３Ｂ、ダイシング領域ＤＡのそれぞれの表面を除き、上面側絶縁膜１０４で覆われている。また、マップ基板２００の下面は、ボール用ランド１０７、テスト用ランド１０８、ダイシング領域ＤＡのそれぞれの表面を除き、下面側絶縁膜１０９で覆われている。なお、上面側絶縁膜１０４および下面側絶縁膜１０９は、断面図のみで図示し、平面図では図示を省略する。

図９および図１０に示すように、マップ基板２００の下面のダイシング領域ＤＡ内には、ダイシング領域ＤＡに沿ってマップ基板２００の長辺方向および短辺方向に延在する給電線（Ｃｕ配線）１０８Ｂが形成されている。マップ基板２００の各デバイス領域に形成されたテスト用ランド１０８は、給電線１０８Ａを介して給電線１０８Ｂに電気的に接続されている。

このように、給電線１０８Ｂは、各デバイス領域の外周に沿って配置されているので、テスト用ランド１０８がデバイス領域内の中央部付近に配置されていると、テスト用ランド１０８から給電線１０８Ｂまでの距離、すなわちテスト用ランド１０８と給電線１０８Ｂとを電気的に接続する給電線１０８Ａの配線長が長くなり、給電線１０８Ａの配線設計（配線レイアウト）が困難になる。そこで、上記マップ基板２００は、テスト用ランド１０８をボール用ランド１０７よりもデバイス領域の周縁部側に配置することによって、給電線１０８Ａの配線設計（配線レイアウト）を容易にしている。

図１１は、マップ基板２００の下面のデバイス領域内に形成されたボール用ランド１０７の直径（ＤＢ）、テスト用ランド１０８の直径（ＤＴ）、ボール用ランド１０７とテスト用ランド１０８との間隔（Ｓ１）、およびテスト用ランド１０８とダイシング領域ＤＡとの間隔（Ｓ２）の一例を示している。

ボール用ランド１０７の直径（ＤＢ）およびテスト用ランド１０８の直径（ＤＴ）は、例えばそれぞれ２３０μｍである（ＤＢ＝ＤＴ＝２３０μｍ）。また、ボール用ランド１０７と、このボール用ランド１０７に最も近いテスト用ランド１０８との間隔（Ｓ１）は、例えば１７０μｍである（Ｓ１＝１７０μｍ）。そして、ダイシング領域ＤＡに最も近接した位置に配置されたテスト用ランド１０８とダイシング領域ＤＡとの間隔（Ｓ２）は、テスト用ランド１０８の直径（ＤＴ＝２３０μｍ）よりも大きい（Ｓ２＞ＤＴ）。このように、テスト用ランド１０８とダイシング領域ＤＡとの間隔（Ｓ２）をボール用ランド１０７の直径（ＤＢ）よりも大きくした理由については後述する。なお、本実施の形態では、テスト用ランド１０８の直径（ＤＴ）は、ボール用ランド１０７の直径（ＤＢ）と同じであるため、上記の間隔（Ｓ２）の比較対象としては、ボール用ランド１０７に限らず、テスト用ランドの直径（ＤＴ）であってもよい。

また、図１０に示すように、マップ基板２００の上面のダイシング領域ＤＡ内には、給電線（Ｃｕ配線）１０３Ｃが形成されている。図示は省略するが、給電線１０３Ｃは、マップ基板２００の下面の給電線１０８Ｂと同じく、ダイシング領域ＤＡに沿ってマップ基板２００の長辺方向および短辺方向に延在している。そして、マップ基板２００の上面の各デバイス領域に形成されたプリスタック用ランド１０３Ｂは、給電線（Ｃｕ配線）１０３Ｄを介して給電線１０３Ｃに電気的に接続されている。

下段側パッケージ１００の製造工程の一つである電解メッキ工程では、図示しない外部電源から給電線１０８Ｂ、１０８Ａを通じてマップ基板２００の下面のテスト用ランド１０８に電流が供給され、テスト用ランド１０８の表面にメッキ層１１６が形成される。また、外部電源から給電線１０３Ｃ、１０３Ｄを通じてマップ基板２００の上面のプリスタック用ランド１０３Ｂに電流が供給され、プリスタック用ランド１０３Ｂの表面にメッキ層１１６が形成される（図１０参照）。なお、テスト用ランド１０８の表面のメッキ層１１６およびプリスタック用ランド１０３Ｂの表面のメッキ層１１６は、断面図のみで図示し、平面図では図示を省略している。

図１２および図１３（図１２のＢ−Ｂ線断面図）に示すように、上記した電解メッキ工程では、マップ基板２００の下面のデバイス領域内に配置されたボール用ランド１０７の表面およびダイシング領域ＤＡ内に配置された給電線１０８Ｂの表面にフィルム状のメッキレジスト膜２０２が貼り付けられる。また、マップ基板２００の上面のダイシング領域ＤＡ内に配置された給電線１０３Ｃの表面および同図には示さないフリップチップ用リード１０３Ａの表面にもメッキレジスト膜２０２が貼り付けられる。

メッキレジスト膜２０２は、マップ基板２００の表面（上面および下面）に露出したＣｕ配線のうち、メッキ層１１６を形成しない部分（ボール用ランド１０７、フリップチップ用リード１０３Ａ、給電線１０３Ｃ、１０８Ｂ）が電解メッキ液によって浸食されるのを防ぐための保護膜である。メッキレジスト膜２０２は、例えばアクリル樹脂系のアルカリ現像型感光性ドライフィルムなどによって構成される。

また、下段側パッケージ１００の製造工程では、図１４（デバイス領域の一部を示す拡大断面図）に示すように、マップ基板２００の上面に形成されたフリップチップ用リード１０３Ａの表面に半田層１１５が形成される。半田層１１５の形成は、上記した電解メッキ工程に先だって行うことも可能であり、電解メッキ工程の後に行うことも可能である。

上記半田層１１５は、例えばあらかじめフリップチップ用リード１０３Ａの表面に粘着性被膜を形成しておき、次に粘着性被膜の表面に半田粉末を付着させ、さらにフラックスを塗布した後、半田粉末をリフローさせることによって形成する。このとき、マップ基板２００の表面（上面および下面）に露出したＣｕ配線のうち、半田層１１５を形成しない部分（ボール用ランド１０７、テスト用ランド１０８、プリスタック用ランド１０３Ｂ、給電線１０３Ｃ、１０８Ｂ）は、レジスト膜２０３で覆っておく。

フリップチップ用リード１０３Ａの表面に半田層１１５を形成するのは、以下の理由による。前述したように、フリップチップ用リード１０３Ａの表面には、半田ボール１１１を介してマイコンチップ１０２が接続されるが、フリップチップ用リード１０３Ａは、プリスタック用ランド１０３Ｂに比べて面積が小さい（図２参照）。また、半田ボール１１１も、配線基板１０１の下面のボール用ランド１０７に接続される半田ボール１１３に比べて直径が小さい（図６参照）。このため、半田ボール１１１をフリップチップ用リード１０３Ａの表面に直接接続すると、半田量が不足し、両者の接着強度を十分に確保することが困難になる。そこで、あらかじめフリップチップ用リード１０３Ａの表面に半田層１１５を形成しておき、半田層１１５と半田ボール１１１とを接続することにより、半田量の不足を補うことができる。

半田層１１５は、例えばメタルマスクを用いてフリップチップ用リード１０３Ａの表面に半田ペーストを印刷した後、この半田ペーストをリフローさせることによって形成することもできる。また、マイコンチップ１０２のボンディングパッド１１０に接続するバンプ電極は、半田ボール１１１に代えてＡｕバンプやＣｕポストを使用することもできる。

下段側パッケージ１００の製造工程では、上記した電解メッキ工程が完了した後、不要となったダイシング領域ＤＡ内の給電線１０３Ｃ、１０８Ｂが除去される。

図１５は、マップ基板２００の下面のダイシング領域ＤＡ内に形成された給電線１０８Ｂの除去方法を示す一部拡大平面図、図１６は、図１５のＣ−Ｃ線断面図である。

本実施の形態では、ダイシング領域ＤＡ内においてマップ基板２００の表面に露出している給電線１０８Ｂをエッチバックすることにより、給電線１０８Ｂを除去している。給電線１０８Ｂをエッチバックする際には、エッチバック領域ＥＡ（図１５のハッチングで示す領域）に開口を有するレジスト膜２０３をマップ基板２００の下面に貼り付け、各デバイス領域をレジスト膜２０３で覆っておく。このとき、マップ基板２００の上面にも、エッチバック領域ＥＡが開口されたレジスト膜２０３を貼り付け、このレジスト膜２０３をマスクにしてエッチバック領域ＥＡ内の給電線１０３Ｃをエッチバックする。

なお、本実施の形態では、マップ基板２００の下面側だけでなく、上面側もエッチバックすることについて説明したが、これに限らず、メッキ層を形成するための給電線がマップ基板２００の下面側にしか配置（形成）されていない場合には、マップ基板２００の下面側に形成するレジスト膜にのみ、エッチバック領域に対応する開口を設けておいてもよい。

ここで、レジスト膜２０３に形成された開口（エッチバック領域ＥＡ）の幅が狭いと、マップ基板２００とレジスト膜２０３との間に合わせずれが生じた際、マップ基板２００の下面において、ダイシング領域ＤＡ内の給電線１０８Ｂとデバイス領域内の給電線１０８Ａとが分離されない不良（短絡不良）が発生する可能性がある。また、マップ基板２００の上面において、ダイシング領域ＤＡ内の給電線１０３Ｃとデバイス領域内の給電線１０３Ｄとが分離されない不良が発生する可能性もある。

そこで、レジスト膜２０３をマスクにして給電線１０８Ｂ、１０３Ｃをエッチバックする際は、レジスト膜２０３に形成される開口（エッチバック領域ＥＡ）の幅をダイシング領域ＤＡの幅よりも広くする。これにより、マップ基板２００とレジスト膜２０３との間に合わせずれが生じた場合でも、エッチバック領域ＥＡ内の給電線１０８Ｂ、１０３Ｃを確実に除去し、給電線１０８Ｂと給電線１０８Ａ、および給電線１０３Ｃと給電線１０３Ｄを確実に分離することができる。

ところが、レジスト膜２０３に形成される開口（エッチバック領域ＥＡ）の幅をダイシング領域ＤＡの幅よりも広くした場合は、デバイス領域の周縁部の一部がエッチバック領域ＥＡ内に位置する。そのため、エッチバック領域ＥＡ内の給電線１０８Ｂ、１０３Ｃをエッチバックした際、エッチバック領域ＥＡ内に露出したデバイス領域の周縁部の絶縁膜（下面側絶縁膜１０９、上側絶縁膜１０４）や、その下層のＣｕ配線（給電線１０８Ｂ、１０３Ｄ）も同時にエッチングされ、Ｃｕ配線（給電線１０８Ｂ、１０３Ｄ）の下層の絶縁層（２層配線基板の場合は、コア層）が露出する（図１６参照）。

このとき、図１１に示したテスト用ランド１０８とダイシング領域ＤＡとの間隔（Ｓ２）が小さいと、言い換えるとテスト用ランド１０８がデバイス領域の周縁部に近づき過ぎていると、テスト用ランド１０８の一部がレジスト膜２０３の開口（エッチバック領域ＥＡ）内に位置してしまう。その結果、エッチバック領域ＥＡ内の給電線１０８Ｂ、１０３Ｃをエッチバックした際に、テスト用ランド１０８もその一部がエッチバックされて面積が小さくなってしまう。

しかしながら、本実施の形態のマップ基板２００は、テスト用ランド１０８とダイシング領域ＤＡとの間隔（Ｓ２）がテスト用ランド１０８の直径（ＤＴ＝２３０μｍ）よりも大きい。言い換えるとテスト用ランド１０８とデバイス領域の周縁部との間隔が十分に確保されている。従って、テスト用ランド１０８の一部がレジスト膜２０３の開口（エッチバック領域ＥＡ）内に位置することはないので、給電線１０８Ｂ、１０３Ｃをエッチバックする際に、テスト用ランド１０８の一部がエッチバックされる恐れはない。これにより、後述するテスト工程において、テスト用ランド１０８の表面にコンタクトピンを精度よく接触させることができる。

なお、図１６に示すように、マップ基板２００の上面のデバイス領域内に形成されたプリスタック用ランド１０３Ｂとダイシング領域ＤＡとの間隔は、テスト用ランド１０８とダイシング領域ＤＡとの間隔（Ｓ２）よりも十分に広い。従って、給電線１０８Ｂ、１０３Ｃをエッチバックする際に、プリスタック用ランド１０３Ｂの一部がエッチバックされる恐れはない。

上記したエッチバック工程でダイシング領域ＤＡ内の給電線１０８Ｂ、１０３Ｃを除去すると、各デバイス領域内のＣｕ配線（フリップチップ用リード１０３Ａ、プリスタック用ランド１０３Ｂ、内層配線１０５、ビア配線１０６、ボール用ランド１０７、テスト用ランド１０８）は、他のデバイス領域内のＣｕ配線と電気的に分離される。

これにより、マップ基板２００の上面に形成されたＣｕ配線（フリップチップ用リード１０３Ａ、プリスタック用ランド１０３Ｂ）と、マップ基板２００の下面に形成されたＣｕ配線（ボール用ランド１０７、テスト用ランド１０８）との間の導通状態をデバイス領域単位でテストすることが可能となる。すなわち、マップ基板２００の上面の各デバイス領域にマイコンチップ１０２を搭載する工程に先立って、各デバイス領域の良・不良を判定することができる。

下段側パッケージ１００の製造工程では、上記したテスト工程に続いて、図１７および図１８（デバイス領域の一部を示す拡大断面図）に示すように、マップ基板２００の上面の各デバイス領域にマイコンチップ１０２が搭載される。マイコンチップ１０２の搭載は、マイコンチップ１０２のボンディングパッド１１０の表面に形成された半田ボール１１１と、マップ基板２００のフリップチップ用リード１０３Ａの表面に形成された半田層１１５とを接合することによって行われる。

マップ基板２００の上面の各デバイス領域にマイコンチップ１０２が搭載されると、図１９および図２０（デバイス領域の一部を示す拡大断面図）に示すように、マップ基板２０１の上面とマイコンチップ１０２の表面との隙間がアンダーフィル樹脂１１２によって封止される。マップ基板２０１の上面とマイコンチップ１０２の表面との隙間をアンダーフィル樹脂１１２で封止するには、例えばマップ基板２００の上面とマイコンチップ１０２の表面との隙間に流動性のある樹脂を供給し、続いて、マップ基板２００を加熱炉内で加熱してこの樹脂を硬化させる。あるいは、あらかじめマップ基板２０１の上面のチップ搭載領域に流動性のある樹脂、あるいは、熱を加えることで流動状態となる樹脂を供給しておき、マップ基板２００の上面にマイコンチップ１０２を搭載した後、マップ基板２００を加熱してこの樹脂を硬化させてもよい。

続いて、図２１（マップ基板２００の下面の一部を示す拡大平面図）および図２２（図２１のＤ−Ｄ線断面図）に示すように、マップ基板２００の下面の各デバイス領域に形成されたボール用ランド１０７の表面に半田ボール１１３が接続される。

半田ボール１１３は、例えばメタルマスクを用いてボール用ランド１０７の表面に半田ペーストを印刷した後、この半田ペーストをリフローさせることによって形成することができる。また、あらかじめ球状に成形された半田ボール１１３をボール用ランド１０７の表面に接着させた後、この半田ボール１１３をリフローさせることによって形成することもできる。

その後、マップ基板２００がダイシング領域ＤＡに沿って切断（ダイシング）され、各デバイス領域が個片化されることにより、図１〜図６に示されたような下段側パッケージ１００が完成する。

＜第１半導体パッケージ（第１半導体装置、下段側パッケージ）の電気特性検査＞
次に、上記のような方法で製造された下段側パッケージ１００の電気特性検査方法について説明する。図２３は、下段側パッケージ１００の電気特性検査に用いるプローブソケットの要部を示す概略断面図、図２４は、図２３に示すプローブソケットに内蔵されたコンタクトピン（ボール接続用コンタクトピンおよびランド接続用コンタクトピン）の要部を示す概略断面図である。

図２３に示すように、プローブソケット１２０は、ソケット本体１２２と、このソケット本体１２２の上部に開閉可能に取り付けられたキャップ１２３とを備えている。また、ソケット本体１２２には、複数個のボール接続用コンタクトピン１２１Ｂと複数個のランド接続用コンタクトピン１２１Ｌとが内蔵されている。

ボール接続用コンタクトピン１２１Ｂは、下段側パッケージ１００の配線基板１０１のボール用ランド１０７に取り付けられた半田ボール１１３と接触する円柱状のプローブ針であり、ランド接続用コンタクトピン１２１Ｌは、テスト用ランド１０８と接触する円柱状のプローブ針である。ボール接続用コンタクトピン１２１Ｂの数は、配線基板１０１の下面に形成されたボール用ランド１０７の数と同じであり、ランド接続用コンタクトピン１２１Ｌの数は、テスト用ランド１０８の数と同じである。

図２４に示すように、ボール接続用コンタクトピン１２１Ｂとランド接続用コンタクトピン１２１Ｌのそれぞれは、金属製の管の中に収納されたコイルバネ１２４の弾性力によってピンガイド１５内を上下動するポゴピン（POGO pin）構造を有している。また、ボール接続用コンタクトピン１２１Ｂとランド接続用コンタクトピン１２１Ｌのそれぞれの下端部は、ソケット本体１２２に内蔵された図示しないコンタクトプローブに接続されている。

ボール接続用コンタクトピン１２１Ｂとピンガイド１２５の内壁面との間には、ボール接続用コンタクトピン１２１Ｂの上下動を可能とするための隙間が設けられている。同様に、ランド接続用コンタクトピン１２１Ｌとピンガイド１２５の内壁面との間には、ランド接続用コンタクトピン１２１Ｌの上下動を可能とするための隙間が設けられている。ボール接続用コンタクトピン１２１Ｂが収容されたピンガイド１２５の内壁面の上端部は、その下方の部分よりも隙間が広くなっており、半田ボール１１３が挿入されるボールガイド部として機能する。

ボール接続用コンタクトピン１２１Ｂの先端部（上端部）の形状は、球状の半田ボール１１３と多点で接触する、いわゆるクラウン形状になっている。ボール接続用コンタクトピン１２１Ｂの先端部の形状を、このようにした場合は、球状の半田ボール１１３との接触点（接触面積）が増えるので、ボール接続用コンタクトピン１２１Ｂの先端部を球状の半田ボール１１３の表面に確実に接触させることができる。なお、図に示したボール接続用コンタクトピン１２１Ｂの先端部は、半田ボール１１３と２点で接触する形状になっているが、半田ボール１１３と３点以上で接触する形状であってもよいことは勿論である。

一方、ランド接続用コンタクトピン１２１Ｌの先端部（上端部）の形状は、表面が平坦なテスト用ランド１０８と一点で接触する、いわゆる一本針形状になっている。

上記プローブソケット１２０を使用して下段側パッケージ１００の電気特性検査を行う際は、まず、図２５および図２６（図２５の一部拡大断面図）に示すように、下段側パッケージ１００をソケット本体１２２の上面に位置決めする。そして、キャップ１２３の下面に設けられた凸部１２６を配線基板１０１の上面に押し付けることによって、配線基板１０１をソケット本体１２２の上面に固定する。これにより、配線基板１０１の下面の半田ボール１１３がボール接続用コンタクトピン１２１Ｂの先端部と接触し、テスト用ランド１０８がランド接続用コンタクトピン１２１Ｌの先端部と接触する。

次に、この状態で下段側パッケージ１００に対する各種の電気特性検査を行う。この電気特性検査には、例えば配線基板１０１上のマイコンチップ１０２からテスト用ランド１０８に至る配線経路の導通／非導通を確認する検査、マイコンチップ１０２に対するＡＣ／ＤＣテスト、マイコンチップ１０２から半田ボール１１３に至る配線経路の導通／非導通を確認する検査などが含まれる。

このようにして、前述のマップ基板２００から取得した複数個の下段側パッケージ１００のそれぞれに対して上記のような電気特性検査を行い、良品の下段側パッケージ１００を選別する。

前述したように、配線基板１０１の下面に形成されたテスト用ランド１０８の表面には、耐酸化性が高いＡｕを含むメッキ層１１６が形成されている。そのため、テスト用ランド１０８の表面にランド接続用コンタクトピン１２１Ｌを接触させた際、両者の接触抵抗が高くなったり、両者の導通が確保できなくなったりする恐れはない。

また、前述した下段側パッケージ１００の製造方法において説明したように、本実施の形態で使用したマップ基板２００は、テスト用ランド１０８からダイシング領域ＤＡまでの距離が十分に確保されている。そのため、マップ基板２００のダイシング工程でテスト用ランド１０８の一部が削られて面積が縮小する恐れがないことから、ランド接続用コンタクトピン１２１Ｌの先端部をテスト用ランド１０８の表面に確実に接触させることができる。

これにより、プローブソケット１２０を使用した下段側パッケージ１００の電気特性検査を精度よく行うことが可能となる。

図２７は、上記のようにして得られた本実施の形態の下段側パッケージ１００の上部に上段側パッケージ（第２半導体装置、第２半導体パッケージ）を積層したＰＯＰ型半導体装置の概略断面図である。

下段側パッケージ１００の上部に積層された上段側パッケージ３００は、下段側パッケージ１００の配線基板１０１とほぼ同一の外形寸法を有する配線基板３０１と、この配線基板３０１の上面の中央部に搭載されたＤＲＡＭチップ３０２と、このＤＲＡＭチップ３０２の上部に積層されたフラッシュメモリチップ３０３とを備えている。ＤＲＡＭチップ３０２は、その裏面が配線基板３０１の上面と対向するように、接着剤３０４を介して配線基板３０１の上面の中央部に搭載されている。また、フラッシュメモリチップ３０３は、接着剤３０５を介してＤＲＡＭチップ３０２の上面に搭載されている。

フラッシュメモリチップ３０３の主面には複数のボンディングパッド３０６が形成されている。これらのボンディングパッド３０６は、Ａｕワイヤ３０８を介して配線基板３０１の上面のボンディングリード３１０に電気的に接続されている。図示は省略するが、ＤＲＡＭチップ３０２の主面にも、複数のボンディングパッドが形成されている。ＤＲＡＭチップ３０２のボンディングパッドは、Ａｕワイヤ３０８を介して配線基板３０１の上面のボンディングリードに電気的に接続されている。ＤＲＡＭチップ３０２、フラッシュメモリチップ３０３、Ａｕワイヤ３０８およびボンディングリード３１０は、樹脂封止体３１２によって封止されている。

上段側パッケージ３００の配線基板３０１の下面には、配線基板３０１内の図示しない内層配線およびビア配線を介してボンディングリード３１０に電気的に接続された複数のボール用ランド３１３が形成されている。ボール用ランド３１３の数は、下段側パッケージ１００の配線基板１０１の上面に形成されたプリスタック用ランド１０３Ｂの数と同じである。ボール用ランド３１３は、下段側パッケージ１００の上部に上段側パッケージ３００を積層した時に、プリスタック用ランド１０３Ｂと対向する位置に配置されている。

上記複数のボール用ランド３１３のそれぞれの表面には、上段側パッケージ３００の外部接続端子を構成する半田ボール３１４が接続されている。これらの半田ボール３１４は、下段側パッケージ１００のボール用ランド１０７に接続された半田ボール１１３よりも融点が高い半田材料からなる。上段側パッケージ３００は、これらの半田ボール３１４を介して下段側パッケージ１００に電気的に接続されている。

図２７に示すＰＯＰ型半導体装置は、一例として上段側パッケージ３００の配線基板３０１の上面に２枚のメモリチップ（ＤＲＡＭチップ３０２、フラッシュメモリチップ３０３）を積層してシステムを構成しているが、ＰＯＰ型半導体装置の特長は、配線基板３０１に搭載するメモリチップの枚数や記憶容量を適宜変更することにより、下段側パッケージ１００の仕様をほとんど変更することなく、多品種の半導体装置を製造できることにある。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

前記実施の形態は、ＰＯＰ型半導体装置の製造方法に適用されたものであるが、例えばＢＧＡ型半導体装置の製造方法に適用することもできる。また、前記実施の形態では、マップ基板を使用して下段側パッケージの配線基板を製造したが、単一の配線基板を使用する場合にも適用することができる。なお、単一の配線基板、いわゆる個片タイプの半導体装置であっても、個々の配線（配線パターン）における導通試験、あるいは断線不良の有無を確認したい場合には、予めメッキ層を形成するための給電線を除去しておく必要がある。

例えば図２８は、単一の配線基板４０１の下面に半田ボール４０２が接続されるボール用ランド４０３と半田ボール４０２が接続されないテスト用ランド４０８とを設け、テスト用ランド４０８の表面に電解メッキ法によってメッキ層（図示せず）を形成したＢＧＡ型半導体装置の概略断面図である。

上記配線基板４０１の上面には、図示しない内層配線およびビア配線を介してボール用ランド４０３またはテスト用ランド４０８に電気的に接続された複数の配線４０４が形成されており、各配線４０４の一端は、マイコンチップ４０５の半田ボール４０６が接続されるフリップチップ用リード４０４Ａを構成している。また、配線基板４０１の上面に搭載されたマイコンチップ４０５は、樹脂封止体４０７によって封止されている。

このようなＢＧＡ型半導体装置においても、配線基板４０１の下面に多数のボール用ランド４０３が狭い間隔で配置される場合は、テスト用ランド４０８に接続される給電線の配線設計（配線レイアウト）を容易にするために、テスト用ランド４０８がボール用ランド４０３よりも配線基板４０１の周縁部側に配置される。

図２９は、テスト用ランド４０８の表面にメッキ層を形成する前の配線基板４０１の下面を示す一部拡大平面図である。

図２９に示すように、配線基板４０１の下面の周縁部近傍には、図示しない外部電源に電気的に接続された給電線４０８Ｂが形成されている。この給電線４０８Ｂは、配線基板４０１の下面のデバイス領域を取り囲む四角枠状の平面形状を有している。配線基板４０１の下面のデバイス領域内に配置された複数のテスト用ランド４０８のそれぞれは、給電線４０８Ａを介して給電線４０８Ｂに電気的に接続されている。電解メッキ工程では、外部電源から給電線４０８Ｂ、４０８Ａを通じてテスト用ランド４０８に電流が供給され、テスト用ランド４０８の表面にメッキ層が形成される。

電解メッキ工程が完了すると、図３０に示すように、不要となった給電線４０８Ｂが除去される。給電線４０８Ｂを除去する際には、エッチバック領域ＥＡに開口を有するレジスト膜（図示せず）でデバイス領域を被覆し、エッチバック領域ＥＡ内の給電線１０３Ｃをエッチバックする。

この場合においても、テスト用ランド４０８とエッチバック領域ＥＡとの間隔をボール用ランド４０３よりも大きくすることにより、上記レジスト膜と配線基板４０１の合わせずれが生じた場合でも、給電線４０８Ｂをエッチバックする際に、テスト用ランド４０８の一部がエッチバックされるのを防ぐことができる。なお、テスト用ランド４０８の直径がボール用ランド４０３の直径と同じであれば、比較対象としては、ボール用ランド４０３に限らず、テスト用ランド４０８であってもよい。

また、前記実施の形態では、給電線をエッチバックにより除去することについて説明したが、これに限らず、ルータ（ブレード）を用いて除去してもよい。しかしながら、配線基板は、金属からなる配線だけでなく、絶縁層も有しているため、ルータに目詰まりが発生する恐れもあるため、エッチングにより除去することが好ましい。

本発明は、配線基板の下面に、半田ボールが接続されるボール用ランドと半田ボールが接続されないテスト用ランドとを設ける半導体装置の製造に利用することができる。

１００ 下段側パッケージ
１０１ 配線基板
１０２ マイコンチップ
１０３ 配線
１０３Ａ フリップチップ用リード
１０３Ｂ プリスタック用ランド
１０３Ｃ、１０３Ｄ 給電線
１０４ 上面側絶縁膜
１０５ 内層配線
１０６ ビア配線
１０７ ボール用ランド
１０８ テスト用ランド
１０８Ａ、１０８Ｂ 給電線
１０９ 下面側絶縁膜
１１０ ボンディングパッド
１１１ 半田ボール
１１２ アンダーフィル樹脂
１１３ 半田ボール
１１５ 半田層
１１６ メッキ層
１２０ プローブソケット
１２１Ｂ ボール接続用コンタクトピン
１２１Ｌ ランド接続用コンタクトピン
１２２ ソケット本体
１２３ キャップ
１２４ コイルバネ
１２５ ピンガイド
１２６ 凸部
２００ マップ基板
２０２ メッキレジスト膜
２０３、２０４ レジスト膜
３００ 上段側パッケージ
３０１ 配線基板
３０２ ＤＲＡＭチップ
３０３ フラッシュメモリチップ
３０４、３０５ 接着剤
３０６ ボンディングパッド
３０８ Ａｕワイヤ
３１０ ボンディングリード
３１２ 樹脂封止体
３１３ ボール用ランド
３１４ 半田ボール
４０１ 配線基板
４０２ 半田ボール
４０３ ボール用ランド
４０４ 配線
４０４Ａ フリップチップ用リード
４０５ マイコンチップ
４０６ 半田ボール
４０７ 樹脂封止体
４０８ テスト用ランド
４０８Ａ、４０８Ｂ 給電線
ＤＡ ダイシング領域
ＥＡ エッチバック領域

Claims (11)

1. 以下の工程を含むことを特徴とする半導体装置の製造方法：
   （ａ）上面、前記上面に形成された複数のフリップチップ用リード、前記複数のフリップチップ用リードを露出するように前記上面に形成された上面側絶縁膜、前記上面とは反対側の下面、前記下面に形成された複数のボール用ランド、前記下面に形成され、かつ、平面視において前記複数のボール用ランドの周囲に配置された複数のテスト用ランド、前記複数のボール用ランドおよび前記複数のテスト用ランドを露出するように前記下面に形成された下面側絶縁膜を有する配線基板を準備する工程；
   （ｂ）表面、前記表面に形成された複数のボンディングパッド、前記表面とは反対側の裏面を有する半導体チップを、前記半導体チップの前記表面が前記配線基板の前記上面と対向するように、前記配線基板の前記上面上に配置し、複数のバンプ電極を介して前記複数のボンディングパッドと前記複数のフリップチップ用リードとを電気的に接続する工程；
   （ｃ）前記配線基板の前記下面に形成された前記複数のボール用ランドのそれぞれに半田ボールを形成する工程；
   （ｄ）前記（ｃ）工程の後、前記複数のボール用ランドのそれぞれに形成された前記半田ボールに第１コンタクトピンを接触させ、前記複数のボール用ランドの周囲に配置された前記複数のテスト用ランドのそれぞれに第２コンタクトピンを接触させた状態でテストを行う工程；
   ここで、
   前記（ａ）工程で準備する前記配線基板の前記複数のフリップチップ用リードのそれぞれの表面には、半田層が形成されており、
   前記（ａ）工程で準備する前記配線基板の前記複数のテスト用ランドのそれぞれには、前記テスト用ランドから前記配線基板の前記下面の周縁部に向かって延在する第１給電線が電気的に接続されており、
   前記複数のテスト用ランドのそれぞれの表面には、前記第１給電線を利用した電解メッキ法によりメッキ層が形成されており、
   前記複数のテスト用ランドのそれぞれの表面に前記メッキ層を形成した後、前記第１給電線を前記配線基板の前記下面の周縁部において切断する工程をさらに含み、
   前記切断工程後の前記配線基板の前記下面の一部は、前記下面側絶縁膜から露出しており、
   前記複数のテスト用ランドのうち、前記配線基板の前記下面の前記周縁部に最も近接して配置されたテスト用ランドと、前記配線基板の前記下面の前記周縁部との間隔は、前記複数のボール用ランドのそれぞれの径よりも大きい。
2. 前記配線基板の前記下面に形成された前記複数のボール用ランドおよび複数のテスト用ランドのそれぞれは、銅からなり、前記複数のテスト用ランドのそれぞれの表面に形成されたメッキ層は、ニッケルメッキ層とその上部に形成された金メッキ層とで構成されることを特徴とする請求項１記載の半導体装置の製造方法。
3. 前記複数のフリップチップ用リードのそれぞれの表面に形成された前記半田層は、前記複数のフリップチップ用リードのそれぞれの表面に付着させた半田粉末をリフローすることにより形成されることを特徴とする請求項１記載の半導体装置の製造方法。
4. 前記（ｂ）工程の後、前記（ｄ）工程に先立って、前記半導体チップの前記表面と前記配線基板の前記上面との隙間を樹脂で封止する工程をさらに含むことを特徴とする請求項１記載の半導体装置の製造方法。
5. 前記複数のテスト用ランドのそれぞれの表面に前記メッキ層を形成する工程では、前記複数のフリップチップ用リードおよび前記複数のボール用ランドのそれぞれの表面がメッキ用絶縁膜で覆われることを特徴とする請求項１記載の半導体装置の製造方法。
6. 前記（ａ）工程で準備する前記配線基板の前記上面には、前記配線基板の前記上面に形成された配線を介して前記複数のフリップチップ用リードのいずれかに電気的に接続され、かつ、前記配線基板の内層に形成された内層配線を介して前記複数のボール用ランドおよび前記複数のテスト用ランドのいずれかに電気的に接続された複数のランドが形成されており、
   前記複数のランドのそれぞれは、平面視において前記複数のボール用ランドの周囲に配置されており、
   前記複数のランドのそれぞれには、前記ランドから前記配線基板の前記上面の周縁部に向かって延在する第２給電線が電気的に接続されており、
   前記複数のランドのそれぞれの表面には、前記第２給電線を利用した電解メッキ法によりメッキ層が形成されていることを特徴とする請求項１記載の半導体装置の製造方法。
7. 前記（ａ）工程で準備する前記配線基板の前記下面には、ダイシング領域と前記ダイシング領域によって区画される複数のデバイス領域が設けられており、
   前記ダイシング領域内における前記配線基板の前記下面には第３給電線が形成されており、
   前記配線基板の前記上面に設けられた前記複数のデバイス領域のそれぞれには、前記複数のフリップチップ用リードが形成されており、
   前記配線基板の前記下面に設けられた前記複数のデバイス領域のそれぞれには、前記複数のボール用ランド、前記複数のテスト用ランド、前記複数のテスト用ランドのそれぞれに電気的に接続された前記第１給電線、前記複数のボール用ランドと前記複数のテスト用ランドとを露出する前記下面側絶縁膜が形成されており、
   前記複数のテスト用ランドのそれぞれに電気的に接続された前記第１給電線は、前記ダイシング領域内の前記第３給電線に電気的に接続されており、
   前記複数のデバイス領域のそれぞれに形成された前記複数のテスト用ランドの表面には、前記第１給電線および前記第３給電線を利用した電解メッキ法によりメッキ層が形成されており、
   前記（ｃ）工程の後、前記配線基板を前記ダイシング領域に沿って切断することにより、前記配線基板を前記デバイス領域単位で個片化する工程をさらに含むことを特徴とする請求項１記載の半導体装置の製造方法。
8. 前記複数のデバイス領域のそれぞれに形成された前記複数のテスト用ランドの表面に前記メッキ層を形成した後、前記（ｂ）工程に先立って、前記ダイシング領域内の前記第３給電線を除去する工程をさらに含むことを特徴とする請求項７記載の半導体装置の製造方法。
9. 前記第３給電線の除去は、前記ダイシング領域内における前記配線基板の前記下面をエッチバックすることにより行われることを特徴とする請求項８記載の半導体装置の製造方法。
10. 前記ダイシング領域内における前記配線基板の前記下面をエッチバックする工程では、前記複数のデバイス領域内における前記配線基板の前記下面がエッチバック用絶縁膜で覆われることを特徴とする請求項９記載の半導体装置の製造方法。
11. 前記ダイシング領域内における前記配線基板の前記下面をエッチバックする工程では、前記複数のデバイス領域内における前記配線基板の前記下面の一部もエッチバックされることを特徴とする請求項９記載の半導体装置の製造方法。

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