JP2009105301A - 半導体パッケージ及びその製造方法、半導体パッケージを備える半導体装置 - Google Patents

半導体パッケージ及びその製造方法、半導体パッケージを備える半導体装置 Download PDF

Info

Publication number
JP2009105301A
JP2009105301A JP2007277308A JP2007277308A JP2009105301A JP 2009105301 A JP2009105301 A JP 2009105301A JP 2007277308 A JP2007277308 A JP 2007277308A JP 2007277308 A JP2007277308 A JP 2007277308A JP 2009105301 A JP2009105301 A JP 2009105301A
Authority
JP
Japan
Prior art keywords
semiconductor package
semiconductor
exposed
mold
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2007277308A
Other languages
English (en)
Other versions
JP4550102B2 (ja
Inventor
Yuki Koide
有紀 小出
Koichi Meguro
弘一 目黒
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Spansion LLC
Original Assignee
Spansion LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Spansion LLC filed Critical Spansion LLC
Priority to JP2007277308A priority Critical patent/JP4550102B2/ja
Priority to US12/258,067 priority patent/US7939925B2/en
Publication of JP2009105301A publication Critical patent/JP2009105301A/ja
Application granted granted Critical
Publication of JP4550102B2 publication Critical patent/JP4550102B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48095—Kinked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48471—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area being a ball bond, i.e. wedge-to-ball, reverse stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48475—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball
    • H01L2224/48476—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area
    • H01L2224/48477—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding)
    • H01L2224/48478—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding) the connecting portion being a wedge bond, i.e. wedge on pre-ball
    • H01L2224/48479—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding) the connecting portion being a wedge bond, i.e. wedge on pre-ball on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85909—Post-treatment of the connector or wire bonding area
    • H01L2224/85951—Forming additional members, e.g. for reinforcing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06575—Auxiliary carrier between devices, the carrier having no electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06596—Structural arrangements for testing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1052—Wire or wire-like electrical connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/1016—Shape being a cuboid
    • H01L2924/10161—Shape being a cuboid with a rectangular active surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18165—Exposing the passive side of the semiconductor or solid-state body of a wire bonded chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

【課題】電気検査を容易に行うことができると共に製造歩留まりの低下を防ぐことができる半導体パッケージ及びその製造方法を提供する。さらに、製造歩留まりの低下を防ぎながら小型化や高性能化を図ることができる半導体装置を提供する。
【解決手段】半導体チップ２０の電極パッド２１に接続されたボンディングワイヤ３０を封止するモールド部５０を有する半導体パッケージ１０において、ボンディングワイヤ３０を埋め込むと共にモールド部５０を貫通して先端部がモールド部の上面５０Ａ及びモールド部の下面５０Ｂから露出する貫通電極部４０を備える。
【選択図】図１

Description

この発明は、半導体パッケージ及びその製造方法、半導体パッケージを備える半導体装置に関する。
例えば、特許文献１には、実装基板との接続に使用される電気接点に欠陥を生ずることなく、信頼性の高い電気検査を可能にしたＩＣパッケージが開示されている。特許文献１のＩＣパッケージでは、電気接点が再配列されたＩＣチップの素子形成面とは反対側の方向から電気検査用プローブを接触させることができるように、素子形成面に前記電気接点と電気的に接続する第１電極パッドをＩＣチップの辺に沿って配し、ＩＣチップを周回する枠体を高さ方向に貫通する形で前記第１電極パッドに接続する導体を、枠体の裏面へ引き出している。
特許文献１のＩＣパッケージでは、枠体の裏面における導体の露出部を、電気検査用プローブの接点としている。特許文献１のＩＣパッケージによれば、電気検査を行うために、電気検査用プローブを、第１電極パッドを介し、電気接点と電気的に接続された導体の露出部に接触させている。そこで、特許文献１のＩＣパッケージでは、電気検査を行うために、電気検査用プローブを電気接点に接触させるおそれがない。したがって、特許文献１のＩＣパッケージでは、電気検査の際に、電気接点の磨耗、損傷、脱落といった欠陥が生じることを防止することができる。
特開平１０−１３５２８１号公報
ところで、近年の半導体装置においては、携帯端末を始めとする小型電子機器に、前記半導体装置を用いるため、小型化、薄型化及び高性能化が求められている。そこで、小型化や高性能化の要請に応えるため、近年の半導体装置においては、単一の半導体パッケージに複数の半導体チップを実装したＭＣＰ（Ｍｕｌｔｉ−Ｃｈｉｐ−Ｐａｃｋａｇｅ）構造が採用されている。
ところが、ＭＣＰ構造を採用する半導体装置においては、単一の半導体パッケージに複数の半導体チップを実装する際に、例えば、機械的ストレスや熱ストレスによって、複数の半導体チップの内の一つの半導体チップが破損してしまうことがある。
ＭＣＰ構造を採用した半導体装置においては、例えば、モールド樹脂によって、単一の半導体パッケージに、複数の半導体チップがパッケージングされている。そこで、ＭＣＰ構造を採用した半導体装置においては、パッケージングが行われた後には、モールド樹脂から良好な半導体チップのみを取り出して再度使用することが容易ではなく、良好な半導体チップを含む半導体パッケージを廃棄しなければならない。このため、ＭＣＰ構造を採用した半導体装置においては、良好な半導体チップを廃棄することになれば、半導体パッケージの製造歩留まりや該半導体パッケージを備える半導体装置の製造歩留まりが低下することが懸念されていた。
また、上述したように、ＭＣＰ構造の半導体パッケージにおいては、例えば、モールド樹脂によって、複数の半導体チップをパッケージングしている。そこで、複数の半導体チップがパッケージングされた半導体パッケージにおいては、該半導体パッケージに実装される半導体チップの数が増加するにつれて、単一の半導体チップ毎に、電気検査を行うためのテスト電極を設けることが困難になる。このため、複数の半導体チップがパッケージングされた半導体パッケージにおいては、単一の半導体チップ毎に、電気検査を行うためのテスト電極を設けることができない場合には、個々の半導体チップの電気検査を行うことが容易ではなくなってしまう。
この発明は、このような状況に鑑み提案されたものであって、電気検査を容易に行うことができると共に製造歩留まりの低下を防ぐことができる半導体パッケージ及びその製造方法を提供することを目的とする。さらに、この発明は、製造歩留まりの低下を防ぎながら小型化や高性能化を図ることができる半導体装置を提供することを目的とする。
請求項１の発明に係る半導体パッケージは、半導体チップの電極パッドに接続されたボンディングワイヤを封止するモールド部を有する半導体パッケージにおいて、前記ボンディングワイヤを埋め込むと共に前記モールド部を貫通して先端部が該モールド部の上面及び該モールド部の下面から露出する貫通電極部を備えることを特徴とする。
請求項１の発明に係る半導体パッケージによれば、貫通電極部が、半導体チップの電極パッドに接続されたボンディングワイヤを埋め込み、貫通電極部の先端部が、モールド部の上面及び下面から露出している。そこで、請求項１の発明に係る半導体パッケージによれば、モールド部の両面（上面及び下面）から、半導体チップの電極パッドと電気的に接続された貫通電極部の先端部を通じ、半導体チップの電気検査を行うことができる。このため、請求項１の発明に係る半導体パッケージによれば、半導体パッケージの両面から、半導体チップの電気検査を行うことができるため、電気検査の手順の幅を広げることができ、従来に比べて電気検査を容易に行うことができる。
請求項７の発明に係る半導体パッケージの製造方法は、半導体チップの電極パッドに接続されたボンディングワイヤを封止するモールド部を有する半導体パッケージの製造方法において、前記ボンディングワイヤを埋め込むと共に前記モールド部を貫通して該モールド部の上面及び該モールド部の下面から露出する貫通電極部を形成する貫通電極部形成ステップを備えることを特徴とする。
請求項７の発明に係る半導体パッケージの製造方法によれば、貫通電極部生成ステップによって、貫通電極部が、半導体チップの電極パッドに接続されたボンディングワイヤを埋め込み、貫通電極部の先端部が、モールド部の上面及び下面から露出するように形成されている。そこで、請求項７の発明に係る半導体パッケージの製造方法によれば、モールド部の両面（上面及び下面）から、半導体チップの電極パッドと電気的に接続された貫通電極部の先端部を通じ、半導体チップの電気検査を行うことができる半導体パッケージを製造することができる。このため、請求項７の発明に係る半導体パッケージの製造方法によれば、該製造方法によって製造された半導体パッケージの両面から、半導体チップの電気検査を行うことができるため、電気検査の手順の幅を広げることができ、従来に比べて電気検査を容易に行うことができる半導体パッケージを製造することができる。
請求項１３の発明に係る半導体装置は、半導体チップの電極パッドに接続されたボンディングワイヤを封止するモールド部を有する半導体パッケージを備える半導体装置において、前記半導体パッケージは、前記ボンディングワイヤを埋め込むと共に前記モールド部を貫通して先端部が該モールド部の上面及び該モールド部の下面から露出する貫通電極部を備えることを特徴とする。
請求項１３の発明に係る半導体装置によれば、半導体パッケージの貫通電極部が、半導体チップの電極パッドに接続されたボンディングワイヤを埋め込み、貫通電極部の先端部が、半導体パッケージのモールド部の上面及び下面から露出している。そこで、請求項１３の発明に係る半導体装置によれば、半導体パッケージのモールド部の両面（上面及び下面）から、半導体チップの電極パッドと電気的に接続された貫通電極部の先端部を通じ、半導体チップの電気検査を行うことができる。このため、請求項１３の発明に係る半導体装置によれば、半導体パッケージの両面から、半導体チップの電気検査を行うことができるため、電気検査の手順の幅を広げることができ、従来に比べて電気検査を容易に行うことができる。
本発明の半導体パッケージ及びその製造方法、半導体パッケージを備える半導体装置によれば、貫通電極部が、半導体チップの電極パッドに接続されたボンディングワイヤを埋め込み、貫通電極部の先端部は、モールド部の上面及び下面から露出している。そこで、本発明の半導体パッケージ及びその製造方法、半導体パッケージを備える半導体装置によれば、モールド部の両面（上面及び下面）から、半導体チップの電極パッドと電気的に接続された貫通電極部の先端部を通じ、半導体チップの電気検査を行うことができる。このため、本発明の半導体パッケージ及びその製造方法、半導体パッケージを備える半導体装置によれば、半導体パッケージの両面から、半導体チップの電気検査を行うことができるため、電気検査の手順の幅を広げることができ、従来に比べて電気検査を容易に行うことができる。
＜実施形態１＞
本発明の実施形態１を、図１及び図２を参照しつつ説明する。図１は、実施形態１の半導体パッケージ１０の概略断面図であり、図２は、半導体パッケージ１０の概略平面図である。半導体パッケージ１０は、半導体チップ２０と、金属バンプ２５と、リード線３０と、リード線接続電極３５と、導電性ポスト４０と、モールド部５０とを備えている。
半導体チップ２０の両端には、電極２１が設けられている。図２には、１２個の電極２１Ａ〜２１Ｌが設けられた半導体チップ２０を図示した。各電極２１Ａ〜２１Ｌは、金属バンプ２５にそれぞれ接続されている。半導体チップ２０は、本発明の半導体チップに相当する。電極２１は、本発明の電極パッドに相当する。
本実施形態では、図２から理解できるように、１２本のリード線３０を備える例を図示した。各リード線３０の一端は、図１に図示するように、金属バンプ２５に接続されている。また、各リード線３０の他端は、リード線接続電極３５Ａ〜３５Ｌにそれぞれ接続されている。ここでは、リード線３０として、金（Ａｕ）細線を用いている。各リード線３０は、本発明のボンディングワイヤに相当する。
導電性ポスト４０は、電解めっきによって形成されている。図２には、１２個の導電性ポスト４０を備える例を図示した。ここでは、各導電性ポスト４０は、銅めっきによって円柱状に形成されている。上記の各リード線３０は、各導電性ポスト４０の径方向に向けて、該導電性ポスト４０をそれぞれ突き抜けて配置されている。
モールド部５０は、１つの半導体チップ２０、各リード線３０及び各リード線接続電極３５Ａ〜３５Ｌの一部をそれぞれ封止している。モールド部５０は、後述するレジスト膜６５によって形成される。
モールド部５０の上面５０Ａは、各導電性ポスト４０の上面４０Ａとそれぞれ同一面に形成されている。そこで、各導電性ポスト４０の上面４０Ａは、モールド部５０の上面５０Ａから露出する。
モールド部５０の下面５０Ｂは、半導体チップ２０の下面、各リード線接続電極３５Ａ〜３５Ｌの下面及び導電性ポスト４０の下面４０Ｂとそれぞれ同一面に形成されている。そこで、半導体チップ２０の下面、各リード線接続電極３５Ａ〜３５Ｌの下面及び導電性ポスト４０の下面４０Ｂは、モールド部５０の下面５０Ｂからそれぞれ露出する。本実施形態では、各導電性ポスト４０の下面４０Ｂの直径は、１００μｍ〜３００μｍであり、各リード線接続電極３５Ａ〜３５Ｌの下面の直径は、５０μｍ〜６０μｍである。そこで、本実施形態では、各導電性ポスト４０の下面４０Ｂの露出面積は、各リード線接続電極３５Ａ〜３５Ｌの下面の露出面積よりも広い。各リード線接続電極３５Ａ〜３５Ｌは、本発明の配線接続部に相当する。
導電性ポスト４０は、上記のように、銅めっきによって円柱状に形成され、該導電性ポスト４０の上面４０Ａが、モールド部５０の上面５０Ａから露出すると共に、該導電性ポスト４０の下面４０Ｂが、モールド部５０の下面５０Ｂから露出する。そこで、円柱状の導電性ポスト４０は、モールド部５０を貫通する。導電性ポスト４０は、本発明の貫通電極部に相当する。
本実施形態では、必要に応じて、導電性ポスト４０の上面４０Ａ及び下面４０Ｂに、ニッケルめっき、金めっき等による被膜４０Ｃをそれぞれ施す。
次に、半導体パッケージ１０の製造方法を、図３ないし図１６を用いて説明する。半導体パッケージ１０の製造工程では、図３に図示するように、最初に、半導体チップ保持工程を実行する。
半導体チップ保持工程では、ベースプレートＢＰの上面にアルミ蒸着膜６０を形成する。ここでは、ベースプレートＢＰとして、アルミプレートを用いている。その後、アルミ蒸着膜６０の上面に、ダイアタッチメントＤＡを形成する。ここでは、ダイアタッチメントＤＡとして、熱硬化性エポキシ樹脂を用いている。ダイアタッチメントＤＡの高さ寸法は、２０μｍ〜３０μｍである。
半導体チップ保持工程では、さらに、アルミ蒸着膜６０の上面に、金属バンプ３４と上記のリード線接続電極３５（３５Ａ〜３５Ｌ）とを積層する。金属バンプ３４及びリード線接続電極３５は、例えば、電解めっきによって形成することができる。ここでは、金属バンプ３４及びリード線接続電極３５の形成には、金（Ａｕ）が用いられている。金属バンプ３４及びリード線接続電極３５の高さ寸法は、それぞれ２０μｍ〜３０μｍである。
半導体チップ保持工程では、ダイアタッチメントＤＡを熱硬化させることにより、半導体チップ２０を、ダイアタッチメントＤＡに固定する。各リード線接続電極３５（３５Ａ〜３５Ｌ）と半導体チップ２０の各金属バンプ２５との間は、リード線３０を用いることにより、ワイヤボンディングを行う。
半導体チップ保持工程の後に、図４に図示するように、感光性樹脂塗布工程を実行する。感光性樹脂塗布工程では、半導体チップ２０、リード線３０、金属バンプ３４及びリード線接続電極３５（３５Ａ〜３５Ｌ）がそれぞれ実装されたベースプレートＢＰの上面に、フォトレジストを回転塗布する。これにより、ベースプレートＢＰの上面に、レジスト膜６５を形成する。レジスト膜６５は、上記のモールド部５０を形成する。
感光性樹脂塗布工程の後に、図５に図示する露光工程を実行する。露光工程では、レジスト膜６５の上面に、フォトマスクＦＭを配置する。本実施形態のフォトマスクＦＭには、上記の導電性ポスト４０の数量に対応させて、１２個の円形状開口部Ｈが設けられている。
露光工程では、フォトマスクＦＭを介し、レジスト膜６５に向けて、紫外線を照射する。紫外線は、上記の円形状開口部Ｈを通過する。そこで、紫外線は、前記開口部Ｈに正対する部分のレジスト膜６５に照射される。このため、図６に図示するように、紫外線は、レジスト膜６５の上面６５Ａからレジスト膜６５の下面６５Ｂに至る円柱状部分６５Ｃに照射されることになる。各円柱状部分６５Ｃには、上記の各金属バンプ２５と各リード線接続電極３５Ａ〜３５Ｌとの間をワイヤボンディングしたリード線３０が、それぞれ通過する。
露光工程の後に、図７に図示する現像処理工程を実行する。現像処理工程では、例えば、現像液をレジスト膜６５に吹き付ける。ここでは、上記の円柱状部分６５Ｃが、現像液に溶解する。円柱状部分６５Ｃが溶解した部分には、図８に図示するように、貫通孔６６が形成される。本実施形態では、１２個の円形状開口部Ｈによって、１２個の円柱状部分６５Ｃが形成される。そこで、１２個の円柱状部分６５Ｃが溶解することにより、１２個の貫通孔６６が形成される。リード線３０は、貫通孔６６の径方向に向けて、該貫通孔６６の内部を横断する。
現像処理工程の後に、図９に図示する導電性ポスト形成工程を実行する。導電性ポスト形成工程では、以下に説明するように、電解めっきによって、上記の導電性ポスト４０を形成する。
導電性ポスト形成工程では、めっき槽８０に、例えば、硫酸銅水溶液を、めっき液として満たす。硫酸銅水溶液に、陽極として銅電極８１を浸すと共に、陰極として上記の貫通孔６６に接するアルミ蒸着膜６０を浸す。
電源９０によって、銅電極８１とアルミ蒸着膜６０との間に電流を流すと、硫酸銅水溶液中の銅イオンが、アルミ蒸着膜６０に向けて移動する。そこで、アルミ蒸着膜６０から貫通孔６６に向けて銅を固着させ、銅めっき部を形成することができる。銅めっき部の形状は、貫通孔６６の形状に合わせ、円柱形状になる。円柱形状の銅めっき部によって、図１０に図示する導電性ポスト４０が形成される。貫通孔６６を横断するリード線３０は、導電性ポスト４０に埋められる。円柱状の銅めっき部分は、柱状導電部に相当する。
導電性ポスト形成工程の後に、図１１に図示する成形工程を実行する。成形工程では、レジスト膜６５の厚み寸法を、所定寸法に成形する。成形工程では、高速で回転するダイヤモンド砥石Ｔによって、レジスト膜６５の上面６５Ａ及び導電性ポスト４０の上面を研削する。これにより、レジスト膜６５の上面６５Ａ及び導電性ポスト４０の上面４０Ａを平坦化し、導電性ポスト４０の上面４０Ａを、レジスト膜６５の上面６５Ａから露出させる。
成形工程の後に、図１２図示する研削工程を実行する。研削工程では、高速で回転するダイヤモンド砥石Ｔによって、ベースプレートＢＰを、下面から上面に向けて研削する。ベースプレートＢＰの研削に続けて、ダイヤモンド砥石Ｔにより、アルミ蒸着膜６０、ダイアタッチメントＤＡ、金属バンプ３４、導電性ポスト４０の下面側の一部を研削する。
研削工程では、ダイヤモンド砥石Ｔによって、レジスト膜６５の下面６５Ｂ及び導電性ポスト４０の下面４０Ｂを平坦化する。これにより、図１３に図示するように、導電性ポスト４０の下面４０Ｂを、レジスト膜６５の下面６５Ｂから露出させる。加えて、研削工程では、ダイヤモンド砥石Ｔを用いた研削により、リード線接続電極３５（３５Ａ〜３５Ｌ）を、レジスト膜６５の下面６５Ｂからそれぞれ露出させる。
研削工程の後に、図１４に図示する分離工程を実行する。分離工程では、高速回転させた上記のダイヤモンド砥石Ｔにより、２つの半導体パッケージ１０を分離する。これにより、図１５に図示するように、所定寸法の半導体パッケージ１０が形成される。
研削工程の後に、必要に応じ、図１６に図示する導電性ポスト露出面処理工程を実行する。導電性ポスト露出面処理工程では、導電性ポスト４０の上面４０Ａ及び導電性ポスト４０の下面４０Ｂの内のいずれか一方又は双方に、ニッケルめっき、金めっき等による被膜４０Ｃを形成する。例えば、被膜４０Ｃは、上記のような電解めっきによって、形成することができる。
本実施形態では、導電性ポスト形成工程によって、上述したように、リード線３０が埋められた導電性ポスト４０を形成する。したがって、リード線３０が埋められた導電性ポスト４０を形成する導電性ポスト形成工程は、本発明の貫通電極部形成ステップに相当する。
本実施形態では、成形工程によって、上述したように、導電性ポスト４０の上面４０Ａを、レジスト膜６５の上面６５Ａから露出させる。加えて、研削工程によって、上述したように、導電性ポスト４０の下面４０Ｂを、レジスト膜６５の下面６５Ｂから露出させる。したがって、導電性ポスト４０の上面４０Ａをレジスト膜６５の上面６５Ａから露出させる成形工程及び導電性ポスト４０の下面４０Ｂをレジスト膜６５の下面６５Ｂから露出させる研削工程は、本発明の貫通電極部形成ステップに相当する。
＜実施形態１の効果＞
本実施形態の半導体パッケージ１０及びその製造方法によれば、半導体チップ２０の金属バンプ２５にそれぞれ接続された各リード線３０が、各導電性ポスト４０に埋められ、各導面性ポスト４０の上面４０Ａが、レジスト膜６５の上面６５Ａから露出すると共に、各導電性ポスト４０の下面４０Ｂが、レジスト膜６５の下面６５Ｂから露出する。
そこで、本実施形態の半導体パッケージ１０及びその製造方法によれば、レジスト膜６５の上面６５Ａ及びレジスト膜６５の下面４０Ｂから、半導体チップ２０の金属バンプ２５にそれぞれ電気的に接続された各導面性ポスト４０の上面４０Ａ及び下面４０Ｂを通じ、半導体チップ２０の電気検査を行うことができる。
このため、本実施形態の半導体パッケージ１０及びその製造方法によれば、レジスト膜６５の両面（上面６５Ａ及び下面６５Ｂ）から、半導体チップ２０の電気検査を行うことができるため、電気検査の手順の幅を広げることができ、従来に比べて電気検査を容易に行うことができる。
本実施形態の半導体パッケージ１０及びその製造方法によれば、電解めっき（銅めっき部）によって、径方向にリード線３０が突き抜ける導電性ポスト４０を形成すると、導電性ポスト４０を形成する際に、リード線３０のような細いワイヤに加わる機械的ストレスを抑制することができる。
そこで、本実施形態の半導体パッケージ１０及びその製造方法によれば、リード線３０に加わる機械的ストレスを抑制することにより、リード線３０が切断することを防止することができる。
このため、本実施形態の半導体パッケージ１０及びその製造方法によれば、各リード線３０の切断を防ぐことにより、各リード線３０を通じ、半導体チップ２０と導電性ポスト４０との導通状態を確保することができる。
また、本実施形態の半導体パッケージ１０及びその製造方法によれば、一般的な技術である電解めっきによって、導電性ポスト４０を形成することができるため、導電性ポスト４０を形成するために、特別な技術を用いる必要がない。
そこで、本実施形態の半導体パッケージ１０及びその製造方法によれば、一般的な技術を用いて導電性ポスト４０を形成することにより、半導体パッケージ１０の製造コストが上昇することを防ぐことができる。
本実施形態の半導体パッケージ１０及びその製造方法によれば、半導体パッケージ１０は、１つの半導体チップ２０を実装している。
そこで、本実施形態の半導体パッケージ１０及びその製造方法によれば、半導体パッケージ１０に半導体チップ２０をパッケージングする際に、半導体チップ２０が破損した場合であっても、単一の半導体パッケージ１０に複数の半導体チップ２０を実装したＭＣＰ構造とは異なり、破損する半導体チップ２０の数量を最小限に抑えることができる。
このため、本実施形態の半導体パッケージ１０及びその製造方法によれば、パッケージングの際に破損したために廃棄する半導体チップ２０の数量を最小限にすることができ、半導体チップ２０を実装した半導体パッケージ１０の製造歩留まりが低下することを抑制することができる。
本発明の半導体パッケージ１０及びその製造方法によれば、導電性ポスト４０の上面４０Ａ及び下面４０Ｂの内のいずれか一方又は双方に、ニッケルめっき、金めっき等による被膜４０Ｃを形成している。
そこで、本発明の半導体パッケージ１０及びその製造方法によれば、被膜４０Ｃによって、導電性ポスト４０の上面４０Ａ及び下面４０Ｂの内のいずれか一方又は双方に酸化膜が形成されることを防ぐことができ、導電性ポスト４０の耐腐食性を向上させることができる。
また、本発明の半導体パッケージ１０及びその製造方法によれば、被膜４０Ｃによって、導電性ポスト４０の上面４０Ａ及び下面４０Ｂの内のいずれか一方又は双方に酸化膜が形成されることを防止すると、導電性ポスト４０に対する半田の付着を促進し、半田濡れ性を向上させることができる。
本実施形態の半導体パッケージ１０及びその製造方法によれば、リード線３０に接続されてレジスト膜６５の下面６５Ｂから露出するリード線接続電極３５（３５Ａ〜３５Ｌ）を備えると、上記の導電性ポスト４０とは別個に、リード線３０を通じて半導体チップ２０の金属バンプ２５に導通する部分を確保することができる。
そこで、本実施形態の半導体パッケージ１０及びその製造方法によれば、リード線接続電極３５（３５Ａ〜３５Ｌ）によって、導電性ポスト４０とは別個に、半導体チップ２０の金属バンプ２５に導通する部分を確保すると、半導体チップ２０の金属バンプ２５に導通する部分が複数存在することになる。
このため、本実施形態の半導体パッケージ１０及びその製造方法によれば、半導体チップ２０の金属バンプ２５に導通する部分が複数存在することにより、半導体チップ２０の金属バンプ２５に対する接続の方法に多様性を持たせることができる。
本実施形態の半導体パッケージ１０及びその製造方法によれば、レジスト膜６５の上面６５Ａから各導面性ポスト４０の上面４０Ａが露出する面積や、レジスト膜６５の下面６５Ｂから各導電性ポスト４０の下面４０Ｂが露出する面積を、レジスト膜６５の下面６５Ｂからリード線接続電極３５（３５Ａ〜３５Ｌ）が露出する面積よりもそれぞれ広くしている。
そこで、本実施形態の半導体パッケージ１０及びその製造方法によれば、半導体チップ２０の電気検査用機器を接触させる各導電性ポスト４０の上面４０Ａの面積及び下面４０Ｂの面積を、リード線接続電極３５（３５Ａ〜３５Ｌ）が露出する面積より広くすることができる。
このため、本実施形態の半導体パッケージ１０及びその製造方法によれば、半導体チップ２０の電気検査用機器を接触させる各導電性ポスト４０の上面４０Ａの面積及び下面４０Ｂの面積を、リード線接続電極３５（３５Ａ〜３５Ｌ）が露出する面積より広くすることにより、電気検査用機器の接触不良を抑制することができる。
したがって、本実施形態の半導体パッケージ１０及びその製造方法によれば、各導電性ポスト４０に対する電気検査用機器の接触不良を抑制することができ、半導体チップ２０の電気検査を確実に行うことができる。
＜実施形態２＞
本発明の実施形態２を、図１７を参照しつつ説明する。図１７は、実施形態２の半導体装置の概略断面図である。ここでは、実施形態１と同一の構成は同一の符号を付し、その説明を省略する。実施形態２の半導体装置１は、上記の半導体パッケージ１０と、マザー基板７０とを備えている。
マザー基板７０の上面には、配線パターン７１が形成されている。マザー基板７０の下面には、半田ボール７２が取り付けられている。
半導体パッケージ１０Ａの各導電性ポスト４０の下面４０Ｂは、半田Ｈによって、配線パターン７１に接続されている。半導体パッケージ１０Ｂの各導電性ポスト４０の下面４０Ｂは、被膜４０Ｃを介し、半田Ｈによって、半導体パッケージ１０Ａの各導電性ポスト４０の上面４０Ａに接続されている。半導体パッケージ１０Ｃの各導電性ポスト４０の下面４０Ｂは、被膜４０Ｃを介し、半田Ｈによって、半導体パッケージ１０Ｂの各導電性ポスト４０の上面４０Ａに接続されている。
半導体パッケージ１０Ａ〜１０Ｃは、半田Ｈを用いることにより、互いに各導電性ポスト４０が導通し、マザー基板７０に積層される。３層に亘って積層された半導体パッケージ１０Ａ〜１０Ｃの内の最下層の半導体パッケージの１０Ａでは、半田Ｈを用いることにより、導電性ポスト４０が、配線パターン７１に導通する。
本実施形態では、各半導体パッケージ１０Ａ〜１０Ｃを、異なる種類のものとしてもよい。例えば、半導体パッケージ１０Ａにマイクロコンピュータのような論理機能を持たせ、半導体パッケージ１０Ｂ、１０Ｃにメモリ機能を持たせてもよい。
本実施形態では、レジスト膜６５の上面６５Ａから露出する各導電性ポスト４０の上面４０Ａが、本発明の第１露出面に相当する。また、本実施形態では、レジスト膜６５の下面６５Ｂから露出する各導電性ポスト４０の下面４０Ｂが、本発明の第２露出面に相当する。
＜実施形態２の効果＞
本実施形態の半導体装置１では、半導体パッケージ１０Ｂの各導電性ポスト４０の下面４０Ｂが、被膜４０Ｃを介し、半田Ｈによって、半導体パッケージ１０Ａの各導電性ポスト４０の上面４０Ａに固定されている。さらに、本実施形態の半導体装置１では、半導体パッケージ１０Ｂの各導電性ポスト４０の上面４０Ａが、被膜４０Ｃを介し、半田Ｈによって、半導体パッケージ１０Ｃの各導電性ポスト４０の下面４０Ｂに固定されている。これにより、本実施形態の半導体装置１では、半導体パッケージ１０Ｂの上方に半導体パッケージ１０Ｃを配置し、半導体パッケージ１０Ｂの下方に半導体パッケージ１０Ａを配置し、３層に亘って半導体パッケージ１０Ａ〜１０Ｃを積層している。
さらに、３層に亘って積層された半導体パッケージ１０Ａ〜１０Ｃの内の最下層の半導体パッケージの１０Ａでは、該半導体パッケージ１０Ａの各導電性ポスト４０の下面４０Ｂが、半田Ｈによって、配線パターン７１に固定されている。
そこで、本実施形態の半導体装置１によれば、各半導体パッケージ１０Ａ〜１０Ｃの導電性ポスト４０を用いることにより、マザー基板７０の配線パターン７１から最下層の半導体パッケージ１０Ａの導電性ポスト４０を介し、積層された各半導体パッケージ１０Ａ〜１０Ｃの導電性ポスト４０に通じる導通路を確保することができる。
したがって、本実施形態の半導体装置１によれば、３つの半導体パッケージ１０Ａ〜１０Ｃに対する導電路を確保しつつ３つの半導体パッケージ１０Ａ〜１０Ｃを積層することにより、半導体パッケージの実装密度を高めることができ、半導体装置１の小型化に寄与することができる。
本実施形態の半導体装置１によれば、上述したような異なる種類の半導体パッケージ１０Ａ〜１０Ｃを３層に亘って積層することにより、半導体装置１の多機能化を図ることができ、半導体装置１の高性能化に寄与することができる。
本実施形態の半導体装置１によれば、各導面性ポスト４０の上面４０Ａの面積や、各導電性ポスト４０の下面４０Ｂの面積を、レジスト膜６５の下面６５Ｂからリード線接続電極３５（３５Ａ〜３５Ｌ）が露出する面積よりも広くしている。
そこで、本実施形態の半導体装置１によれば、各導電性ポスト４０の上面４０Ａの面積及び下面４０Ｂの面積を、リード線接続電極３５（３５Ａ〜３５Ｌ）の露出面積よりも広くすることにより、被膜４０Ｃを介して半田Ｈを付着させる面積を有効に確保することができる。
このため、本実施形態の半導体装置１によれば、半田Ｈを付着させる面積を有効に確保することにより、半田Ｈを用い、マザー基板７０の配線パターン７１から積層された各半導体パッケージ１０Ａ〜１０Ｃの導電性ポスト４０に通じる導通路の導通状態を良好に保つことができる。
本実施形態の半導体装置１によれば、導電性ポスト４０の上面４０Ａ及び下面４０Ｂの内のいずれか一方又は双方に、被膜４０Ｃを形成し、上述したように、導電性ポスト４０の耐腐食性を向上させると共に導電性ポスト４０に対する半田濡れ性を向上させることができる。
そこで、本実施形態の半導体装置１によれば、前記耐腐食性の向上や前記半田濡れ性の向上に伴って、マザー基板７０の配線パターン７１から積層された各半導体パッケージ１０Ａ〜１０Ｃの導電性ポスト４０に通じる導通路の導通状態が良好になる。
このため、本実施形態の半導体装置１によれば、前記導通路の導通状態を良好にすることにより、半導体装置の動作を安定させることができ、半導体装置の信頼性を向上させることができる。
＜実施形態３＞
本発明の実施形態３を、図１８を参照しつつ説明する。図１８は、実施形態３の半導体装置の概略断面図である。ここでは、実施形態１及び実施形態２と同一の構成は同一の符号を付し、その説明を省略する。実施形態３の半導体装置２は、実施形態２と同様の半導体パッケージ１０及び実施形態２と同様のマザー基板７０に加え、接着剤層８０を備えている。
本実施形態では、マザー基板７０の上面と半導体パッケージ１０Ａの下面との間、半導体パッケージ１０Ａの上面と半導体パッケージ１０Ｂの下面との間、半導体パッケージ１０Ｂの上面と半導体パッケージ１０Ｃの下面との間に、それぞれ熱硬化性のエポキシ系接着剤８１を充填する。
半導体装置２では、半導体パッケージ１０Ａの上面と半導体パッケージ１０Ｂの下面との間や、半導体パッケージ１０Ｂの上面と半導体パッケージ１０Ｃの下面との間にそれぞれ充填された上記の熱硬化性エポキシ系接着剤８１によって、半導体パッケージ１０Ａ〜１０Ｃが一体化される。加えて、一体化された半導体パッケージ１０Ａ〜１０Ｃは、最下層の半導体パッケージ１０Ａの下面とマザー基板７０の上面との間に充填された熱硬化性エポキシ系接着剤８１によって、マザー基板７０と一体化される。
＜実施形態３の効果＞
本実施形態の半導体装置２によれば、接着剤層８０によって、積層された３つの半導体パッケージ１０Ａ〜１０Ｃ同士を互いに一体化することにより、３つの半導体パッケージ１０Ａ〜１０Ｃ同士を強固に固定することができ、衝撃に対する半導体装置２の強度を向上させることができる。
また、本実施形態の半導体装置２によれば、３つの半導体パッケージ１０Ａ〜１０Ｃ同士を固定することに加えて、接着剤層８０によって、マザー基板７０と最下層の半導体パッケージ１０Ａとを一体化することにより、マザー基板７０と最下層の半導体パッケージ１０Ａとを強固に固定することができる。
そこで、本実施形態の半導体装置２によれば、３つの半導体パッケージ１０Ａ〜１０Ｃ同士を固定することに加え、マザー基板７０と最下層の半導体パッケージ１０Ａとを強固に固定することにより、衝撃に対する半導体装置２の強度を向上させることができる。
本発明は、上述した実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において構成の一部を適宜変更して実施することができる。上述した実施形態１とは異なり、図１９に図示する半導体パッケージ１５のように、レジスト膜６５の下面６５Ｂを、ダイアタッチメントＤＡの下面、リード線接続電極３５の下面及び導電性ポスト４０の下面４０Ｂとそれぞれ同一面に形成してもよい。図１９においては、図１６と同一の構成は同一の符号を付している。
また、上述した実施形態２とは異なり、図２０に図示する半導体装置３のように、互いに大きさが異なる半導体チップ２０Ｅ〜２０Ｆをそれぞれ実装した半導体パッケージ１０Ｅ〜１０Ｇを、マザー基板７０に積層してもよい。図２０においては、図１７と同一の構成は同一の符号を付している。
さらに、図２１に図示する半導体装置４のように、上記の接着剤層８０によって、上記の半導体パッケージ１０Ｅ〜１０Ｇを一体化すると共に、該半導体パッケージ１０Ｅ〜１０Ｇを、マザー基板７０と一体化してよい。図２１においては、図１８及び図２０と同一の構成は同一の符号を付している。
加えて、半導体装置は、上述した実施形態のようなＰＯＰ（Ｐａｃｋａｇｅ Ｏｎ Ｐａｃｋａｇｅ）構造に限らず、図２２に図示する半導体装置５のように、ＭＣＰ構造のものであってもよい。
半導体装置５では、半導体パッケージ１０Ａが、上記の接着剤層８０によって、マザー基板７０の上面に接着される。半導体パッケージ１０Ｂは、上面及び下面にそれぞれ接着剤層８０を有するスペーサＳ１を介し、該半導体パッケージ１０Ｂの下方に位置する半導体パッケージ１０Ａに接着される。半導体パッケージ１０Ｃは、上面及び下面にそれぞれ接着剤層８０を有するスペーサＳ２を介し、該半導体パッケージ１０Ｃの下方に位置する半導体パッケージ１０Ｂに接着される。そこで、半導体パッケージ１０Ａ〜１０Ｃが、３層に亘って積層される。
半導体パッケージ１０Ａ〜１０Ｃの各リード線接続電極３５（３５Ａ〜３５Ｌ）は、Ａｕ（金）ワイヤ３１を用いることにより、マザー基板７０の配線パターン７５とワイヤボンディングを行う。図中の符号３２は、半田ボールである。
その後、Ａｕ（金）ワイヤ３１、半導体パッケージ１０Ａ〜１０Ｃ、スペーサＳ１及びスペーサＳ２を、それぞれモールド樹脂８５により封止する。これにより、半導体パッケージ１０Ａ〜１０Ｃを積層したパッケージとして、半導体装置５が形成される。なお、図２２においては、図１８と同一の構成は同一の符号を付している。
半導体装置５においては、Ａｕワイヤ３１を用いることにより、各半導体パッケージ１０Ａ〜１０Ｃの各リード線接続電極３５（３５Ａ〜３５Ｌ）を、マザー基板７０の配線パターン７５に導通させている。
そこで、半導体装置５によれば、Ａｕワイヤ３１の配線経路を変化させることにより、各リード線接続電極３５（３５Ａ〜３５Ｌ）を通じ、半導体チップ２０の金属バンプ２５を配線パターン７５に導通させる経路に多様性を持たせることができる。
このため、半導体装置５によれば、半導体チップ２０の金属バンプ２５を配線パターン７５に導通させる経路に多様性を持たせることにより、Ａｕワイヤ３１の配線の自由度を向上させることができる。
上述した実施形態では、導電性ポスト４０を銅めっきによって形成しているが、該導電性ポスト４０を、銅以外の他の金属によって形成してもよい。
実施形態１の半導体パッケージの概略断面図である。 実施形態１の半導体パッケージの概略平面図である。 半導体チップ保持工程の説明図である。 感光性樹脂塗布工程の説明図である。 露光工程の第１説明図である。 露光工程の第２説明図である。 現像処理工程の第１説明図である。 現像処理工程の第２説明図である。 導電性ポスト形成工程の第１説明図である。 導電性ポスト形成工程の第２説明図である。 成形工程の説明図である。 研削工程の第１説明図である。 研削工程の第２説明図である。 分離工程の第１説明図である。 分離工程の第２説明図である。 導電性ポスト露出面処理工程の説明図である。 実施形態２の半導体装置の概略断面図である。 実施形態３の半導体装置の概略断面図である。 実施形態４の半導体パッケージの概略断面図である。 実施形態５の半導体装置の概略断面図である。 実施形態６の半導体装置の概略断面図である。 ＭＣＰ構造の半導体パッケージの概略断面図である。
符号の説明
１〜５ 半導体装置
２０ 半導体チップ
２１ 電極
３０ リード線
３５ リード線接続電極
４０ 導電性ポスト
４０Ａ 導電性ポストの上面
４０Ｂ 導電性ポストの下面
４０Ｃ 被膜
５０ モールド部
６５ レジスト膜
８０ 接着剤層

Claims (20)

  1. 半導体チップの電極パッドに接続されたボンディングワイヤを封止するモールド部を有する半導体パッケージにおいて、
    前記ボンディングワイヤを埋め込むと共に前記モールド部を貫通して先端部が該モールド部の上面及び該モールド部の下面から露出する貫通電極部を備えることを特徴とする半導体パッケージ。
  2. 前記貫通電極部は、前記モールド部を貫通すると共に電解めっきによって形成された柱状部の内部を前記ボンディングワイヤが横断する柱状導電部を備えることを特徴とする請求項１に記載の半導体パッケージ。
  3. 前記半導体パッケージは、単一の前記半導体チップを収容することを特徴とする請求項１に記載の半導体パッケージ。
  4. 前記柱状導電部が前記モールド部から露出する前記柱状導電部の露出面には、金属めっきが施されていることを特徴とする請求項２に記載の半導体パッケージ。
  5. 前記ボンディングワイヤに接続されて前記モールド部から露出する配線接続部を備えることを特徴とする請求項２に記載の半導体パッケージ。
  6. 前記柱状導電部の露出面の面積は、前記配線接続部の面積よりも広いことを特徴とする請求項４又は請求項５に記載の半導体パッケージ。
  7. 半導体チップの電極パッドに接続されたボンディングワイヤを封止するモールド部を有する半導体パッケージの製造方法において、
    前記ボンディングワイヤを埋め込むと共に前記モールド部を貫通して先端部が該モールド部の上面及び該モールド部の下面から露出する貫通電極部を形成する貫通電極部形成ステップを備えることを特徴とする半導体パッケージの製造方法。
  8. 前記貫通電極部形成ステップは、前記モールド部を貫通すると共に電解めっきによって形成された柱状部の内部を前記ボンディングワイヤが横断する柱状導電部を形成するステップを備えることを特徴とする請求項７に記載の半導体パッケージの製造方法。
  9. 前記半導体パッケージは、単一の前記半導体チップを収容することを特徴とする請求項７に記載の半導体パッケージの製造方法。
  10. 前記柱状導電部が前記モールド部から露出する前記柱状導電部の露出面に金属めっきを施すステップを備えることを特徴とする請求項８に記載の半導体パッケージの製造方法。
  11. 前記ボンディングワイヤに接続されて前記モールド部から露出する配線接続部を形成するステップを備えることを特徴とする請求項８に記載の半導体パッケージの製造方法。
  12. 前記柱状導電部の露出面の面積は、前記配線接続部の面積よりも広いことを特徴とする請求項１０又は請求項１１に記載の半導体パッケージの製造方法。
  13. 半導体チップの電極パッドに接続されたボンディングワイヤを封止するモールド部を有する半導体パッケージを備える半導体装置において、
    前記半導体パッケージは、前記ボンディングワイヤを埋め込むと共に前記モールド部を貫通して先端部が該モールド部の上面及び該モールド部の下面から露出する貫通電極部を備えることを特徴とする半導体装置。
  14. 前記貫通電極部は、前記モールド部を貫通すると共に電解めっきによって形成された柱状部の内部を前記ボンディングワイヤが横断する柱状導電部を備えることを特徴とする請求項１３に記載の半導体装置。
  15. 前記半導体パッケージは、単一の前記半導体チップを収容することを特徴とする請求項１３に記載の半導体装置。
  16. 前記柱状導電部が前記モールド部の上面から露出する第１露出面及び前記柱状導電部が前記モールド部の下面から露出する第２露出面のいずれか一方又は双方には、金属めっきが施されていることを特徴とする請求項１４に記載の半導体装置。
  17. 前記ボンディングワイヤに接続されて前記モールド部から露出する配線接続部を備えることを特徴とする請求項１４に記載の半導体装置。
  18. 前記第１露出面の面積及び前記第２露出面の面積は、前記配線接続部の面積よりも広いことを特徴とする請求項１６又は請求項１７に記載の半導体装置。
  19. 配線パターンが形成されたマザー基板と、
    上層の前記半導体パッケージの前記第２露出面が、下層の前記半導体パッケージの前記第１露出面に固定されることにより積層された複数の半導体パッケージと、を備え、
    前記配線パターンに、前記積層された複数の半導体パッケージの内の最下層の半導体パッケージの第２露出面を固定することを特徴とする請求項１６に記載の半導体装置。
  20. 前記複数の半導体パッケージ同士が互いに接着され、前記マザー基板と前記最下層の半導体パッケージとが互い接着されていることを特徴とする請求項１９に記載の半導体装置。
JP2007277308A 2007-10-25 2007-10-25 半導体パッケージ及びその製造方法、半導体パッケージを備える半導体装置 Expired - Fee Related JP4550102B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2007277308A JP4550102B2 (ja) 2007-10-25 2007-10-25 半導体パッケージ及びその製造方法、半導体パッケージを備える半導体装置
US12/258,067 US7939925B2 (en) 2007-10-25 2008-10-24 Semiconductor device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007277308A JP4550102B2 (ja) 2007-10-25 2007-10-25 半導体パッケージ及びその製造方法、半導体パッケージを備える半導体装置

Publications (2)

Publication Number Publication Date
JP2009105301A true JP2009105301A (ja) 2009-05-14
JP4550102B2 JP4550102B2 (ja) 2010-09-22

Family

ID=40706685

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007277308A Expired - Fee Related JP4550102B2 (ja) 2007-10-25 2007-10-25 半導体パッケージ及びその製造方法、半導体パッケージを備える半導体装置

Country Status (2)

Country Link
US (1) US7939925B2 (ja)
JP (1) JP4550102B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013084384A1 (ja) * 2011-12-08 2013-06-13 パナソニック株式会社 半導体装置及びその製造方法
JP6283131B1 (ja) * 2017-01-31 2018-02-21 株式会社加藤電器製作所 電子デバイス及び電子デバイスの製造方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100046760A (ko) * 2008-10-28 2010-05-07 삼성전자주식회사 반도체 패키지
US7993941B2 (en) * 2008-12-05 2011-08-09 Stats Chippac, Ltd. Semiconductor package and method of forming Z-direction conductive posts embedded in structurally protective encapsulant
GB2496187A (en) * 2011-11-04 2013-05-08 Bombardier Transp Gmbh Providing a vehicle with electric energy using a receiving device for an alternating electromagnetic field
CN104576467B (zh) * 2015-01-05 2019-02-15 武汉新芯集成电路制造有限公司 一种快速装载sop芯片的模具
CN106158554B (zh) * 2015-03-23 2018-01-16 北方夜视技术股份有限公司 一种v型通道微通道板的制作方法
FR3048123B1 (fr) * 2016-02-19 2018-11-16 3D Plus Procede d'interconnexion chip on chip miniaturisee d'un module electronique 3d

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003258009A (ja) * 2002-03-05 2003-09-12 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
JP2003258011A (ja) * 2002-03-07 2003-09-12 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5384689A (en) * 1993-12-20 1995-01-24 Shen; Ming-Tung Integrated circuit chip including superimposed upper and lower printed circuit boards
JP2944449B2 (ja) * 1995-02-24 1999-09-06 日本電気株式会社 半導体パッケージとその製造方法
US6451624B1 (en) * 1998-06-05 2002-09-17 Micron Technology, Inc. Stackable semiconductor package having conductive layer and insulating layers and method of fabrication
US6084297A (en) * 1998-09-03 2000-07-04 Micron Technology, Inc. Cavity ball grid array apparatus
JP3980807B2 (ja) * 2000-03-27 2007-09-26 株式会社東芝 半導体装置及び半導体モジュール
US6586826B1 (en) * 2001-06-13 2003-07-01 Amkor Technology, Inc. Integrated circuit package having posts for connection to other packages and substrates
US7358106B2 (en) * 2005-03-03 2008-04-15 Stellar Micro Devices Hermetic MEMS package and method of manufacture

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003258009A (ja) * 2002-03-05 2003-09-12 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
JP2003258011A (ja) * 2002-03-07 2003-09-12 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013084384A1 (ja) * 2011-12-08 2013-06-13 パナソニック株式会社 半導体装置及びその製造方法
JP6283131B1 (ja) * 2017-01-31 2018-02-21 株式会社加藤電器製作所 電子デバイス及び電子デバイスの製造方法
JP2018125403A (ja) * 2017-01-31 2018-08-09 株式会社加藤電器製作所 電子デバイス及び電子デバイスの製造方法
US10242937B2 (en) 2017-01-31 2019-03-26 Katoh Electric Co, Ltd. Electronic device and method for manufacturing electronic device
US10707156B2 (en) 2017-01-31 2020-07-07 Katoh Electric Co., Ltd. Electronic device

Also Published As

Publication number Publication date
US7939925B2 (en) 2011-05-10
US20090267207A1 (en) 2009-10-29
JP4550102B2 (ja) 2010-09-22

Similar Documents

Publication Publication Date Title
US10177130B2 (en) Semiconductor assembly having anti-warping controller and vertical connecting element in stiffener
JP4550102B2 (ja) 半導体パッケージ及びその製造方法、半導体パッケージを備える半導体装置
JP4503039B2 (ja) 回路装置
JP5215605B2 (ja) 半導体装置の製造方法
US9177837B2 (en) Fabrication method of semiconductor package having electrical connecting structures
US10128129B2 (en) Method of manufacturing semiconductor device
US20130127037A1 (en) Semiconductor device built-in substrate
KR20070023523A (ko) 반도체 패키지 및 그 제조 방법
JP2007242782A (ja) 半導体装置及び電子装置
JP2008210912A (ja) 半導体装置及びその製造方法
JP2009267149A (ja) 部品内蔵配線板、部品内蔵配線板の製造方法
CN110718529A (zh) 半导体装置以及半导体装置的制造方法
US20090194888A1 (en) Semiconductor device including wiring and manufacturing method thereof
JP5058929B2 (ja) 配線基板およびその製造方法
US11764130B2 (en) Semiconductor device
JP4084737B2 (ja) 半導体装置
JP4728079B2 (ja) 半導体装置用基板および半導体装置
JP2018088505A (ja) 半導体装置およびその製造方法
KR101128999B1 (ko) 칩 패키지 제조 방법 및 이에 의해 제조된 칩 패키지
JP5106351B2 (ja) 配線基板およびその製造方法
WO2023090261A1 (ja) 半導体装置
JP2018093074A (ja) 半導体装置およびその製造方法
JP2023142146A (ja) パッケージ基板、半導体装置
KR20210052244A (ko) 반도체 장치 및 반도체 장치의 제조 방법
JP2014229855A (ja) 電子部品装置及びその製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090818

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090825

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20100202

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100521

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20100521

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20100610

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100706

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100707

R150 Certificate of patent or registration of utility model

Ref document number: 4550102

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130716

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees