KR20070023523A - 반도체 패키지 및 그 제조 방법 - Google Patents

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KR20070023523A
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데츠야 고야마
다카하루 야마노
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신꼬오덴기 고교 가부시키가이샤
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Abstract

본 발명의 반도체 패키지(100)는 반도체 칩(110), 이 반도체 칩(110)을 밀봉하는 밀봉 수지(106), 상기 밀봉 수지(106) 내부에 형성된 배선(105)으로 구성되어 있다. 그리고, 상기 배선(105)은 상기 반도체 칩(110)에 접속되고 상기 밀봉 수지(106)의 하면(106b)으로 노출되도록 형성된 패턴 배선(105b)과, 상기 밀봉 수지(106)의 두께 방향으로 연장되도록 형성된 포스트부(105a)를 구비하며, 상기 포스트부는 일단(一端)이 상기 패턴 배선(105b)에 접속되고, 타단(他端)이 상기 밀봉 수지(106)의 상면(106a)으로 노출되도록 형성되어 있다.
반도체 칩, 밀봉 수지, 포스트, 패턴 배선, 솔더 레지스트, 스톱층, 레지스트 패턴

Description

반도체 패키지 및 그 제조 방법{SEMICONDUCTOR PACKAGE AND MANUFACTURING METHOD THEREOF}
도 1은 본 발명의 일 실시예인 배선 기판의 제조 방법에 의해 제조된 배선 기판을 나타낸 단면도.
도 2는 본 발명의 일 실시예인 배선 기판의 제조 방법을 순서에 따라 나타낸 제 1 다이어그램.
도 3은 본 발명의 일 실시예인 배선 기판의 제조 방법을 순서에 따라 나타낸 제 2 다이어그램.
도 4는 본 발명의 일 실시예인 배선 기판의 제조 방법을 순서에 따라 나타낸 제 3 다이어그램.
도 5는 본 발명의 일 실시예인 배선 기판의 제조 방법을 순서에 따라 나타낸 제 4 다이어그램.
도 6은 본 발명의 일 실시예인 배선 기판의 제조 방법을 순서에 따라 나타낸 제 5 다이어그램.
도 7은 본 발명의 일 실시예인 배선 기판의 제조 방법을 순서에 따라 나타낸 제 6 다이어그램.
도 8은 본 발명의 일 실시예인 배선 기판의 제조 방법을 순서에 따라 나타낸 제 7 다이어그램.
도 9는 본 발명의 일 실시예인 배선 기판의 제조 방법을 순서에 따라 나타낸 제 8 다이어그램.
도 10은 본 발명의 일 실시예인 배선 기판의 제조 방법을 순서에 따라 나타낸 제 9 다이어그램.
도 11은 본 발명의 일 실시예인 배선 기판의 제조 방법을 순서에 따라 나타낸 제 10 다이어그램.
도 12는 본 발명의 일 실시예인 배선 기판의 제조 방법을 순서에 따라 나타낸 제 11 다이어그램.
도 13은 본 발명의 일 실시예인 배선 기판의 제조 방법을 순서에 따라 나타낸 제 12 다이어그램.
도 14는 본 발명의 일 실시예인 배선 기판의 제조 방법을 순서에 따라 나타낸 제 13 다이어그램.
도면의 주요 부분에 대한 부호의 설명
100 : 반도체 패키지 101 : 지지 기판
102 : 전극 103 : 포토 레지스트 패턴
103A : 개구 105 : 배선
105a : 포스트부 105b : 패턴 배선
106 : 밀봉 수지 108 : 본딩 패드
110 : 반도체 칩 110A : 다이 부착 필름층
111 : 와이어 112 : 테스트 패드
117 : 솔더 레지스트 118 : 전극
119 : 솔더 레지스트 119A, 119B : 개구
120 : 외부 접속 단자 121 : 스톱층
125, 126 : 레지스트 패턴
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것이며, 특히 3 차원으로 실장된 반도체 패키지 및 그 제조 방법에 관한 것이다.
최근, 반도체 패키지가 실장된 전자 기기 등에서 소형화와 박형화가 강하게 요구되고 있다. 이 때문에, 반도체 패키지의 실장 밀도를 향상시키기 위해 반도체 패키지를 적층함으로써 3 차원적 실장이 수행되는, 소위 패키지 온 패키지(POP, package on package)라 불리는 패키지 구조가 제안되고 있다(예를 들면, 일본 공개 특허 공보 2002-158312).
이러한 반도체 패키지에서는, 배선이 형성된 수지 기판이 미리 만들어지고, 반도체 칩과 같은 부품이 와이어 본딩법이나 플립 칩법 등에 의해서 이 수지 기판 위에 설치되고, 그 후, 에폭시 몰딩 수지에 의해 밀봉 수지가 형성된다.
그 후, 레이저로 밀봉 수지를 조사(照射)함으로써, 수지 기판 위에 배선을 노출시키는 개구가 형성되고, 또한, 도금법에 의해서 개구 내에 배선이 형성된다. 이 결과, 일단(一端)은 수지 기판의 배선에 접속되고 타단(他端)은 수지 기판의 상면으로 노출되는 배선이 형성된다.
이렇게 밀봉 수지를 관통하여 연장되는 배선을 형성함으로써, 수지 기판의 상면에 다른 반도체 패키지가 실장될 수 있다. 본 발명이 속하는 기술 분야에서, 반도체 패키지의 3 차원 실장은 이러한 기술을 사용하여 수행될 수 있었다.
하지만, 본 발명이 속하는 반도체 패키지 기술 분야에서는 수지 기판이 필수적이기 때문에 반도체 패키지가 높아진다는(두꺼워진다는) 문제가 있었다. 특히, 이러한 수지 기판을 갖는 반도체 패키지를 적층하여 3 차원으로 실장시킬 때, 적층 후의 전체 높이는 높아지게 되고, 이러한 반도체 패키지가 설치된 전자 기기 등의 높이를 줄이는 것이 어려워지게 되었다.
또한, 본 발명이 속하는 반도체 패키지 기술 분야에서는 밀봉 수지를 관통하여 연장되는 배선을 형성하기 위하여, 레이저에 의해 밀봉 수지 내에 개구가 형성되기 때문에, 개구의 형성 정밀도가 낮다는 문제가 있었다. 이 결과, 예를 들면, 이러한 개구 내에 형성된 배선의 정밀도 또한 감소하고, 3 차원 실장 시, 상하의 반도체 패키지에서 접속 불량이 발생한다는 문제가 있었다.
본 발명의 각 실시예는 박형화를 달성할 수 있고, 또한 밀봉 수지를 관통하여 연장되어 형성되는 배선의 정밀도를 향상시킬 수 있는 반도체 패키지 및 이 반도체 패키지의 제조 방법을 제공한다.
상술한 문제를 해결하기 위하여, 본 발명은 각각 다음의 해결 수단을 갖는 것을 특징으로 한다.
본 발명의 하나 또는 그 이상의 실시예의 제 1 관점에 따르면, 반도체 칩과, 상기 반도체 칩을 밀봉하는 밀봉 수지와, 상기 반도체 칩에 접속되고 상기 밀봉 수지의 제 1 면으로 노출되도록 형성된 패턴 배선부와, 상기 밀봉 수지의 두께 방향으로 연장되도록 형성된 포스트부를 구비하는 배선을 포함하며, 상기 포스트부는 상기 패턴 배선부에 접속되는 일단과 상기 밀봉 수지의 상기 제 1 면과 대향하는 제 2 면으로 노출되도록 형성된 타단을 갖는 것을 특징으로 하는 반도체 패키지가 제공된다.
본 발명에 따르면, 본 발명이 속하는 기술 분야에서 필수적인 수지 기판을 사용할 필요가 없기 때문에, 비용 절감 및 반도체 패키지의 박형화가 이뤄질 수 있다. 또한, 배선의 패턴 배선부는 밀봉 수지의 제 1 면으로 노출되고, 배선의 포스트부의 단부는 제 2 면으로 노출되기 때문에, 복수의 반도체 패키지를 적층시켜 3 차원 실장을 수행할 수 있다.
또한, 제 1 관점의 반도체 패키지에서, 본 발명의 하나 또는 그 이상의 실시예의 제 2 관점은 패턴 배선부 위에, 외부 접속 단자가 배치된 제 1 전극과 테스트용 제 2 전극이 형성되어 있는 것을 특징으로 한다.
본 발명에 따르면, 패턴 배선부 위에 외부 접속 단자가 배치된 제 1 전극과, 또한 테스트용 제 2 전극이 형성되기 때문에, 이러한 제 2 전극을 사용하여 반도체 칩의 신뢰도의 판별이 이루어질 수 있다.
또한, 제 1 또는 제 2 관점의 반도체 패키지에서, 본 발명의 하나 또는 그 이상의 실시예의 제 3 관점은 포스트부가 원주 형상을 갖고 도금법에 의해서 형성되는 것을 특징으로 한다.
본 발명에 따르면, 포스트부는 모든 단면의 직경이 동일한 원주 형상을 갖기 때문에, 원뿔 형상의 전극 등과 비교해서 전기적 특성이 향상될 수 있다.
또한, 본 발명의 하나 또는 그 이상의 실시예의 제 4 관점에 따르면, 밀봉 수지 내에 반도체 칩이 내장된 반도체 패키지의 제조 방법으로서, 지지 기판 위에 패턴 배선부를 형성하는 제 1 단계, 포토 레지스트 패턴을 사용하여 상기 패턴 배선부 위에 포스트부를 도금법에 의해서 형성하는 제 2 단계, 상기 지지 기판 위에 상기 반도체 칩을 배치함과 동시에 상기 반도체 칩을 상기 패턴 배선부에 접속시키는 제 3 단계, 포스트부와 상기 반도체 칩을 밀봉하는 밀봉 수지를 형성하는 제 4 단계, 및 상기 지지 기판을 제거하는 제 5 단계를 포함하는 것을 특징으로 한다.
본 발명에 따르면, 포스트부는 포토 레지스트 패턴을 사용하여 도금법에 의해서 형성된다. 이 결과, 포스트부를 형성하기 위해 포토 레지스트 패턴 내에 형성된 패턴은 포토 리소그래피 기술에 의해 형성되기 때문에, 애스펙트비(aspect ratio)가 높으면서 정밀도가 높은 패턴이 형성될 수 있다. 따라서, 이러한 포토 레지스트 패턴을 사용하여 포스트부를 도금 및 형성함으로써 정밀도가 높은 포스트부가 형성될 수 있다.
또한, 제 4 관점의 반도체 패키지의 제조 방법에서, 본 발명의 하나 또는 그 이상의 실시예의 제 5 관점은, 상기 제 4 단계에서, 밀봉 수지 재료로서 액상 수지 가 사용되며, 지지 기판 위에 액상 수지가 배치된 후에 액상 수지가 경화되어 밀봉 수지를 형성하는 것을 특징으로 한다.
본 발명에 따르면, 밀봉 수지 재료로서 액상 수지가 사용되기 때문에, 포스트부는 복수의 포스트부가 두께 방향으로 연장되도록 패턴 배선부 위에 형성되더라도 밀봉 수지에 의해 확실하게 밀봉될 수 있다.
또한, 제 4 관점의 반도체 패키지의 제조 방법에서, 본 발명의 하나 또는 그 이상의 실시예의 제 6 관점은, 상기 제 3 단계에서, 반도체 칩이 와이어 본딩에 의해 패턴 배선부에 접속되는 것을 특징으로 한다.
본 발명에 따르면, 반도체 칩이 와이어 본딩에 의해 패턴 배선부에 접속되기 때문에, 이 접속은 높은 신뢰도로 형성될 수 있다. 또한, 밀봉 수지 재료로서 액상 수지가 사용되기 때문에, 반도체 칩이 와이어(wire)에 의해 패턴 배선부에 접속되더라도 제 4 단계에서 액상 수지의 배치에 의해 와이어가 변형되는 것을 방지할 수 있다.
또한, 제 4 내지 제 6 관점의 반도체 패키지의 제조 방법에서, 본 발명의 하나 또는 그 이상의 실시예의 제 7 관점은, 상기 제 1 단계에서, 패턴 배선부는 지지 기판 위에 스톱층이 형성된 후에 형성되며, 상기 제 5 단계에서, 지지 기판의 제거는 스톱층에 의해 제지되는 것을 특징으로 한다.
본 발명에 따르면, 지지 기판의 제거가 스톱층에 의해 제지되기 때문에, 지지 기판의 제거 공정이 스톱층으로부터 내측의 층에 영향을 미치는 것이 방지될 수 있다. 또한, 지지 기판의 제거에 있어, 제거 공정의 처리가 용이해지고, 반도체 패키지의 제조가 간단해질 수 있다.
또한, 제 7 관점의 반도체 패키지의 제조 방법에서, 본 발명의 하나 또는 그 이상의 실시예의 제 8 관점은, 상기 제 5 단계 후에, 스톱층을 패터닝함으로써, 패턴 배선부 위에 외부 접속 단자가 배치된 제 1 전극과 테스트용 제 2 전극이 형성되는 것을 특징으로 한다.
본 발명에 따르면, 제 1 및 제 2 전극은 지지 기판의 제거를 제지하기 위한 스톱층을 사용하여 형성되기 때문에 제조 단계가 간단해질 수 있다.
다양한 구현은 하나 또는 그 이상의 다음의 효과를 포함할 수 있다. 예를 들면, 본 발명이 속하는 기술 분야에서 필수적인 수지 기판을 사용할 필요가 없기 때문에, 비용 절감 및 반도체 패키지의 박형화가 이뤄질 수 있다. 또한, 포스트부는 포토 레지스트 패턴을 사용하여 도금법에 의해서 형성되기 때문에, 포스트부는 높은 정밀도로 형성될 수 있다.
다른 특징 및 장점은 다음의 발명의 상세한 설명, 첨부한 도면 및 특허 청구 범위로부터 명백해질 것이다.
다음으로, 본 발명을 실시하기 위한 최적의 실시예에 대해서 도면을 참조하여 설명한다.
도 1은 본 발명의 일 실시예인 반도체 패키지(100)를 개략적으로 나타낸 단면도이다. 도 1은 두 개의 반도체 패키지(100)를 적층함으로써 3 차원 실장이 수행되는 상태를 나타낸다. 이 반도체 패키지(100)는 대략적으로 배선(105), 밀봉 수지(106), 반도체 칩(110) 및 솔더 레지스트(117, 119) 등으로 구성된다.
배선(105)은 포스트부(post part)(105a)와 패턴 배선(105b)을 일체적으로 형성하도록 구성되어 있다. 도면에는, 두 개의 배선(105)이 도시되어 있으며, 다수의 배선(105)이 반도체 칩(110) 위에 형성된 전극 패드 등에 대응하여 형성되어 있다. 이러한 배선(105)은 전도성이 좋은 Cu(구리)로 형성된다.
포스트부(105a)는 밀봉 수지(106)의 두께 방향(도면에서 상하 방향)으로 연장되도록 형성된다. 또한, 포스트부(105a)는 원주 형상이며, 후술하는 바와 같이, 도금법에 의해서 형성된다. 전극(118)은 니켈(Ni)층(118b)과 금(Au)층(118a)을 순차적으로 적층함으로써 상기 포스트부(105a)의 상단부 위에 형성된다.
이 전극(118)은 밀봉 수지(106)의 상면(106a)(특허 청구 범위에 기재된 제 2 면에 대응)으로부터 노출되고, 밀봉 수지(106)의 상면 위에 배치된 솔더 레지스트(117) 내에 형성된 개구(117A)를 통해 외부로 노출되도록 구성된다. 한편, 포스트부(105a)의 하단부는 패턴 배선(105b)에 접속되도록 구성된다. 또한, 이하의 설명 중, 도면에서 화살표 X1으로 나타낸 방향은 위쪽 방향이고, 도면에서 화살표 X2로 나타낸 방향은 아래쪽 방향이다.
한편, 패턴 배선(105b)은 소정 패턴에 의하여 밀봉 수지(106)의 면 방향(지면에 대해서는 상하 방향, 도면에서는 좌우 방향)으로 연장되도록 형성된다. 이러한 패턴 배선(105b)의 하면은 밀봉 수지(106)의 하면(106b)(특허 청구 범위에 기재된 제 1 면에 대응)으로부터 노출된다.
니켈층(102b)과 금층(102a)이 순차적으로 적층된 전극(102)과, 마찬가지로 니켈층(112b)과 금층(112a)이 순차적으로 적층된 테스트 패드(112)는 패턴 배선 (105b)의 하면(106b)으로부터 노출된 면 위에는 형성된다. 이러한 전극(102)과 테스트 패드(112)는 후술하는 바와 같이 일괄적으로 형성된다.
전극(102)은 밀봉 수지(106)의 하면(106b)에 배치된 솔더 레지스트(119) 내에 형성된 개구(119A)를 통해 외부로 노출된다. 또한, 테스트 패드(112)는 솔더 레지스트(119) 내에 형성된 개구(119B)를 통해 외부로 노출된다. 본 실시예는 전극(102) 위에 솔더 볼로 이루어진 외부 접속 단자(120)를 배치하도록 구성되어 있다.
또한, 본딩 패드(108)는 패턴 배선(105b)의 포스트부(105a)가 형성된 위치로부터 내측의 상면 위치에 형성된다. 이 본딩 패드(108)는 배선 패턴(105b)의 상면 위에 니켈층(108b)과 금층(108a)이 적층되도록 구성된다.
반도체 칩(110)은 밀봉 수지(106)에 내장되도록 구성된다. 본 실시예에서, 반도체 칩(110)은 위로 향하도록 하여 형성되고, 와이어(111)는 반도체 칩(110)의 상면 위에 형성된 전극 패드(미도시)와 와이어 본딩법에 의해서 배선(105) 위에 형성된 본딩 패드(108) 사이에 배치된다. 이 결과, 반도체 칩(110)은 와이어(111)를 통해 배선(105)(포스트부(105a), 패턴 배선(105b))에 전기적으로 접속되도록 구성된다.
또한, 반도체 칩(110)의 하부 위에 다이 부착 필름층(110A)이 배치되고, 이 다이 부착 필름층(110A)의 하면은 솔더 레지스트(119)와 대면하도록 구성된다. 또한, 본 실시예는 와이어 본딩법에 의해 반도체 칩(110)이 배선(105)에 접속되도록 구성되나, 반도체 칩(110)은 또한 플립 칩 본딩에 의해 배선(105)에 접속될 수도 있다. 이 경우, 다이 부착 필름층(110A)은 필요하지 않다.
밀봉 수지(106)는 후술하는 바와 같이 액상 수지가 경화된 물질이다. 이 밀봉 수지(106) 재료로서, 예를 들면, 에폭시계 액상 폿팅(potting)재나 액상 몰딩재가 이용될 수 있으며, 액정 폴리머 또한 이용될 수 있다.
이 밀봉 수지(106)는 배선(105), 반도체 칩(110), 및 와이어(111)를 덮도록 형성된다. 하지만, 배선(105)을 구성하는 포스트부(105a)의 상면(전극(118)이 형성되어 있음), 배선(105)을 구성하는 패턴 배선(105b)의 저면, 및 반도체 칩(110)의 하부 위에 배치된 다이 부착 필름층(110A)의 하면은 밀봉 수지(106)로부터 노출되도록 구성된다.
솔더 레지스트 층(117)은, 상술한 바와 같이, 밀봉 수지(106)의 상면(106a) 위에 형성되고, 솔더 레지스트(119)는 밀봉 수지(106)의 하면(106b) 위에 형성된다. 또한, 본 실시예에서, 외부 접속 단자(120)는 전극(102) 위에 형성되지만, 외부 접속 단자(120)가 전극(118) 위에 형성되도록 구성되어도 좋다.
도 1에 나타낸 예에서, 한 쌍의 반도체 패키지(100)는 상부 내에 위치된 반도체 패키지(100)의 외부 접속 단자(120)를 하부 내에 위치된 반도체 패키지(100)의 전극(118)과 결합시킴으로써 3차원 실장을 수행하도록 구성된다. 이 경우, 수지로 이루어진 NCF(Non-Conductive Film, 비전도성 필름)(127)는 상부 내에 위치된 반도체 패키지(100)와 하부 내에 위치된 반도체 패키지(100) 사이에 배치된다.
한 쌍의 상부 및 하부 반도체 패키지(100)를 결합시키는 경우에는, 하부 내에 위치된 반도체 패키지(100)의 솔더 레지스트(117) 위에 상기 NCF(127)를 배치하 고, 상부 내에 위치된 반도체 패키지(100)의 외부 접속 단자(120)를 하부 내에 위치된 반도체 패키지(100)의 전극(118)과 결합시킬 때, 동시에 경화시킨다. 또한, 상기 NCF(127)의 설치는 필수적인 것은 아니다.
상술한 바와 같이 구성된 반도체 패키지(100)에서는, 본 기술 분야의 반도체 패키지와 달리 수지 기판이 사용되지 않으므로, 비용 절감과 반도체 패키지(100)의 박형화를 달성할 수 있다. 또한, 외부 접속 단자(120)가 배치된 전극(102)과 함께 테스트용 테스트 패드(112)가 패턴 배선(105b) 위에 형성되므로, 상기 테스트 패드(112)를 사용하여, 밀봉된 반도체 칩(110)의 신뢰도(KGD: Known Good Die)의 판정이 행해질 수 있다. 또한, 본 실시예에서, 배선(105)을 구성하는 포스트부(105a)는 단면의 직경이 모두 같은 원주 형상을 갖고, 도금법에 의해서 형성된다. 이 때문에, 비아 플러그(via plug)가, 예를 들어 레이저를 사용하여 형성된 원뿔 형상의 개구로 형성되는 구성과 비교해서 전기적 특성이 향상될 수 있다.
다음으로, 상술한 바와 같이 구성된 반도체 패키지(100)의 제조 방법에 대해서 도 2 내지 도 14를 참조하여 설명한다.
먼저, 도 2에 나타낸 단계에서, 도전성 재료(예를 들어, 구리(Cu))로 이루어진 지지 기판(101)이 준비된다. 그 후, 전해 도금법을 사용하여 지지 기판(101) 위에 스톱층(121)이 형성된다.
상기 스톱층(121)은 전해 도금법을 사용하여, 전극으로서 지지 기판(101)을 사용하여 0.1~0.2㎛ 두께의 금(Au)층(121a)과 0.1~0.3㎛ 두께의 니켈(Ni)층(121b)을 순차적으로 적층함으로써 형성된다. 이 경우, 상기 전해 도금과 다음 단계의 전해 도금에서, 지지 기판(101)과 스톱층(121)은 통전 통로를 형성하므로, 지지 기판(101)은 도전성 재료인 것이 바람직하며, 구리와 같이 저항이 낮은 재료인 것이 더욱 바람직하다.
도 3에 나타낸 다음 단계에서, 패턴 배선(105b)은 스톱층(121)이 형성된 지지 기판(101) 위에 형성된다. 구체적으로, 배선 패턴(105b)은 포토리소그래피법에 의해 포토 레지스트 패턴(미도시)을 형성하고, 이 레지스트 패턴을 마스크로서 사용하여 전해 도금에 의해 구리를 석출하고, 그 후, 레지스트 패턴을 제거함으로써 형성된다. 또한, 본 실시예에서, 패턴 배선(105b)은 후술하는 반도체 칩(110)이 설치된 중앙부를 제외한 중앙부의 주위에 형성된다.
그 후, 도 4에 나타낸 단계에서, 패턴 배선(105b)의 내부 위치(중앙 부근의 위치)에 본딩 패드(108)가 형성된다. 이 본딩 패드(108)는 패턴 배선(105b) 위에 포토 레지스트 패턴을 형성하고, 전해 도금법을 사용하여 마스크로서 상기 포토 레지스트 패턴을 사용하여 니켈층(108b)과 금층(108a)을 순차적으로 적층함으로써 형성된다.
그 후, 도 5에 나타낸 단계에서, 패턴 배선(105b)을 덮도록 지지 기판(101) 위에 포토 레지스트 패턴(103)이 형성된다. 이러한 포토 레지스트 패턴(103)에서, 우선 스피너(spinner) 등을 사용하여 소정 두께로 지지 기판(101)에 포토 레지스트를 도포하고, 이 포토 레지스트는 포토 리소그래피법에 의하여 패터닝되고, 그리하여, 개구(103A)를 갖는 포토 레지스트 패턴(103)이 형성된다.
그 후, 도 6에 나타낸 단계에서, 마스크로서 상기 포토 레지스트 패턴(103) 을 사용하여, 전해 도금에 의해 구리를 석출시키고, 개구(103A) 내측에 포스트부(105a)를 석출시킨다. 이 결과, 포스트부(105a)와 패턴 배선(105b)으로 이루어진 배선(105)이 형성된다.
이와 같이 형성된 포스트부(105a)는 도면에서 상하 방향(제조된 반도체 패키지(100)의 두께 방향)으로 연장되도록 구성된다. 또한, 포스트부(105a)의 하단부는 패턴 배선(105b)에 일체적으로 접속되도록 구성되며, 상단부는 개구(103A)로부터 외부로 노출되도록 구성된다.
그 후, 포스트부(105a)의 개구(103A)로부터 노출된 단부에 전극(118)이 형성된다. 이 전극(118)은 전해 도금법을 사용하여 니켈층(118b)과 금층(118a)을 순차적으로 적층함으로써 형성된다. 포스트부(105a)(배선(105))와 전극(118)은 상술한 바와 같이 형성되고, 포토 레지스트 패턴(103)은 제거된다. 도 7은 포토 레지스트 패턴(103)이 제거된 상태를 나타낸다.
그 후, 도 8에 나타낸 단계에서, 스톱층(121) 위에 반도체 칩(110)을 설치하는 공정이 수행된다. 구체적으로, 반도체 칩(110)은 다이 부착 필름층(110A)을 사용하여 위로 향하도록 하여 스톱층(121)에 고정된다.
이 다음으로, 와이어 본딩 장치를 사용하여, 배선(105) 위에 형성된 본딩 패드(108)에, 반도체 칩(110) 위에 형성된 전극 패드가 와이어(111)에 의해 접속된다. 이 결과, 반도체 칩(110)과 배선(105) 사이의 전기적 접속이 이루어지도록 구성된다. 본 실시예에서, 반도체 칩(110)의 설치에 와이어 본딩법이 사용되기 때문에, 반도체 칩(110)은 높은 신뢰도를 가지면서 저렴하게 배선(105)에 접속될 수 있 다.
그 후, 도 9에 나타낸 단계에서, 밀봉 수지(106)가 형성된다. 본 실시예는 밀봉 수지(106) 재료로서 액상 수지를 사용하는 것을 특징으로 한다. 액상 수지로서, 에폭시계 액상 폿팅(potting)재 또는 액상 몰딩재가 사용될 수 있으며, 또한 액정 폴리머도 사용될 수 있다. 또한, 액상 수지로서 에폭시계 액상 폿팅재 또는 액상 몰딩재가 사용되는 경우, 경화 처리는 지지 기판(101) 상에 배치한 후 수행된다.
이와 같이, 밀봉 수지(106)로서 액상 수지를 사용함으로써, 다수의 포스트부(105a)가 패턴 배선(105b) 상에 형성되어 두께 방향(도면에서 위쪽 방향)으로 연장될 때에도, 포스트부(105a) 사이에서 액상 수지는 원활하게 이동한다. 이 결과, 다수의 포스트부(105a)가 존재하더라도, 밀봉 수지(106)의 내부에 공극(air gap)이 형성되지 않고, 배선(105) 및 반도체 칩(110) 등이 확실하게 밀봉될 수 있다. 또한, 밀봉 수지(106)로서 액상 수지를 사용함으로써, 와이어에 의해 반도체 칩(110)이 패턴 배선부(105b)에 접속되더라도, 와이어(111)는 액상 수지의 배치시 변형되지 않으며, 수율이 향상될 수 있다.
또한, 밀봉 수지(106)의 배치 후에 밀봉 수지(106)로부터 전극(118)을 확실하게 노출시키기 위하여, 밀봉 수지(106)의 상면(106a)에 대하여 연마 처리가 수행되어도 좋다.
그 후, 도 10에 나타낸 단계에서, 에칭에 의해 지지 기판(101)을 제거하는 공정이 수행된다. 이 경우, 에칭액으로서 지지 기판(101)(Cu)은 용해되지만, 스톱 층(121)은 용해되지 않는 에칭액이 사용된다. 이 결과, 지지 기판(101)의 제거는 스톱층(121)에 의해 제지되므로, 스톱층(121)으로부터 내측의 층(배선(105), 밀봉 수지(106), 반도체 칩(110) 등)에 에칭액이 영향을 미치는 것을 방지할 수 있다. 또한, 지지 기판(101)의 제거에 있어 제거 공정의 관리가 용이해지고, 반도체 패키지(100)의 제조가 간단해질 수 있다.
또한, 지지 기판(101)을 제거함으로써, 밀봉 수지(106)를 지지하는 부재가 존재하지 않는 구성이 형성되지만, 지지 기판(101)을 제거할 때, 밀봉 수지(106)를 경화시켜 소정 강성(剛性)을 확보한다. 따라서, 지지 기판(106)이 존재하지 않더라도, 이후의 각 단계는 순차적으로 수행될 수 있다.
그 후, 도 11에 나타낸 단계에서, 밀봉 수지(106)의 상면(106a) 위에는 레지스트 패턴(125)이 형성되고, 또한 하면(106b) 위에는 레지스트 패턴(126)이 형성된다. 레지스트 패턴(125)은 상면(106a)의 전면(全面) 위에 형성된다. 한편, 하면(106b) 위에 형성된 레지스트 패턴(126)은 포토 리소그래피법을 사용하여 패터닝되기 때문에, 테스트 패드(112)의 형성 위치와, 외부 접속 단자(120)가 나중에 접속되는 전극(102)의 형성 위치에만 형성된다.
그 후, 마스크로서 레지스트 패턴(125, 126)을 사용하여 스톱층(121)(금층(121a), 니켈층(121b))의 에칭 공정이 수행된다. 이 결과, 전극(102)과 테스트 패드(112)를 제외하고, 스톱층(121)의 다른 부분은 제거된다. 다음으로, 레지스트 패턴(125, 126)이 제거된다. 도 12는 레지스트 패턴(125, 126)이 제거된 상태를 나타낸다.
상술한 본 실시예에서, 지지 기판(101)의 제거 공정에 있어서, 지지 기판(101)의 제거를 제지하는 기능을 갖는 스톱층(121)을 사용하고, 상기 스톱층(121)을 패터닝함으로써 전극(102)과 테스트 패드(112)를 형성하도록 구성되어 있다. 이 결과, 스톱층(121)과는 별개로 도전막을 형성함으로써 전극(102)과 테스트 패드(112)를 형성하는 방법과 비교해서 제조 단계가 간단해질 수 있다.
또한, 포스트부(105a)의 상단부 위에 형성된 전극(118)(금층(118a)과 니켈층(118b)으로 이루어짐)은 레지스트 패턴(125)에 의해 보호된다. 이 결과, 전극(118)은 스톱층(121)의 에칭 시에 제거되지 않는다.
그 후, 도 13에 나타낸 단계에서, 솔더 레지스트(117)는 밀봉 수지(106)의 상면(106a) 위에 형성되고, 또한, 솔더 레지스트(119)는 밀봉 수지(106)의 하면(106b) 위에 형성된다. 대략적으로 상면(106a)의 전면(全面)은 솔더 레지스트(117)로 덮여져 있지만, 개구(117A)는 전극(118)과 대향하는 위치에 형성된다. 그러므로, 전극(118)은 개구(117A)를 통해 외부로 노출되도록 구성된다.
또한, 솔더 레지스트(119)는 밀봉 수지(106)의 하면(106b), 패턴 배선(105b)의 하면, 및 다이 부착 필름층(110A)을 덮도록 형성된다. 하지만, 개구(119A)는 솔더 레지스트(119)의 전극(102)과 대향하는 위치에 형성되며, 개구(119B)는 테스트 패드(112)와 대향하는 위치에 형성된다. 그러므로, 전극(102)은 개구(119A)를 통해 외부로 노출되도록 구성되고, 또한, 테스트 패드(112)는 개구(119B)를 통해 외부로 노출되도록 구성된다.
그 후, 도 14에 나타낸 단계에서, 도 1에서 나타낸 반도체 패키지(100)는 솔 더 볼을 접합하고, 전극(102) 위에 외부 접속 단자(120)를 형성함으로써 형성될 수 있다.
상술한 본 실시예에 따른 제조 방법에서, 포스트부(105a)는 상술한 바와 같이 포토 레지스트 패턴(103)을 사용하여 도금법에 의해서 형성된다. 이 결과, 포스트부(105a)를 형성하기 위해 포토 레지스트 패턴(103) 내에 형성된 개구(103A)는 포토 리소그래피 기술을 사용하여 형성되기 때문에, 정밀도가 높으면서 애스펙트비가 높은 패턴이 형성될 수 있다.
이와 같이, 포토 레지스트 패턴(103)을 사용하여 포스트부(105a)를 도금하여 형성함으로써, 정밀도가 높은 포스트부(105a)가 형성될 수 있다. 그러므로, 도 1에 나타낸 바와 같이, 복수의 반도체 패키지(100)를 적층하여 3 차원 실장을 수행하는 경우에도, 외부 접속 단자(120)와 전극(118) 사이의 접속은 확실하게 이루어질 수 있다.
또한, 상술한 바와 같이, 애스펙트비가 높은 개구(103A)에 의해 포스트부(105a)를 형성함으로써, 포스트부(105a)는 두께 방향으로 모두 균일한 단면을 갖는 원주 형상을 갖고, 전기적 특성이 양호한 배선이 형성될 수 있으며, 또한, 고주파 신호도 잘 처리할 수 있다.
또한, 상술한 반도체 패키지의 제조 방법에 있어서, 도시의 편의를 위해서 하나의 지지 기판(101)으로부터 하나의 반도체 패키지(100)를 제조하는 공정을 도시하고 설명하였지만, 실제로는 소위 멀티플 패키지(multiple package)가 제조된다. 즉, 지지 기판(101) 위에 복수의 반도체 패키지(100)를 형성하고, 도 14에 나 타낸 단계의 다음에, 밀봉 수지(106)나 솔더 레지스트(117, 119)를 소정 위치에서 절단하여, 각각의 반도체 패키지(100)를 제조한다.
바람직한 실시예에 의해 본 발명을 설명하였지만, 본 발명은 상술한 특정 실시예로 한정되는 것은 아니며, 특허 청구 범위에 기재된 요지 내에서 여러가지 변형 및 변경이 가능하다.
구체적으로, 상술한 실시예에서는 스톱층(121)으로서 니켈층(112b)과 귀금속인 금층(112a)을 함께 사용하는 것으로 구성되어 있다. 하지만, 금과 같은 귀금속의 사용은 반도체 패키지(100)의 제조 비용을 증가시킬 가능성이 있다. 따라서, 스톱층(121)으로서 니켈층만을 사용하도록 구성해도 좋다. 하지만, 이 경우에는, 예를 들면, 도 13에 나타낸 단계에서, 솔더 레지스트(119)를 형성한 후에 전극(102)과 테스트 패드(112)의 니켈층(121b) 위에 무전해 도금을 가함으로써 금층(121a)을 형성한다.
본 발명에 의하면, 박형화를 달성할 수 있고, 또한 밀봉 수지를 관통하여 연장되어 형성되는 배선의 정밀도를 향상시킬 수 있는 반도체 패키지 및 그 제조 방법이 제공된다.

Claims (8)

  1. 반도체 칩,
    상기 반도체 칩을 밀봉하는 밀봉 수지, 및
    상기 반도체 칩에 접속되고 상기 밀봉 수지의 제 1 면으로 노출되도록 형성된 패턴 배선부와, 상기 밀봉 수지의 두께 방향으로 연장되도록 형성된 포스트부를 구비하는 배선을 포함하며, 상기 포스트부는 상기 패턴 배선부에 접속되는 일단(一端)과 상기 밀봉 수지의 상기 제 1 면과 대향하는 제 2 면으로 노출되도록 형성된 타단(他端)을 갖는 것을 특징으로 하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 패턴 배선부 위에, 외부 접속 단자가 배치된 제 1 전극과 테스트용 제 2 전극이 형성되어 있는 것을 특징으로 하는 반도체 패키지.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 포스트부는 원주 형상을 갖고 도금법에 의해서 형성되는 것을 특징으로 하는 반도체 패키지.
  4. 밀봉 수지 내에 반도체 칩이 내장된 반도체 패키지의 제조 방법으로서,
    지지 기판 위에 패턴 배선부를 형성하는 제 1 단계,
    포토 레지스트 패턴을 사용하여 상기 패턴 배선부 위에 포스트부를 도금법에 의해서 형성하는 제 2 단계,
    상기 지지 기판 위에 상기 반도체 칩을 배치함과 동시에 상기 반도체 칩을 상기 패턴 배선부에 접속시키는 제 3 단계,
    상기 포스트부와 상기 반도체 칩을 밀봉하는 밀봉 수지를 형성하는 제 4 단계, 및
    상기 지지 기판을 제거하는 제 5 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  5. 제 4 항에 있어서,
    상기 제 4 단계에서,
    상기 밀봉 수지 재료로서 액상 수지가 사용되며,
    상기 지지 기판 위에 상기 액상 수지가 배치된 후에, 상기 액상 수지가 경화되어 상기 밀봉 수지를 형성하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  6. 제 4 항에 있어서,
    상기 제 3 단계에서,
    상기 반도체 칩은 와이어 본딩에 의해 상기 패턴 배선부에 접속되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  7. 제 4 항 내지 제 6 항에 있어서,
    상기 제 1 단계에서,
    상기 패턴 배선부는 상기 지지 기판 위에 스톱층(stop layer)이 형성된 후에 형성되며,
    상기 제 5 단계에서,
    상기 지지 기판의 제거는 상기 스톱층에 의해 제지되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  8. 제 7 항에 있어서,
    상기 제 5 단계 후에, 상기 스톱층을 패터닝함으로써, 상기 패턴 배선부 위에 외부 접속 단자가 배치된 제 1 전극과 테스트용 제 2 전극이 형성되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
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