TWI541965B - 半導體封裝件及其製法 - Google Patents

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王隆源
蔡芳霖
劉正仁
陳宏棋
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Description

半導體封裝件及其製法
本發明係關於一種半導體封裝件及其製法，特別是指一種嵌埋晶片於封裝膠體內之半導體封裝件及其製法。
隨著半導體技術之日新月異、以及電子產品朝向薄型化之趨勢，半導體封裝件之尺寸或體積亦隨之不斷縮小，藉以使該半導體封裝件達到輕薄短小之目的。
第1A圖係繪示習知技術之第201208021號中華民國專利中半導體封裝件1之剖視示意圖。如圖所示，半導體封裝件1係包括：硬質板10、複數第一銲球11、晶片12、包覆層13、介電層14、第三線路層153、第一拒銲層161、第二拒銲層162以及複數第二銲球171。
該硬質板10係具有相對之第一表面10a與第二表面10b，該第一表面10a與第二表面10b上分別形成有第一線路層151及第二線路層152。該第一線路層151電性連接該第二線路層152，並具有複數連接墊154，該第一銲球 11係設置於該連接墊154上。
該晶片12係設置於該硬質板10之第一表面10a上，並具有作用面121與非作用面122。該作用面121上設有複數電極墊123，並以該非作用面122接置於該硬質板10之第一表面10a上。
該包覆層13係形成於該硬質板10之第一表面10a上，用以包覆該第一銲球11及該晶片12，並外露出該第一銲球11及晶片12之作用面121。該介電層14係形成於該包覆層13上，並具有複數開孔以外露出該第一銲球11及該晶片12之作用面121上之電極墊123。
該第三線路層153係形成於該介電層14上以電性連接該第一銲球11及該電極墊123。該第一拒銲層161係形成於該介電層14及第三線路層153上，並外露部分該第三線路層153。該第二拒銲層162係形成於該硬質板10之第二表面10b及第二線路層152上，並外露出部分該第二線路層152。
第1B圖係依據第1A圖繪示習知技術之第201208021號中華民國專利中另一半導體封裝件1'之剖視示意圖。如圖所示，半導體封裝件1'除包括第1A圖之半導體封裝件1外，亦包括半導體裝置18以及複數第三銲球172。該半導體裝置18可為半導體封裝結構，係藉由該第二銲球171接置於該第一拒銲層161所外露之第三線路層153，該第三銲球172係接置於該第二拒銲層162所外露之第二線路層152上。
上述半導體封裝件之缺點，在於將包覆於包覆層內之晶片設置於硬質板上，使得該半導體封裝件之整體厚度較厚，導致該半導體封裝件之尺寸或體積較大、材料成本亦較高。
因此，如何克服上述習知技術的問題，實已成目前亟欲解決的課題。
鑑於上述習知技術之種種缺失，本發明係提供一種半導體封裝件，其包括：第一封裝膠體，係具有相對之第一表面與第二表面；複數導電體，係形成於該第一封裝膠體內，並具有分別外露於該第一表面與該第二表面之第一連接部及第二連接部；複數連接墊，係形成於該第一封裝膠體內，並外露於該第一封裝膠體之第二表面；晶片，係嵌埋於該第一封裝膠體內，並設置於該連接墊上；以及第一線路層，係形成於該第一封裝膠體之第一表面上，並電性連接該導電體之第一連接部。
該半導體封裝件可包括：表面處理層，係形成於該第一線路層上。
該半導體封裝件可包括：第一拒銲層，係形成於該第一線路層上，並外露出部分該第一線路層；電子元件與複數導電元件，該電子元件係設置於該第一拒銲層上，並藉由該導電元件電性連接該第一線路層；以及第二封裝膠體，係形成於該第一封裝膠體上方，並包覆該第一線路層、第一拒銲層、電子元件及導電元件。
該半導體封裝件可包括：第二線路層，係形成於該第一封裝膠體之第二表面上，並電性連接該導電體之第二連接部與該連接墊；第二拒銲層，係形成於該第二線路層上，並外露出部分該第二線路層；電子元件與複數導電元件，該電子元件係設置於該第二拒銲層上，並藉由該導電元件電性連接該第二線路層；以及第二封裝膠體，係形成於該第一封裝膠體上方，並包覆該第二線路層、第二拒銲層、電子元件及導電元件。
本發明亦提供一種半導體封裝件之製法，其包括：提供具有金屬層之承載件；形成複數連接墊及複數高於該連接墊之導電體於該金屬層上；設置晶片於該連接墊上；形成第一封裝膠體於該金屬層上，以包覆該連接墊、導電體及晶片，並外露出該導電體之連接部；以及形成第一線路層於該第一封裝膠體上以電性連接該導電體之連接部。
形成該連接墊之步驟可包括：形成具有複數第一穿孔之第一阻層於該金屬層上，該第一穿孔係外露出部分該金屬層；形成該連接墊於該第一穿孔內以連接該金屬層；以及移除該第一阻層。
形成該導電體之步驟可包括：形成具有複數第二穿孔之第二阻層於該金屬層上，該第二穿孔係高於該連接墊並外露出部分該金屬層；形成該導電體於該第二穿孔內以連接該金屬層；以及移除該第二阻層。
該半導體封裝件之製法可包括：形成表面處理層於該第一線路層上。
該半導體封裝件之製法可包括：形成第一拒銲層於該第一線路層上並外露出部分該第一線路層；設置電子元件於該第一拒銲層上，並藉由複數導電元件電性連接該第一線路層；以及形成第二封裝膠體於該第一封裝膠體上方，以包覆該第一線路層、第一拒銲層、電子元件及導電元件。
該半導體封裝件之製法可包括：移除該承載件；圖案化該金屬層以形成第二線路層；形成第二拒銲層於該第二線路層上並外露出部分該第二線路層；設置電子元件於該第二拒銲層上，並藉由複數導電元件電性連接該第二線路層；以及形成第二封裝膠體於該第一封裝膠體上方，以包覆該第二線路層、第二拒銲層、電子元件及導電元件。
上述之電子元件可為半導體晶片或半導體封裝結構。
由上可知，本發明之半導體封裝件及其製法，主要係將導電體及連接墊分別形成於封裝膠體內，並將晶片嵌埋於該封裝膠體內以設置於該連接墊上，且將該導電體之連接部外露於該封裝膠體之表面，再將線路層形成於該封裝膠體之表面上以電性連接該導電體之連接部。藉此，本發明能降低該半導體封裝件之厚度，以縮小該半導體封裝件之尺寸或體積，進而減少該半導體封裝件之材料成本。
1、1'‧‧‧半導體封裝件
10‧‧‧硬質板
10a‧‧‧第一表面
10b‧‧‧第二表面
11‧‧‧第一銲球
12‧‧‧晶片
121‧‧‧作用面
122‧‧‧非作用面
123‧‧‧電極墊
13‧‧‧包覆層
14‧‧‧介電層
151‧‧‧第一線路層
152‧‧‧第二線路層
153‧‧‧第三線路層
154‧‧‧連接墊
161‧‧‧第一拒銲層
162‧‧‧第二拒銲層
171‧‧‧第二銲球
172‧‧‧第三銲球
18‧‧‧半導體裝置
2、3、4、5、6‧‧‧半導體封裝件
20‧‧‧承載件
201‧‧‧金屬層
21‧‧‧第一阻層
211‧‧‧第一穿孔
212‧‧‧連接墊
22‧‧‧第二阻層
221‧‧‧第二穿孔
222‧‧‧導電體
223‧‧‧第一連接部
224‧‧‧第二連接部
23‧‧‧晶片
24‧‧‧第一封裝膠體
241‧‧‧第一表面
242‧‧‧第二表面
25‧‧‧第一線路層
251‧‧‧第一開口
26‧‧‧表面處理層
27‧‧‧第一拒銲層
271‧‧‧第二開口
28‧‧‧第二線路層
281‧‧‧第三開口
29‧‧‧第二拒銲層
291‧‧‧第四開口
30、301‧‧‧電子元件
31、311‧‧‧銲線
32‧‧‧第二封裝膠體
33‧‧‧銲球
34‧‧‧導電元件
第1A圖係繪示習知技術之第201208021號中華民國專利中半導體封裝件之剖視示意圖；第1B圖係依據第1A圖繪示習知技術之第201208021號中華民國專利中另一半導體封裝件之剖視示意圖； 第2A圖至第2O圖係繪示本發明之半導體封裝件及其製法之第一實施例之剖視示意圖，其中，第2K'圖為第2K圖之另一態樣；第3圖係依據第2O圖繪示本發明之半導體封裝件之第二實施例之剖視示意圖；第4圖係依據第2O圖繪示本發明之半導體封裝件之第三實施例之剖視示意圖；第5圖係依據第2O圖繪示本發明之半導體封裝件之第四實施例之剖視示意圖；以及第6圖係依據第2O圖繪示本發明之半導體封裝件之第五實施例之剖視示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。
同時，本說明書中所引用之如「上」、「一」、「第一」、「第二」、「表面」及「連接部」等用語，亦僅為便於敘述 之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2A圖至第2O圖係繪示本發明之半導體封裝件及其製法之第一實施例之剖視示意圖，其中，第2K'圖為第2K圖之另一態樣。
如第2A圖所示，提供具有金屬層201之承載件20。
如第2B圖所示，形成具有複數第一穿孔211之第一阻層21於該金屬層201上，該第一穿孔211係外露出部分該金屬層201。
如第2C圖所示，形成該連接墊212於該第一穿孔211內以連接該金屬層201。
如第2D圖所示，移除該第一阻層21，以外露出該連接墊212。
如第2E圖所示，形成具有複數第二穿孔221之第二阻層22於該金屬層201上，該第二穿孔221之高度係高於該連接墊212之高度並外露出部分該金屬層201。
如第2F圖所示，形成具有第一連接部223與第二連接部224之導電體222於該第二穿孔221內以連接該金屬層201。該導電體222可為金屬柱、凸塊、銲球或針腳(pin)等。
如第2G圖所示，移除該第二阻層22，以外露出該連接墊212及該導電體222。
如第2H圖所示，設置晶片23於該連接墊212上。
如第2I圖所示，形成第一封裝膠體24於該金屬層201上，以包覆該連接墊212、導電體222及晶片23。
如第2J圖所示，薄化該第一封裝膠體24之厚度，以外露出該導電體222之第一連接部223。該第一封裝膠體24係具有分別外露出該第一連接部223及該第二連接部224之相對之第一表面241與第二表面242。
如第2K圖所示，藉由無電電鍍(electroless plating)等方式，形成第一線路層25於該第一封裝膠體24上，以電性連接該導電體222之第一連接部223。該第一線路層25係具有複數第一開口251以外露出部分該第一封裝膠體24。
此外，如第2K'圖所示之另一態樣中，亦可形成表面處理層26於第2K圖之第一線路層25上並外露出該第一開口251。該表面處理層26可由鎳、鈀、金(Ni/Pd/Au)所組成群組之合金或多層金屬其中一者所形成。
如第2L圖所示，形成具有複數第二開口271之第一拒銲層27(或絕緣層)於第2K圖之第一線路層25及第一開口251上，該第二開口271係外露出部分該第一線路層25。但在其他實施例中，亦可先形成該第一拒銲層27於第2K'圖之表面處理層26上，使該第二開口271外露出部分該表面處理層26(圖中未繪示)。
如第2M圖所示，移除該承載件20，以外露出該金屬層201。
如第2N圖所示，圖案化該金屬層201以形成具有複 數第三開口281之第二線路層28，該第三開口281係外露出部分該第一封裝膠體24之第二表面242。
如第2O圖所示，形成具有複數第四開口291之第二拒銲層29(或絕緣層)於該第二線路層28及該第三開口281上，該第四開口291係外露出部分該第二線路層28。
本發明另提供一種半導體封裝件2，如第2O圖所示。該半導體封裝件2係包括第一封裝膠體24、複數導電體222、複數連接墊212、晶片23以及第一線路層25。
該第一封裝膠體24係具有相對之第一表面241與第二表面242。該導電體222係形成於該第一封裝膠體24內，並具有分別外露於該第一表面241與該第二表面242之第一連接部223及第二連接部224。該連接墊212係形成於該第一封裝膠體24內，並外露於該第一封裝膠體24之第二表面242。該晶片23係嵌埋於該第一封裝膠體24內，並設置於該連接墊212上。
該第一線路層25係形成於該第一封裝膠體24之第一表面241上，並電性連接該導電體222之第一連接部223，且該第一線路層25具有複數第一開口251以外露出部分該第一封裝膠體24之第一表面241。
該半導體封裝件2可包括具有複數第二開口271之第一拒銲層27，係形成於該第一線路層25及該第一開口251上，該第二開口271外露出部分該第一線路層25。
該半導體封裝件2可包括具有複數第三開口281之第二線路層28，係形成於該第一封裝膠體24之第二表面242 上，並電性連接該導電體222之第二連接部224與該連接墊212，該第三開口281外露出部分該第一封裝膠體24之第二表面242。
該半導體封裝件2可包括具有複數第四開口291之第二拒銲層29，係形成於該第二線路層28及該第三開口281上，該第四開口291外露出部分該第二線路層28。
此外，如第2K'圖所示，該半導體封裝件2亦可包括表面處理層26，係形成於該第一線路層25上，並外露出該第一線路層25之第一開口251，而第2L圖之第一拒銲層27也可先形成於該表面處理層26上，使該第二開口271外露出部分該表面處理層26(圖中未繪示)。
第3圖係依據第2O圖繪示本發明之半導體封裝件之第二實施例之剖視示意圖。如圖所示，半導體封裝件3除包括第2O圖之半導體封裝件2外，亦包括電子元件30、電子元件301、複數銲線31、複數銲線311、第二封裝膠體32以及複數銲球33。
該電子元件30與該電子元件301均可為晶片，並依序設置於該第二拒銲層29上。該電子元件30係藉由該銲線31電性連接該第四開口291所外露之第二線路層28，該電子元件301係藉由該銲線311電性連接該電子元件30。
該第二封裝膠體32係形成於該第一封裝膠體24上方，並包覆該第二線路層28、第二拒銲層29、電子元件30、電子元件301、銲線31及銲線311。該銲球33係接置於該第二開口271所外露之第一線路層25上。
上述半導體封裝件3之製法，除包括第2A圖至第2O圖之製法外，亦包括依序設置該電子元件30與該電子元件301於該第二拒銲層29上，並藉由該銲線31電性連接該電子元件30與該第四開口291所外露之第二線路層28，且藉由該銲線311電性連接該電子元件301與該電子元件30，再形成該第二封裝膠體32於該第一封裝膠體24上方，以包覆該第二線路層28、第二拒銲層29、電子元件30及電子元件301，另接置該銲球33於該第二開口271所外露之第一線路層25上。
第4圖係依據第2O圖繪示本發明之半導體封裝件之第三實施例之剖視示意圖。如圖所示，半導體封裝件4除包括第2O圖之半導體封裝件2外，亦包括電子元件30、複數銲球33以及複數導電元件34。
該電子元件30可為半導體晶片或半導體封裝結構，係設置於該第二拒銲層29上，並藉由該導電元件34電性連接該第四開口291所外露之第二線路層28。該銲球33係接置於該第二開口271所外露之第一線路層25上。該導電元件34可為銲球或凸塊等。
上述半導體封裝件4之製法，除包括第2A圖至第2O圖之製法外，亦包括設置該電子元件30於該第二拒銲層29上，並藉由該導電元件34電性連接該電子元件30與該第四開口291所外露之第二線路層28，另接置該銲球33於該第二開口271所外露之第一線路層25上。
第5圖係依據第2O圖繪示本發明之半導體封裝件之 第四實施例之剖視示意圖。如圖所示，半導體封裝件5除包括第2O圖之半導體封裝件2外，亦包括電子元件30、複數導電元件34、第二封裝膠體32以及複數銲球33。
該電子元件30可為半導體晶片或半導體封裝結構，係設置於該第二拒銲層29上，並藉由該導電元件34電性連接該第四開口291所外露之第二線路層28。該導電元件34可為銲球或凸塊等。該第二封裝膠體32係形成於該第一封裝膠體24上方，並包覆該第二線路層28、第二拒銲層29、電子元件30及導電元件34。該銲球33係接置於該第二開口271所外露之第一線路層25上。
上述半導體封裝件5之製法，除包括第2A圖至第2O圖之製法外，亦包括設置該電子元件30於該第二拒銲層29上，並藉由該導電元件34電性連接該電子元件30與該第四開口291所外露之第二線路層28，再形成該第二封裝膠體32於該第一封裝膠體24上方，以包覆該第二線路層28、第二拒銲層29及電子元件30，另接置該銲球33於該第二開口271所外露之第一線路層25上。
第6圖係依據第2O圖繪示本發明之半導體封裝件之第五實施例之剖視示意圖。如圖所示，半導體封裝件6除包括第20圖之半導體封裝件2並將其上下倒置外，亦包括電子元件30、複數導電元件34、第二封裝膠體32以及複數銲球33。
該電子元件30可為半導體晶片或半導體封裝結構，係設置於該第一拒銲層27上，並藉由該導電元件34電性連 接該第二開口271所外露之第一線路層25。該導電元件34可為銲球或凸塊等。該第二封裝膠體32係形成於該第一封裝膠體24上方，並包覆該第一線路層25、第一拒銲層27、電子元件30及導電元件34。該銲球33係接置於該第四開口291所外露之第二線路層28上。
上述半導體封裝件6之製法，除包括第2A圖至第2O圖之製法並將半導體封裝件2上下倒置外，亦包括設置該電子元件30於該第一拒銲層27上，並藉由該導電元件34電性連接該電子元件30與該第二開口271所外露之第一線路層25，再形成該第二封裝膠體32於該第一封裝膠體24上方，以包覆該第一線路層25、第一拒銲層27、電子元件30及導電元件34，另接置該銲球33於該第四開口291所外露之第二線路層28上。
由上可知，本發明之半導體封裝件及其製法，主要係將導電體及連接墊分別形成於封裝膠體內，並將晶片嵌埋於該封裝膠體內以設置於該連接墊上，且將該導電體之連接部外露於該封裝膠體之表面，再將線路層形成於該封裝膠體之表面上以電性連接該導電體之連接部。藉此，本發明可省略習知技術之硬質板，故能降低該半導體封裝件之厚度，以縮小該半導體封裝件之尺寸或體積，進而減少該半導體封裝件之材料成本。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修 改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2‧‧‧半導體封裝件
212‧‧‧連接墊
222‧‧‧導電體
223‧‧‧第一連接部
224‧‧‧第二連接部
23‧‧‧晶片
24‧‧‧第一封裝膠體
241‧‧‧第一表面
242‧‧‧第二表面
25‧‧‧第一線路層
251‧‧‧第一開口
27‧‧‧第一拒銲層
271‧‧‧第二開口
28‧‧‧第二線路層
281‧‧‧第三開口
29‧‧‧第二拒銲層
291‧‧‧第四開口

Claims (22)

  1. 一種半導體封裝件，其包括：第一封裝膠體，係具有相對之第一表面與第二表面；複數導電體，係形成於該第一封裝膠體內，並具有分別外露於該第一表面與該第二表面之第一連接部及第二連接部；複數連接墊，係形成於該第一封裝膠體內，並外露於該第一封裝膠體之第二表面；晶片，係嵌埋於該第一封裝膠體內，並設置於該連接墊上；第一線路層，係形成於該第一封裝膠體之第一表面上，並電性連接該導電體之第一連接部；以及第二線路層，係形成於該第一封裝膠體之第二表面上並電性連接該連接墊，其中，該第一封裝膠體係形成於該晶片與該第二線路層之間以包覆該連接墊。
  2. 如申請專利範圍第1項所述之半導體封裝件，復包括表面處理層，係形成於該第一線路層上。
  3. 如申請專利範圍第1項所述之半導體封裝件，復包括第一拒銲層，係形成於該第一線路層上，並外露出部分該第一線路層。
  4. 如申請專利範圍第3項所述之半導體封裝件，復包括電子元件與複數導電元件，該電子元件係設置於該第一拒銲層上，並藉由該導電元件電性連接該第一線路 層。
  5. 如申請專利範圍第4項所述之半導體封裝件，復包括第二封裝膠體，係形成於該第一封裝膠體上方，並包覆該第一線路層、第一拒銲層、電子元件及導電元件。
  6. 如申請專利範圍第1項所述之半導體封裝件，其中，該第二線路層復電性連接該導電體之第二連接部。
  7. 如申請專利範圍第6項所述之半導體封裝件，復包括第二拒銲層，係形成於該第二線路層上，並外露出部分該第二線路層。
  8. 如申請專利範圍第7項所述之半導體封裝件，復包括電子元件與複數導電元件，該電子元件係設置於該第二拒銲層上，並藉由該導電元件電性連接該第二線路層。
  9. 如申請專利範圍第8項所述之半導體封裝件，復包括第二封裝膠體，係形成於該第一封裝膠體上方，並包覆該第二線路層、第二拒銲層、電子元件及導電元件。
  10. 如申請專利範圍第4項或第8項所述之半導體封裝件，其中，該電子元件係為半導體晶片或半導體封裝結構。
  11. 一種半導體封裝件之製法，其包括：提供具有金屬層之承載件；形成複數連接墊及複數高於該連接墊之導電體於該承載件之金屬層上；設置晶片於該連接墊上； 形成第一封裝膠體於該承載件之金屬層上，以包覆該連接墊、導電體及晶片，並外露出該導電體之連接部，且該連接墊接觸該第一封裝膠體；以及形成第一線路層於該第一封裝膠體上以電性連接該導電體之連接部。
  12. 如申請專利範圍第11項所述之半導體封裝件之製法，其中，形成該連接墊之步驟係包括：形成具有複數第一穿孔之第一阻層於該金屬層上，該第一穿孔係外露出部分該金屬層；形成該連接墊於該第一穿孔內以連接該金屬層；以及移除該第一阻層。
  13. 如申請專利範圍第11項所述之半導體封裝件之製法，其中，形成該導電體之步驟係包括：形成具有複數第二穿孔之第二阻層於該金屬層上，該第二穿孔係高於該連接墊並外露出部分該金屬層；形成該導電體於該第二穿孔內以連接該金屬層；以及移除該第二阻層。
  14. 如申請專利範圍第11項所述之半導體封裝件之製法，復包括形成表面處理層於該第一線路層上。
  15. 如申請專利範圍第11項所述之半導體封裝件之製法，復包括形成第一拒銲層於該第一線路層上並外露出部 分該第一線路層。
  16. 如申請專利範圍第15項所述之半導體封裝件之製法，復包括設置電子元件於該第一拒銲層上，並藉由複數導電元件電性連接該第一線路層。
  17. 如申請專利範圍第16項所述之半導體封裝件之製法，復包括形成第二封裝膠體於該第一封裝膠體上方，以包覆該第一線路層、第一拒銲層、電子元件及導電元件。
  18. 如申請專利範圍第11項所述之半導體封裝件之製法，復包括：移除該承載件；以及圖案化該金屬層以形成第二線路層。
  19. 如申請專利範圍第18項所述之半導體封裝件之製法，復包括形成第二拒銲層於該第二線路層上並外露出部分該第二線路層。
  20. 如申請專利範圍第19項所述之半導體封裝件之製法，復包括設置電子元件於該第二拒銲層上，並藉由複數導電元件電性連接該第二線路層。
  21. 如申請專利範圍第20項所述之半導體封裝件之製法，復包括形成第二封裝膠體於該第一封裝膠體上方，以包覆該第二線路層、第二拒銲層、電子元件及導電元件。
  22. 如申請專利範圍第16項或第20項所述之半導體封裝件之製法，其中，該電子元件係為半導體晶片或半導體封裝結構。
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