TWI566330B - 電子封裝結構之製法 - Google Patents

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Description

電子封裝結構之製法
本發明係有關一種封裝技術，尤指一種電子封裝結構之製法。
隨著電子產業的蓬勃發展，電子產品也逐漸邁向多功能、高性能的趨勢。為了滿足半導體封裝件微型化(miniaturization)的封裝需求，係朝降低承載晶片之封裝基板的厚度發展。
第1A至1F圖係為習知無核心層(coreless)之半導體封裝件1之製法之剖視示意圖。
如第1A圖所示，提供一如銅之金屬載板10，該金屬載板10具有相對之第一側10a及第二側10b。
如第1B圖所示，進行半蝕刻製程，以蝕刻移除該金屬載板10之第一側10a之部分材質，以形成複數凹槽100及相對之導電柱11。
如第1C圖所示，於該凹槽100中填充第一封裝膠體12，並使該些導電柱11外露於該第一封裝膠體12。
如第1D圖所示，於該第一封裝膠體12與導電柱11 上電鍍形成一線路層13，再於該線路層13上形成一表面處理層14，其中，該線路層13具有複數置晶墊131與複數電性連接墊130。
如第1E圖所示，將一半導體晶片15接置於該置晶墊131上，並利用複數銲線16電性連接該半導體晶片15與該電性連接墊130。之後，於該第一封裝膠體12及該線路層13上形成包覆該半導體晶片15與該些銲線16之第二封裝膠體17。
如第1F圖所示，蝕刻移除該金屬載板10之第二側10b之材質，以外露出該些導電柱11下側及該第一封裝膠體12下側。之後，於各該導電柱11下側植設複數銲球18，並進行切單作業。
惟，於習知半導體封裝件1之製法中，半蝕刻製程無法製作出更精密之細間距(fine pitch)的線路層13，且於半蝕刻製程之後，進行製作該第一封裝膠體12時，不易控制該第一封裝膠體12填入每一個凹槽100之量，故會發生應力不均而破裂(crack)之問題。
因此，如何克服上述習知技術之種種問題，實已成目前亟欲解決的課題。
鑑於上述習知技術之種種缺失，本發明係提供一種電子封裝結構之製法，係包括：鍍出複數導電柱於一承載件上；形成絕緣層於該承載件與該些導電柱上，且該絕緣層具有相對之第一表面與第二表面，並以該第二表面結合於 該承載件上；形成線路層於該絕緣層之第一表面上，且該線路層電性連接該些導電柱；設置至少一電子元件於該線路層上，且該電子元件電性連接該線路層；以及移除該承載件，使該導電柱之端面外露於該絕緣層之第二表面。
前述之製法中，於移除該承載件後，形成一表面處理層於該導電柱之端面上。
本發明復提供一種電子封裝結構之製法，係包括：鍍出複數導電柱於一承載件上；形成絕緣層於該承載件與該些導電柱上，且該絕緣層具有相對之第一表面與第二表面，並以該第二表面結合於該承載件上；形成線路層於該絕緣層之第一表面上，且該線路層電性連接該些導電柱；移除該承載件，使該導電柱之端面外露於該絕緣層之第二表面；以及設置至少一電子元件於該線路層上，且該電子元件電性連接該線路層。
前述之製法中，於設置該電子元件前，形成一表面處理層於該導電柱之端面上。
前述之兩種製法中，該承載件具有一板體、分別設於該板體相對兩側之第一金屬層及第二金屬層。
前述之兩種製法中，該絕緣層係為模壓製程製作之封裝膠體。
前述之兩種製法中，該導電柱之另一端面係齊平該絕緣層之第一表面。
前述之兩種製法中，復包括於設置該電子元件前，形成一表面處理層於該線路層上。
前述之兩種製法中，復包括形成封裝膠體於該絕緣層之第一表面上，以包覆該電子元件。
另外，前述之兩種製法中，復包括於移除該承載件後，設置複數導電元件於該絕緣層之第二表面上，使該些導電元件電性連接各該導電柱。
由上可知，本發明之電子封裝結構之製法中，主要藉由鍍出增長方式形成該導電柱，以得到更精密之細間距且結構強之線路層，並可減少該絕緣層發生應力不均而破裂之問題。
1‧‧‧半導體封裝件
10‧‧‧金屬載板
10a‧‧‧第一側
10b‧‧‧第二側
100‧‧‧凹槽
11,21‧‧‧導電柱
12‧‧‧第一封裝膠體
13,23‧‧‧線路層
130,230‧‧‧電性連接墊
131‧‧‧置晶墊
14,24,24’‧‧‧表面處理層
15‧‧‧半導體晶片
16‧‧‧銲線
17‧‧‧第二封裝膠體
18‧‧‧銲球
2‧‧‧電子封裝結構
20‧‧‧承載件
200‧‧‧板體
201‧‧‧第一金屬層
202‧‧‧第二金屬層
21a‧‧‧上端面
21b‧‧‧下端面
22‧‧‧絕緣層
22a‧‧‧第一表面
22b‧‧‧第二表面
231‧‧‧導電跡線
25‧‧‧電子元件
26‧‧‧導電凸塊
27‧‧‧封裝膠體
28‧‧‧導電元件
第1A至1F圖係為習知無核心層之半導體封裝件之製法之剖視示意圖；以及第2A至2F圖係為本發明之電子封裝結構之製法之剖視示意圖；其中，第2D’及2E’圖係為第2D及2E圖之另一實施例之剖視示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功 效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上”、“下”、“第一”、“第二”及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2A至2F圖係為本發明之電子封裝結構2之製法之剖視示意圖。
如第2A圖所示，提供一承載件20，該承載件20具有一板體200、分別設於該板體200上、下兩側之第一金屬層201及第二金屬層202。
於本實施例中，該板體200之材質為玻纖材質(如FR4)，且該第一與第二金屬層201,202係為銅箔，使該承載件20作為銅箔基板(Copper clad laminate，簡稱CCL)。有關銅箔基板之種類繁多，且為業界所熟知，故不再贅述。
如第2B圖所示，於該第一金屬層201上形成圖案化光阻(圖略)，再於該圖案化光阻中電鍍或沉積形成複數如銅柱之導電柱21於該第一金屬層201上
如第2C圖所示，於移除光阻後，形成一絕緣層22於該第一金屬層201與該些導電柱21上，再形成一線路層23於該絕緣層22上，且該線路層23電性連接該些導電柱21。
於本實施例中，該絕緣層22係為模壓(molding)製程製作之封裝膠體，且該絕緣層22具有相對之第一表面 22a與第二表面22b，並以該第二表面22b結合於該第一金屬層201上。
再者，於形成該絕緣層22以覆蓋該第一金屬層201與該些導電柱21上後，可透過研磨該絕緣層22，使該些導電柱21外露於該絕緣層22之第一表面22a，且該導電柱21之上端面21a係齊平該絕緣層22之第一表面22a。
又，該線路層23具有複數導電跡線231與複數電性連接墊230。
如第2D圖所示，設置一電子元件25於該線路層23上，且該電子元件25電性連接該些電性連接墊230。接著，形成封裝膠體27於該絕緣層22之第一表面22a上，以包覆該電子元件25。
於本實施例中，該電子元件25係藉由複數如銲球之導電凸塊26電性連接該些電性連接墊230。於其它實施例中，該電子元件25亦可藉由打線(即金線，圖略)電性連接該些電性連接墊230。
再者，該電子元件25係為主動元件、被動元件或其組合者，且該主動元件係例如半導體晶片，而該被動元件係例如電阻、電容及電感。於此，該電子元件25係為主動元件。
又，可先形成一表面處理層24於該線路層23上，再設置該電子元件25於該線路層23上。
另外，該表面處理層24係為有機保銲膜(Organic Solderability Preservatives，簡稱OSP)、鎳、鈀、金或銀 層等。
如第2E圖所示，移除該承載件20，使該些導電柱21之下端面21b外露於該絕緣層22之第二表面22b。
於其它實施例中，於形成該線路層23之後，亦可先移除該承載件20，如第2D’圖所示，再分別形成一表面處理層24,24’於該線路層23與該導電柱21之下端面21b上，之後才設置該電子元件25與形成該封裝膠體27，如第2E’圖所示。
如第2F圖所示，設置複數如銲球之導電元件28於各該導電柱21之下端面21b上。
本發明之製法藉由如電鍍或沉積方式鍍出導電柱21，可使各該導電柱21之間的距離更小，以得到更精密之細間距(fine pitch)且結構強之線路層23，並可減少該絕緣層22發生應力不均而破裂之問題。
另外，該線路層23可配合該電子元件25之接腳需求，以設計出更佳的佈線(layout)。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
20‧‧‧承載件
21‧‧‧導電柱
22‧‧‧絕緣層
22a‧‧‧第一表面
22b‧‧‧第二表面
23‧‧‧線路層
230‧‧‧電性連接墊
231‧‧‧導電跡線
24‧‧‧表面處理層
25‧‧‧電子元件
26‧‧‧導電凸塊
27‧‧‧封裝膠體

Claims (10)

  1. 一種電子封裝結構之製法，係包括：鍍出複數導電柱於一承載件上；形成絕緣層於該承載件與該些導電柱上，其中，該絕緣層具有相對之第一表面與第二表面，並以該第二表面結合於該承載件上，且該導電柱之上端面係齊平該絕緣層之第一表面，該導電柱之下端面係齊平該絕緣層之第二表面；形成線路層於該絕緣層之第一表面上，且令該線路層電性連接該些導電柱；設置至少一電子元件於該線路層上，且令該電子元件電性連接該線路層；以及移除該承載件，使該導電柱之端面外露於該絕緣層之第二表面。
  2. 一種電子封裝結構之製法，係包括：鍍出複數導電柱於一承載件上；形成絕緣層於該承載件與該些導電柱上，其中，該絕緣層具有相對之第一表面與第二表面，並以該第二表面結合於該承載件上，且該導電柱之上端面係齊平該絕緣層之第一表面，該導電柱之下端面係齊平該絕緣層之第二表面；形成線路層於該絕緣層之第一表面上，且令該線路層電性連接該些導電柱；移除該承載件，使該導電柱之端面外露於該絕緣 層之第二表面；以及設置至少一電子元件於該線路層上，且令該電子元件電性連接該線路層。
  3. 如申請專利範圍第1或2項所述之電子封裝結構之製法，其中，該承載件具有一板體、分別設於該板體相對兩側之第一金屬層及第二金屬層。
  4. 如申請專利範圍第1或2項所述之電子封裝結構之製法，其中，該絕緣層係以模壓方式形成之封裝膠體。
  5. 如申請專利範圍第1或2項所述之電子封裝結構之製法，其中，該導電柱之另一端面係齊平該絕緣層之第一表面。
  6. 如申請專利範圍第1或2項所述之電子封裝結構之製法，復包括於設置該電子元件前，形成一表面處理層於該線路層上。
  7. 如申請專利範圍第1項所述之電子封裝結構之製法，復包括於移除該承載件後，形成一表面處理層於該導電柱之端面上。
  8. 如申請專利範圍第2項所述之電子封裝結構之製法，復包括於設置該電子元件前，形成一表面處理層於該導電柱之端面上。
  9. 如申請專利範圍第1或2項所述之電子封裝結構之製法，復包括形成封裝膠體於該絕緣層之第一表面上，以包覆該電子元件。
  10. 如申請專利範圍第1或2項所述之電子封裝結構之製 法，復包括於移除該承載件後，設置複數導電元件於該絕緣層之第二表面上，使該些導電元件電性連接各該導電柱。
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