JP2002026236A - 半導体素子の実装構造およびその実装方法 - Google Patents

半導体素子の実装構造およびその実装方法

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semiconductor
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Landscapes

  • Wire Bonding (AREA)

Abstract

(57)【要約】 【課題】 １枚の基板に複数の半導体素子を実装する従
来の実装構造の欠点を解消し、任意のサイズの２つの半
導体素子を自由に高密度に実装でき、さらに、それぞれ
の半導体素子の多ピン化に対応することが可能であり、
さらに高速化が可能な半導体素子の実装構造を提供す
る。 【解決手段】 配線された基板への半導体素子の実装構
造において、少なくとも１以上の第１の半導体素子１
が、その電極部を基板に対向させる形で基板７に設けら
れている接続用電極部と電気的に接続され、かつ、該第
１の半導体素子１の裏面上に、裏面同士が対向するよう
に、少なくとも１以上の第２の半導体素子４が搭載さ
れ、該第２の半導体素子４の電極部と該基板７の接続用
電極部が電気的に接続されていることを特徴とする半導
体素子の実装構造。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体素子を高密
度に実装する半導体素子の実装構造およびその実装方法
に関するものである。
【０００２】
【従来の技術】従来、Ｓｉチップに代表される半導体素
子は、リードフレームを有するダイパッド上に搭載さ
れ、半導体素子の電極部とリードフレームのリードとを
ワイヤーボンダーによりφ２０〜１００μｍの極細の金
線等を用いて接続された後、トランスファーモールドに
よって樹脂封止し、半導体装置である半導体パッケージ
を形成していた。
【０００３】そして、半導体素子への回路素子の高集積
化が進むにつれ、電極部の数が近年急速に増大し、半導
体パッケージとしては、多ピン化していく一方であっ
た。
【０００４】一方、半導体素子を使用する機器は、より
小型薄型化が求められたり、あるいは、より高機能な性
能を要求されることから、機器メーカとしては、半導体
素子をより高密度に実装するため、より小型の半導体パ
ッケージを求めてきた。
【０００５】そこで、２つ以上の半導体素子（半導体パ
ッケージ）を実装するのではなく、米国特許第５４９６
９６７号，米国特許第５６１５０８９号，米国特許第５
６４６８２８号，米国特許第５６４６８２９号，米国特
許第５７１９４４０号などに示されるように、１つの半
導体パッケージの中に複数の半導体素子（Ｓｉチップ）
を内蔵させることにより、１つは、製品に使用される際
の実装面積（パッケージ面積）を削減し、２つ目として
は、パッケージ内部で半導体素子間の接続を行うことに
より、パッケージの入出力ピン数を削減してパッケージ
サイズを減少させ、より高密度な実装をはかる方法が提
案されてきている。
【０００６】例えば、図５に米国特許第５６４６８２８
号，米国特許第５７１９４４０号などで開示された従来
の実装構造の模式的断面図を示す。図５中、５１は第１
の半導体素子であるＳｉチップ、５２は第２の半導体素
子電極部上に設けられたはんだボール、５４は第２の半
導体素子であるＳｉチップ、５６は金ワイヤー、５７は
第１、第２の半導体素子と接続される電極部を有し配線
が形成された基板、５８は第１、第２の半導体素子の封
止用樹脂である。
【０００７】図５に示す従来の実装構造では、まずダイ
ボンディングペーストを基板５７上に塗布し、その上に
第1の半導体素子であるSiチップ51を電極部が上になる
ようにマウントし、固着する。次にこの第1の半導体素
子であるSiチップ５１表面に設けられた電極部と第2の
半導体素子であるSiチップ５４の電極部に設けられたは
んだボール５２とを位置合わせし、両者を加熱すること
ではんだボール５２を溶融させ第1の半導体素子であるS
iチップ５１の電極と第2の半導体素子であるSiチップ５
４の電極とを接合する。つぎに、この第1の半導体素子
であるSiチップ５１と第2の半導体素子であるSiチップ
との間にアンダフィル材と呼ばれる補強用樹脂を注入し
硬化させる。その後、第1の半導体素子であるSiチップ
５１のチップ周辺に設けられている外部との接続用電極
と基板５７上に設けられた電極とを金ワイヤーを用いた
ワイヤーボンディングにより接続し、これらの半導体素
子や金ワイヤーを保護する目的で、トランスファーモー
ルド法あるいはポッティング法、印刷法により封止樹脂
により覆ってしまう。
【０００８】図５に示した従来例は、半導体素子と半導
体素子を直接接続することにより、半導体素子間の配線
長を短縮することが可能となり、信号をより高速高周波
で伝送させることが可能としている。
【０００９】さらに、このような１つのパッケージ内に
２つ以上の半導体素子を入れるものとして、図６に示す
ようなフラッシュメモリーとＳ−ＲＡＭといった異なる
半導体プロセスで製造された半導体素子を見かけ上１つ
の半導体素子のように実装することが可能となる。
【００１０】図６中、６１は第１の半導体素子であるフ
ラッシュメモリー、６４は第２の半導体素子であるＳ−
ＲＡＭ、６６は金ワイヤー、６７は第１、第２の半導体
素子と接続される電極部を有し配線が形成された基板、
６８は封止用樹脂、６９は半田ボールである。
【００１１】図6においては、基板６８上に第1の半導体
素子であるフラッシュメモリー６１をマウント後，フラ
ッシュメモリー６１の能動領域上に絶縁性の接着シート
を貼り付け、その上に第2の半導体素子であるS-RAM６４
をマウントし固着させる。つぎに、S-RAM６４の電極部
に金ワイヤーとワイヤーボンダーを用いて金のボールバ
ンプを形成する。つぎに、同様に金ワイヤーとワイヤー
ボンダーによるワイヤーボンディングにより、フラッシ
ュメモリー61の電極部と基板６７の電極、基板６７の電
極部とS-RAM６４の電極部とを接続する。その際、第２
の半導体素子であるＳ−ＲＡＭ６４と基板６７との接続
は、通常とは異なり金ワイヤー６６のループ高さが高く
なりパッケージ厚みが厚くなることを避ける目的で、基
板67の電極側を１ｓｔボンディングとし、Ｓ−ＲＡＭ６
４の電極部に設けられた金ボールバンプが２ｎｄボンデ
ィングになるようにしてある。このようにそれぞれの半
導体素子を基板６７と接続した後、トランスファーモー
ルド法により封止樹脂にて素子を封止する。なお、本従
来例では、半導体パッケージであり、この後の２次実装
にてメイン基板と接続されるため、メイン基板との接続
用のはんだボール６９を基板６７の裏面側に設けられて
いる電極部上に配置し、リフロー工程を用いて基板６７
の電極部と接続させてある。
【００１２】
【発明が解決しようとする課題】しかしながら、上記従
来例にある半導体素子の実装構造では、下記に述べるよ
うな問題点が存在した。
【００１３】（１）第１の半導体素子の能動領域（トラ
ンジスターが形成された領域）上に第２の半導体素子を
マウントするため、第２の半導体素子をマウントする際
わずかな素子の傾きや、第２の半導体素子を第１の半導
体素子に接着する接着剤中に含まれる異物等により第１
の半導体素子の能動領域を破壊してしまうことが多い。
【００１４】（２）第１、第２の半導体素子ともに電極
部は、同一方向を向いているため、それぞれの半導体素
子の電極を接続させるには各々の電極部を露出させてお
かなければならず、そのため、必然的に第２の半導体素
子は、第１の半導体素子の電極部が形成されている領域
より小さくなければならず、実装する半導体素子に対し
て大きさの制約が大きい。
【００１５】さらに、第２の半導体素子をマウントする
際に用いる接着剤が、マウント時に押しつぶされ広がる
が、この広がった接着剤が、第１の半導体素子の電極部
に達しないようにしなければならず、第２の半導体素子
の大きさは、第１の半導体素子に比べかなり小さいもの
でなければならなくなる。
【００１６】（３）第２の問題点と同じ原因により半導
体素子の電極部からの引き出しが同一方向から行うこと
により、電極部数が増大すると接続を行う金ワイヤーの
密度が高くなって金ワイヤーがショートしたり、ワイヤ
ーボンディング中にキャピラリと干渉して断線する。
【００１７】また、同一方向に引き出されるため、接続
される基板やリードフレームの半導体素子電極部と接続
する接続用電極部（ワイヤーボンディングのセカンド
側）の密度が高くなり、多ピン化に対応することが難し
い。
【００１８】（４）リードフレームあるいは、基板の両
面に半導体素子をマウントする構造の場合、半導体素子
の接続するためのワイヤーボンディングを両面で行わな
ければならないが、この場合には、反対面のワイヤーボ
ンディングを行う際に最初に形成された金ワイヤーを避
けて固定しなければならず、しっかりと固定することが
難しくワイヤーボンディング接合時の超音波が逃げ安定
した接合が行えなかったり、最初に張った金ワイヤーを
変形させてしまう。
【００１９】（５）第１の半導体素子あるいは、基板上
に第２の半導体素子を実装した後、第１の半導体素子を
基板に接続する方法では、両者の不良率が掛け合わせに
なり、大幅な歩留まりの低下を発生させる。そのため、
製造コストの上昇が避けられない。
【００２０】（６）従来の構造では、第２の半導体素子
の基板（Ｓｉサブストレート）は、第１の半導体素子の
能動領域上あるいは、フェイスダウン接続されているこ
とから電気的に浮いている状態しかとることができず、
回路的にアナログ要素を有する場合にノイズが乗りやす
い。
【００２１】（７）第１の半導体素子の能動領域上に第
２の半導体素子が実装されていることから、第１の半導
体素子の発熱が第２の半導体素子に伝わりやすく、第２
の半導体素子の動作保証温度範囲をきわめて小さなもの
としてしまう。特に、第１、第２の半導体素子の能動領
域が対向するような構造の場合には、お互いの発熱によ
り動作温度範囲がより小さくなる。このことは、半導体
素子が高速駆動できなくなることとを意味し、半導体素
子の高速高周波化ができなくなる。
【００２２】（８）第１の半導体素子あるいは基板上に
はんだ材を用いたフリップチップ実装で第２の半導体素
子を接続し、第１の半導体素子をワイヤーボンディング
で基板あるいはリードフレームと接続する場合、第１の
半導体素子の第２の半導体素子との接続部は、はんだ材
用にバリアメタル処理をする必要があり、さらに第１の
半導体素子からの接続を行う部分には、金ワイヤーボン
ディング用の表面処理をしなければならず、１つの半導
体素子電極上で異なる表面処理を行わなければならなく
なり、非常にコストアップする。
【００２３】本発明が解決しようとする課題は、１枚の
基板に複数の半導体素子を実装する従来の実装構造の欠
点を解消し、任意のサイズの２つの半導体素子を自由に
高密度に実装でき、さらに、それぞれの半導体素子の多
ピン化に対応することが可能であり、さらに高速化が可
能な半導体素子の実装構造を提供することにある。
【００２４】
【課題を解決するための手段】本発明は、上記従来の実
装構造の課題を解決するための本発明の半導体素子の実
装構造は、配線された基板への半導体素子の実装構造に
おいて、少なくとも１以上の第１の半導体素子が、その
電極部を基板に対向させる形で基板に設けられている接
続用電極部と電気的に接続され、かつ、該第１の半導体
素子の裏面上に、裏面同士が対向するように、少なくと
も１以上の第２の半導体素子が搭載され、該第２の半導
体素子の電極部と該基板の接続用電極部が電気的に接続
されていることを特徴とするものである。
【００２５】また、本発明の半導体素子の実装方法は、
配線された基板に少なくとも１以上の第１の半導体素子
をフェイスダウン方式で接続する工程と、第１の半導体
素子の裏面に少なくとも１以上の第２の半導体素子を裏
面同士が対向するように搭載する工程と、第２の半導体
素子の電極部と基板の接続用電極部を接続する工程と、
半導体素子と基板を樹脂により封止する工程を有するこ
とを特徴とするものである。
【００２６】その詳細について以下に述べる。
【００２７】
【発明の実施の形態】本発明の半導体素子の実装構造に
おいて、配線された基板へ少なくとも１以上の第１の半
導体素子をその電極部を基板に対向させる形で基板に設
けられている接続用電極部と電気的に接続する。すなわ
ち、フェイスダウン方式で、第１の半導体素子を基板に
接続するものである。
【００２８】第１の半導体素子を基板にフェイスダウン
方式で接続させる方法としては、様々な方式があるが、
このフェイスダウン方式で接続させる方式については、
限定されない。
【００２９】フェイスダウン方式の１つとして、例えば
第１の半導体素子電極部にバリアメタル層を蒸着または
スパッターにより形成し、その上にはんだバンプを同様
に蒸着、スパッターにより形成した後、加熱工程を通す
ことで、電極上にはんだボールを形成させ、このはんだ
ボールと基板の電極とが対向するように半導体素子を配
置した後、再び加熱することで接合させる従来からある
フリップチップ実装がある。さらに、同系統の他の実装
方法として半導体素子の電極部にワイヤーボンディング
装置を改造した金ボール形成装置により金ボールのみを
形成させる金スタッドバンプ法を用いた後、基板電極上
にはんだ材を供給し、その上に金スタッドバンプが形成
された半導体素子を配置し加熱工程を通すことで、金ス
タッドバンプと基板電極とをはんだ材により接続させる
方法もある。
【００３０】この場合、第１の半導体素子は、はんだボ
ールあるいは金スタッドバンプにより基板より持ち上げ
られた形で接続されており、基板と第１の半導体素子の
間には空間が生じる。そこで、接続部を補強し接続信頼
性を得るため、この空間をアンダーフィル材と呼ばれる
絶縁性の補強樹脂により充填する。
【００３１】さらに、上述の金スタッドバンプあるい
は、半導体素子がウエハー状態の段階で表面に導電性膜
を形成し、その上にレジスト材を電極部以外に形成させ
た後、導電性膜を共通電極として電気メッキにより半導
体素子電極上に金バンプを形成させるメッキバンプ付き
の半導体素子と基板とを対向させ、その間に異方性導電
膜を挟むかまたは異方性導電接着剤で接着し、加圧およ
び加熱することで接続させる方法も使用してもよい。こ
の場合には、異方性導電膜等の接着剤成分が第１の半導
体素子と基板との間を密着することから上述のアンダー
フィル材は、不要となる。
【００３２】いずれの場合にしても、フェイスダウン方
式で半導体素子電極部の表面処理を行うのは、第１の半
導体素子のみであり、さらにその表面処理は一種類のみ
である。
【００３３】第１の半導体素子に関しては、このような
フェイスダウン接続を行うことにより、基板に設けられ
た第１の半導体素子用の電極部は、素子の下であること
から、第２の半導体用の電極部を設ける領域を圧迫する
ことがなく、多ピンの半導体素子同士の接続が可能とな
る。
【００３４】また、第１の半導体素子の接続部が外部に
露出しないことから、製造工程中の破壊もなくなる。さ
らに、この第１の半導体素子が実装された状態で検査を
行うことにより、第１の半導体素子の不良を選別でき、
選別された良品部のみに第２の半導体素子を搭載できる
ようになり、製造歩留まりを大幅に向上させることが可
能となる。
【００３５】一方、第１の半導体素子の発熱に関して
も、発熱源である能動領域が放熱方向の基板に非常に近
い位置で実装されることから、放熱性に関しても有利で
あり、第２の半導体素子へ与える熱影響を小さくするこ
とが可能となる。
【００３６】次に、第２の半導体素子を第１の半導体素
子の裏面上に第２の半導体素子の裏面が対向するように
搭載するが、このとき、第１の半導体素子の能動領域
は、フェイスダウンで実装されていることから第２の半
導体素子をマウントする際第１の半導体素子を破壊する
ことはない。
【００３７】本発明における半導体素子の「裏面」と
は、電極部が設けられた面の反対側の面を意味するもの
である。なお、以下、電極部を設けた面を「表面」と称
する場合がある。
【００３８】その際、両半導体素子は裏面同士の接着で
あることから、導電性粒子が入っている導電性接着剤で
あっても第１の半導体素子の表面保護膜を導電性粒子が
突き破り、能動領域を破壊することはなく、第２の半導
体素子と第１の半導体素子の基板電位を同電位にするこ
とも可能となる。
【００３９】また裏面同士で両半導体素子を接着固定す
るため、第２の半導体素子は、第１の半導体素子の機能
素子が作り込まれた面より大きい機能素子が作り込まれ
た面を有するものであってもよく、半導体素子の組み合
わせの自由度は従来例に比べ高いものである。
【００４０】さらに、裏面同士の接続であることから第
１の半導体素子の多少の傾きであっても許容できること
から、複数の半導体素子を第１の半導体素子としてフェ
イスダウン接続させ、その上に第２の半導体素子を乗せ
ることが可能となる。
【００４１】さらに言うなれば、裏面同士の接続のため
第１の半導体素子の電極部に対しての第２の半導体素子
のサイズ制約がなくなり、任意のサイズの第１の半導体
素子と第２の半導体素子との組み合わせが可能となる。
【００４２】その後、第２の半導体素子の電極部と基板
の接続用電極部とをワイヤーボンディングにより電気的
に接続させる。
【００４３】このとき、ワイヤーボンディングされる面
は、１面のみであることから固定が確実に行われ、超音
波逃げによる接合不良は、発生することなく接合され
る。
【００４４】このように第１、第２の半導体素子が接合
された基板に、これら半導体素子を外界から保護するた
め、エポキシ樹脂からなる封止樹脂をポッティング法あ
るいは、トランスファーモールド法にて封止する。
【００４５】その後、この基板上に複数の半導体パッケ
ージや、受動部品を実装してもよいし、基板の裏面に接
続用電極部を設けておき、はんだボールを設けたり、あ
るいは接続用電極部が露出する様にして、半導体パッケ
ージとしてもよい。
【００４６】
【実施例】実施例１ 図１は、本発明による第１の実施例を示す模式的断面図
である。同図において１は第１の半導体素子であるＳｉ
チップ、２は第１の半導体素子電極部上に設けられたは
んだボール、３は第１の半導体素子を接着するアンダー
フィル材、４は第２の半導体素子であるＳｉチップ、５
は第２の半導体素子を第１の半導体素子裏面と接着する
ダイボンディング材、６は金ワイヤー、７は第１、第２
の半導体素子と接続される電極部を有し配線が形成され
た基板、８は第１、第２の半導体素子の封止用樹脂であ
る。
【００４７】本実施例においては、まず配線が形成され
た厚さ０．１〜０．８ｍｍのプリント基板上にはんだボ
ール２がその電極部上に形成された厚さ０．２０〜０．
４０ｍｍの第１の半導体素子１を基板７の電極部とはん
だボール２とが対向する位置関係になるように位置決め
後、はんだボールのはんだ材の融点以上の温度になるま
で第１の半導体素子１と基板７とを加熱し、はんだボー
ル２と基板７の電極部とを拡散接合させる。
【００４８】このはんだボールは、第１の半導体素子電
極部のピッチによりその大きさは変化するが、通常電極
部ピッチの約半分（５０〜６０％）の直径となる。例え
ば、電極部ピッチが２００μｍであれば、直径は１００
〜１２０μｍが１つの大きさの目安である。
【００４９】さらに、はんだボールのはんだ材の組成と
しては、通常の共晶はんだであっても、それ以外の配分
比のＳｎＰｂ系はんだ、ＳｎＡｇ系はんだ、ＳｎＡｇＣ
ｕ系はんだ、ＳｎＡｇＢｉ系はんだ等であってもかまわ
ない。
【００５０】次に、接合された第１の半導体素子１のは
んだボール２の周囲に溶融時の酸化膜除去用のフラック
ス成分が残っているので、洗浄しフラックス成分を除去
した後、エポキシ系樹脂からなるアンダーフィル材３を
第１の半導体素子１と基板７の間に流し込み、１００〜
１５０℃程度に加熱し硬化させる。
【００５１】次に、第１の半導体素子１の露出している
裏面にダイボンディング接着剤５をディスペンサーによ
り塗布した後、厚さ０．２０から０．４０ｍｍの第２の
半導体素子４を裏面が対向するようにその上にマウント
し、１００〜２００℃に加熱し、ダイボンディング接着
剤５を加熱硬化させる。
【００５２】次に、第２の半導体素子４の表面にある電
極部と基板７に設けられている接続用電極部とをφ２０
〜３０μｍの金線を用いたワイヤーボンディングにより
接続する。
【００５３】その後、第１、第２の半導体素子と金ワイ
ヤー６を保護するため、エポキシ系樹脂からなる封止樹
脂をこれら周りにポッティング法により塗布した後加熱
硬化させる。
【００５４】その後、基板７の裏面に設けられた電極部
にはんだボールを設けることで、１つの半導体パッケー
ジとする。
【００５５】以上のような半導体素子の実装構造にする
ことで、得られた半導体パッケージは、小型で、多ピン
の安定した接続と特性を得ることが可能であり、さらに
第１の半導体素子は、高い熱放散性を有することから高
速化が可能となる。
【００５６】さらに、本実施例の半導体パッケージを２
次実装であるメイン基板とはんだボール９を介して接続
する構造であれば、メイン基板に占める実装面積が大幅
に削減可能となり、製品の小型化に大きく貢献すること
が可能となる．
【００５７】実施例２ 図２は、本発明による第２の実施例を示す模式的断面図
である。同図において１は第１の半導体素子であるＳｉ
チップ、２は第１の半導体素子電極部上に設けられたは
んだボール、３は第１の半導体素子を接着するアンダー
フィル材、４は第２の半導体素子であるＳｉチップ、５
は第２の半導体素子を第１の半導体素子裏面と接着する
ダイボンディング材、６は金ワイヤー、７は第１、第２
の半導体素子と接続される電極部を有し配線が形成され
た基板、８は第１、第２の半導体素子の封止用樹脂であ
る。第１の半導体素子１と第２の半導体素子４は、その
裏面同士が対向するように固定されている。
【００５８】本実施例においては、第１の半導体素子と
してはロジック系のＩＣであり、第２の半導体素子とし
てはメモリー系のＩＣの場合を挙げることができる。本
実施例では、ロジック系ＩＣ上にロジック系ＩＣより大
型のメモリー系ＩＣが搭載されており、メモリー系ＩＣ
の端部はロジック系ＩＣよりはみ出している。すなわ
ち、第２の半導体素子４が、第１の半導体素子１の機能
素子が作り込まれた面より大きい機能素子が作り込まれ
た面を有するものであってもよい。
【００５９】しかしながら、メモリー系ＩＣは、ロジッ
ク系ＩＣにしっかりとダイボンディング接着剤５により
固定されているため、ワイヤーボンディングを行うこと
が可能であり、基板７の電極と金ワイヤー６により接続
される。
【００６０】また、メモリー系ＩＣの電極部がチップ中
心部に配置されるセンターパッド構造のときには、メモ
リー系ＩＣを第１の半導体素子とし、その上にロジック
系ＩＣを搭載することも可能である。
【００６１】つまり、本実施例による実装構造では、ど
ちらの構造をとることも可能であり設計の自由度が高
く、様々な半導体素子の組み合わせを行うことが可能で
ある。
【００６２】その他の効果は、実施例１と同じである。
【００６３】実施例３ 図３は、本発明による第３の実施例を示す模式的断面図
である。同図において１は第１の半導体素子であるＳｉ
チップ、２は第１の半導体素子電極部上に設けられたは
んだボール、３は第１の半導体素子を接着するアンダー
フィル材、４は第２の半導体素子であるＳｉチップ、
４’はもう１つの第２の半導体素子であるＳｉチップ、
５は第２の半導体素子を第１の半導体素子裏面と接着す
るダイボンディング材、６は金ワイヤー、７は第１、第
２の半導体素子と接続される電極部を有し配線が形成さ
れた基板、８は第１、第２の半導体素子の封止用樹脂で
ある。第１の半導体素子１と第２の半導体素子４，４’
は、その裏面同士が対向するように接着固定されてい
る。
【００６４】本実施例においては、第１の半導体素子１
上に複数の第２の半導体素子４，４’が搭載されてい
る。これは、第２の半導体素子を搭載する部分は、第１
の半導体素子１の裏面であることから位置制約がないこ
とから第１の半導体素子１の裏面の任意の位置に搭載可
能であることから可能となる。
【００６５】その他の効果については、実施例２と同様
である。
【００６６】実施例４ 図４は、本発明による第３の実施例を示す模式的断面図
である。同図において１は第１の半導体素子であるＳｉ
チップ、１’はもう１つの第１の半導体素子であるＳｉ
チップ、２は第１の半導体素子電極部上に設けられたは
んだボール、３は第１の半導体素子を接着するアンダー
フィル材、４は第２の半導体素子であるＳｉチップ、５
は第２の半導体素子を第１の半導体素子裏面と接着する
ダイボンディング材、６は金ワイヤー、７は第１、第２
の半導体素子と接続される電極部を有し配線が形成され
た基板、８は第１、第２の半導体素子の封止用樹脂であ
る。第１の半導体素子１，１’と第２の半導体素子４
は、その裏面同士が対向するように接着固定されてい
る。
【００６７】本実施例においては、第１の半導体素子と
して複数のＳｉチップをフェイスダウンで実装し、その
複数のチップ上に第２の半導体素子４をマウントする。
【００６８】本実施例では、第１の半導体素子１，１’
の接続後の高さばらつきが、チップのバックグラインド
精度±３０μｍでずれたとしても、塗布するダイボンデ
ィング接着剤の量を多くすることで高さ方向のばらつき
を吸収できる様にすることが可能である。通常マウント
された第２の半導体素子４と第１の半導体素子との間の
接着剤の厚みは、１０〜１００μｍであり十分高さ方向
のばらつきを吸収できる。これは、第２の半導体素子を
固定するダイボンディング接着剤の流れに対して考慮し
なくてよいからである。
【００６９】その他の効果については、実施例１と同様
である。
【００７０】
【発明の効果】以上説明したように、本発明によれば、
任意のサイズの２つの半導体素子を自由に高密度に実装
できる。さらに、それぞれの半導体素子の多ピン化に対
応することが可能であり、さらに熱特性が良好であるこ
とから高速化が可能である。さらに、これら良好な特性
を有する半導体装置を高品質で、かつ中間検査が可能で
あることから高歩留まりで製造することができるため、
ローコストで提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す模式的断面図であ
る。
【図２】本発明の第２の実施例を示す模式的断面図であ
る。
【図３】本発明の第３の実施例を示す模式的断面図であ
る。
【図４】本発明の第４の実施例を示す模式的断面図であ
る。
【図５】従来の接続構造を示す模式的断面図である。
【図６】従来の接続構造を示す模式的断面図である。
【符号の説明】
１ 第１の半導体素子であるＳｉチップ ２ フリップチップ用のはんだボール ３ アンダーフィル材 ４ 第２の半導体素子であるＳｉチップ ５ ダイボンディング用接着剤 ６ 金ワイヤー ７ 基板 ８ 封止樹脂 ９ はんだボール

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 配線された基板への半導体素子の実装構
    造において、少なくとも１以上の第１の半導体素子が、
    その電極部を基板に対向させる形で基板に設けられてい
    る接続用電極部と電気的に接続され、かつ、該第１の半
    導体素子の裏面上に、裏面同士が対向するように、少な
    くとも１以上の第２の半導体素子が搭載され、該第２の
    半導体素子の電極部と該基板の接続用電極部が電気的に
    接続されていることを特徴とする半導体素子の実装構
    造。
  2. 【請求項２】 前記第２の半導体素子は、第１の半導体
    素子の機能素子が作り込まれた面より大きい機能素子が
    作り込まれた面を有することを特徴とする請求項１に記
    載の半導体素子の実装構造。
  3. 【請求項３】 前記第１の半導体素子と前記基板とが電
    気的に接続され、前記第１の半導体素子と前記基板との
    間が絶縁性樹脂により充填され前記第１の半導体素子が
    基板と固定されていることを特徴とする請求項１または
    ２に記載の半導体素子の実装構造。
  4. 【請求項４】 前記半導体の実装構造において、前記第
    １の半導体素子の電極部と基板の接続用電極部が異方性
    導電膜または異方性導電接着剤により電気的に接続され
    ていることを特徴とする請求項１または２に記載の半導
    体の接続構造。
  5. 【請求項５】 前記第１の半導体素子と第２の半導体素
    子がダイボンディングにより固定されていることを特徴
    とする請求項１ないし４のいずれか１項に記載の半導体
    素子の実装構造。
  6. 【請求項６】 前記第１および第２の少なくとも１以上
    の半導体素子が接続された前記基板を他の基板に接続す
    ることを特徴とする請求項１ないし３のいずれか１項に
    記載の半導体素子の実装構造。
  7. 【請求項７】 配線された基板に少なくとも１以上の第
    １の半導体素子をフェイスダウン方式で接続する工程
    と、第１の半導体素子の裏面に少なくとも１以上の第２
    の半導体素子を裏面同士が対向するように搭載する工程
    と、第２の半導体素子の電極部と基板の接続用電極部を
    接続する工程と、半導体素子と基板を樹脂により封止す
    る工程を有することを特徴とする半導体素子の実装方
    法。
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