JP2009260373A - 半導体装置及びその製造方法及び半導体基板 - Google Patents

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Abstract

【課題】本発明は複数の半導体チップを同一パッケージ内に配設するＭＣＰ（マルチチップパッケージ）構造の半導体装置及びその製造方法及びこれに用いる半導体基板に関し、性能向上、コスト削減、及び歩留りの向上を実現することを課題とする。
【解決手段】半導体チップとして機能する第１の機能チップ３０Ａと、半導体チップとして機能すると共に第１の機能チップ３０Ａに対し隣接配置される第２の機能チップ３１Ａと、第１の機能チップ３０Ａ及び第２の機能チップ３１Ａをそれぞれ画成するスクライブライン２１（２１Ａ，２１Ｂ）とを具備する半導体基板であって、第１の機能チップ３０Ａと第２の機能チップ３１Ａの配置は、切断処理するスクライブライン２１Ａ，２１Ｂの選定により、第１の機能チップ３０Ａ単体のみの切り出し、または第２の機能チップ３１Ａのみの切り出し、または第１の機能チップ３０Ａと第２の機能チップ３１Ａを組み合わせた領域での切り出しが可能な配置とする。
【選択図】 図８

Description

本発明は半導体装置及びその製造方法及び半導体基板に係り、特に複数の半導体チップを同一パッケージ内に配設するＭＣＰ（マルチチップパッケージ）構造の半導体装置及びその製造方法及びこれに用いる半導体基板に関する。
近年の電子機器・装置の小型化に伴い、半導体装置に対する小型化及び実装密度の向上への要求は増大する傾向にある。この要求に応える手段として、複数の半導体チップを同一パッケージ内に配設するＭＣＰ構造の半導体装置が注目されている。
一方において、半導体装置に対する低コスト化の要望も高く、これを実現するためには、高い歩留りを持って半導体装置を製造する必要がある。更に、半導体装置には、高い信頼性も要求されている。
上記のように、電子機器の小型化に伴い、半導体装置の小型化に対する要求は著しく、従来のリードフレームを用いた半導体装置から、インターポーザ上に半導体チップを搭載し、ワイヤーボンディング法等を用いて半導体チップとインターポーザを接続し、外部接続端子としての半田ボールをインターポーザの下に設けることにより、パッケージサイズをリードフレームタイプよりも大幅に縮小したＣＳＰ（チップサイズパッケージ）構造の半導体装置が主流となってきている。更に、ＣＳＰは、実装密度を向上させるために、１パッケージ内に複数の半導体素子を積み重ねて構成するＭＣＰ構造をとることにより、更なる小型化を図ることができる。
従来、この種の半導体装置としては、(i)特許文献１に開示されたものがある。同公報に開示された半導体装置は、携帯機器などに搭載される複数の半導体チップ（例えば、ＤＲＡＭ）を積層的に同一パッケージ内にＭＣＰ技術により搭載し、これにより実装面積の小面積化を図る構成とされている。
また、他の従来の半導体装置としては、(ii)特許文献２に開示されたものがある。同公報に開示された半導体装置は、異なる機能を有する複数の半導体機能領域（例えば、ロジックＬＳＩ領域とＤＲＡＭ領域）を同一ウエハプロセスで製造し、これを平面的に同一の半導体装置内に１チップとして搭載し、これにより実装面積の小面積化を図る構成とされている。また、半導体チップは、異種の半導体領域を並べて配置しており、各異種半導体領域を画成するスクライブラインには配線を通し、これにより各異種半導体領域を電気的に接続する構成としている。更に、異種半導体領域は、ウエハ上で上下左右のどちらへでも領域単位で切断可能であり、スクライブの切断位置を変えることで歩留りの向上を図ることができる構成となっている。
また、他の従来の半導体装置としては、(iii)特許文献３に開示されたものがある。同公報に開示された半導体装置は、異なる機能を有する複数の半導体チップを積層的に同一パッケージ内にＭＣＰ技術により搭載し、これにより実装面積の小面積化を図る構成とされている。
特開平０４−００７８６７号公報 特開平１１−１４５４０３号公報 特開平１１−３５４７１４号公報
しかしながら、上記した各従来技術では、次に述べるような問題点があった。
(a) (i)の半導体装置では、同一機能を有した半導体チップ（メモリチップ）を１パッケージ化しただけの構成であるため、この各半導体チップを制御するための制御用ＬＳＩは上記半導体装置の外部に別個に設ける必要がある。このため、制御用ＬＳＩと上記半導体装置との間の配線長が長くなり、制御用ＬＳＩの制御信号に遅延や減衰が発生するという問題点があった。
(b) 上記した(ii)の半導体装置では、同一プロセスで異機能の半導体領域を製造するため、一方の領域形成には不要であるプロセスであっても、他方の領域形成に必要な場合には行なう必要が生じる。即ち、例えばロジックＬＳＩ領域とＤＲＡＭ領域のものを１パッケージ化する場合、ＤＲＡＭ領域形成にはセル形成プロセスが必要であるが、ロジックＬＳＩ領域の形成にはセルの形成は不要である。よって、ロジックＬＳＩとＤＲＡＭを別個に形成する構成に比べ、(ii)の半導体装置ではスループットが低下してしまうという問題点がある。
また、スクライブで上下左右のどちらにも切断位置を変えられるのはよいが、そのスクライブラインに配線が形成されているため、切断したときに配線の切断部が露出してしまい、この部分に腐食等が発生して信頼性が低下してしまう。
(C) 上記した(iii)の半導体装置では、複数の半導体チップ間の信号を接続する場合、一度リードフレームを介して接続する必要がある。このため、信号のインダクタンス，キャパシタンスが大きくなり、信号の遅延やノイズが発生するおそれがあり、また組み立ても煩雑になるという問題点がある。
一方、携帯機器等の小型化電子機器に要求される実装面積削減において、従来のＭＣＰ技術やワンチップ化技術においては、次のような問題点がある。
(d) 単純に複数の半導体チップを同一パッケージ内にワンパッケージ化すると、ＭＣＰ全体としての電力は各半導体チップの総和となるため、ジャンクション温度が上昇してしまい、動作速度が遅くなってしまう。例えば、半導体チップがＤＲＡＭであった場合にはデータ保持時間が短くなったり、またチップ内に形成されたトランジスタの耐圧が悪化したりする等の問題点があった。
(e) 複数の半導体チップを積層でワンパッケージ化する場合、端子位置に制約が生じ（例えば、ワイヤーボンディング性から端子をチップの端部に配設する等）る。このため、当該半導体チップをＭＣＰ構造とは異なる半導体装置（例えば、リード・オン・チップ構造の半導体装置）に単体で使用しようとした場合、上記の端子位置の制約により、半導体装置への搭載が困難になる場合が生じる。
(f) 例えば、半導体チップとして３２ＭＤＲＡＭを２チップで６４Ｍの記憶容量を実現していたものを、ワンチップ化で６４ＭＤＲＡＭを実現しようとした場合、プロセス歩留りが低いときには、３２ＭＤＲＡＭの半導体チップの歩留りに対し、６４ＭＤＲＡＭの歩留りは低下してしまうという問題点がある。
(g) ＭＣＰにおいて、内部で複数の半導体チップを接続する場合、その内のある半導体チップの信号がＭＣＰ内部のみで閉じてしまうと、当該半導体チップからの情報（例えば、当該半導体チップのチップコード情報等）がＭＣＰの外部から読み出せなくなってしまう。
(h) 複数の半導体チップをワンパッケージ化する場合、各々の半導体チップの試験はウエハ状態で実施する。このため、各半導体チップの端子に対する試験用プローブの当接回数が増加して端子ダメージが大きくなる。これにより、組み立て時において、端子にワイヤーをボンディングしようとしても、ボンディング強度が低下してしまい、ＭＣＰの信頼性が低下してしまうという問題点があった。
(i) 複数の半導体チップをワンパッケージ化する場合、端子数が増加することにより端子間ピッチが狭くなる。このため、ワイヤーボンディング時に隣接するワイヤー間でショートする可能性が高くなり、ＭＣＰの信頼性が低下してしまう。
(j) 複数の半導体チップを積層する場合、各半導体チップのチップサイズが大きく異なると、各半導体チップ間に配設されるボンディングワイヤーが長くなり過ぎて組み立てできなくなるおそれがある。このため、積層される半導体チップのいずれかに無駄な領域を形成し、チップサイズを合わせることが行なわれているが、この構成ではＭＣＰのコストが上昇してしまう。
(k) 複数の半導体チップをワンパッケージ化すると、各々の半導体チップを外部から制御できる信号が少なくなるため、テストモード等の複雑な制御が行ない難くなる。特に、ＭＣＰをバーンインする場合には、各々の半導体チップに適した条件のバーンイン試験を実施する必要があるが、これを実現するには半導体チップ毎に試験制御条件を設定する必要が生じ、テストモード等の複雑な制御が更に困難となる。
(l) 複数の半導体チップをワンパッケージ化する場合、レーザヒューズ窓が設けられている半導体チップが下層に位置すると、積層時に上層に位置する半導体チップによりレーザヒューズ窓が塞がれてしまう。このため、上層に位置する半導体チップとレーザヒューズ窓との間に空隙が発生し、加熱時等にこの空隙内の空気が膨張してクラック等が発生するおそれがあり、ＭＣＰの信頼性が低下してしまう。
(m) メモリとロジックをワンチップ化したシステムＬＳＩを製造しようとした場合、ロジックとメモリでは製造プロセスが異なり、製造工程が増加して生産性及びコストの面で不利となる。また、大容量のメモリをシステムＬＳＩに組み込もうとした場合、チップサイズが大きくなり小型化に反すると共に、ウエハの歩留り及び有効数の減少からコスト高になるという問題点がある。更に、システムＬＳＩは、メモリ単体及びロジック単体の設計に比べ、膨大な開発時間とコストを必要としてしまう。
本発明は、上述した従来技術の問題点を解決する、改良された有用な半導体装置及びその製造方法及び半導体基板を提供することを総括的な目的としている。
本発明のより詳細な目的は、複数の半導体チップを同一パッケージ内に積層するＭＣＰ構造の半導体装置において、性能向上、コスト削減、及び歩留りの向上を実現することを目的とする。
一の観点からは、
半導体チップとして機能する第１の機能チップと、
半導体チップとして機能すると共に前記第１の機能チップに対し隣接配置される第２の機能チップと、
前記第１の機能チップ及び第２の機能チップをそれぞれ画成するスクライブラインとを具備する半導体基板であって、
前記第１の機能チップと前記第２の機能チップの配置は、
切断処理する前記スクライブラインの選定により、前記第１の機能チップ単体のみの切り出し、または前記第２の機能チップのみの切り出し、または前記第１の機能チップと第２の機能チップを組み合わせた領域での切り出しが可能な配置とされてなる半導体基板が提供される。
開示の半導体基板は、切断処理するスクライブラインを適宜選定し、第１の機能チップ単体のみの切り出した場合には、第１の機能チップ単体を搭載した半導体装置を実現できる。また、第２の機能チップのみを切り出した場合には、第２の機能チップ単体を搭載した半導体装置を実現できる。
図１は、本発明の第１実施例である半導体装置の断面図である。 図２は、本発明の第１実施例である半導体装置の平面図である。 図３は、本発明の第１実施例である半導体装置に用いる第１の半導体チップの平面図である。 図４は、アライメントマークを拡大して示す平面図である。 図５Ａは、アライメントマークを拡大して示す平面図である。 図５Ｂは、アライメントマークを拡大して示す平面図である。 図６は、スクライブラインを拡大して示す断面図である。 図７は、静電保護回路を示す図である。 図８は、ウエハから第１の半導体チップを切り出す方法を説明するための図である。 図９は、第１の半導体チップの第１及び第２の機能チップの配置を説明するための図である。 図１０は、第１乃至第３形態チップの切り出し方を説明するための図である。 図１１は、第２の形態チップを用いた半導体装置の一例を示す断面図である。 図１２は、第３の形態チップを用いた半導体装置の一例を示す断面図である。 図１３は、本発明の第２実施例である半導体装置の平面図である。 図１４は、本発明の第３実施例である半導体装置の平面図である。 図１５は、本発明の第３実施例である半導体装置に設けられる情報伝達回路の一例を示す図である。 図１６Ａは、本発明の第３実施例である半導体装置に設けられる情報伝達回路の一例を示す図である。 図１６Ｂは、図１６Ａに示す情報伝達回路の回路構成図である。 図１７Ａは、本発明の第３実施例である半導体装置に設けられる情報伝達回路の他の例を示す図である。 図１７Ｂは、図１７Ａに示す情報伝達回路の回路構成図である。 図１７Ｃは、図１７Ａに示す通常動作回路の回路構成図である。 図１８Ａは、本発明の第３実施例である半導体装置に設けられるパッドを拡大して示す図である。 図１８Ｂは、本発明の第３実施例の変形例である半導体装置に設けられるパッドを拡大して示す図である。 図１８Ｃは、第３実施例に係る半導体装置のパッドと比較するため、従来の半導体装置のパッドを拡大して示す図である。 図１９は、半導体装置の製造工程を示す図である。 図２０は、本発明の第５実施例である半導体装置の平面図である。 図２１は、第５実施例である半導体装置の第１の半導体チップを示す平面図である。 図２２は、図２１に示す第１の半導体チップのパッド近傍を拡大して示す平面図である。 図２３は、本発明の第６実施例である半導体装置の平面図である。 図２４は、第５実施例である半導体装置を説明するための参考図である。 図２５は、第５実施例である半導体装置を説明するための参考図である。 図２６は、本発明の第７実施例である半導体装置の平面図である。 図２７は、本発明の第７実施例である半導体装置に設けられるレーザヒューズ窓を拡大して示す平面図である。 図２８は、本発明の第７実施例である半導体装置に設けられるレーザヒューズ窓を拡大して示す断面図である。 図２９は、本発明の第８実施例である半導体装置の断面図である。 図３０は、本発明の第８実施例である半導体装置の平面図である。 図３１は、ウエハから切り出される機能チップの組み合わせについて説明するための図である。 図３２は、ミラー配置した機能チップ対を示す図である。 図３３は、シフト配置した機能チップ対を示す図である。 図３４は、本発明の第９実施例である半導体装置の断面図である。 図３５は、本発明の第１０実施例である半導体装置の平面図である。
次に、本発明の実施の形態について図面と共に説明する。
図１及び図２は、本発明の第１実施例である半導体装置１０Ａを示す図である。図１は半導体装置１０Ａの断面図であり、図２は半導体装置１０Ａの樹脂パッケージ１６を取り除いた状態の平面図である。
半導体装置１０Ａは、大略すると第１の半導体チップ１１Ａ，第２の半導体チップ１２Ａ，基板１３，樹脂パッケージ１６，及び半田ボール１７等により構成されている。各図に示すように、本実施例に係る半導体装置１０Ａは、第１の半導体チップ１１Ａ上に第２の半導体チップ１２Ａが積層されたＭＣＰ（マルチチップパッケージ）タイプの半導体装置である。
先ず、第１の半導体チップ１１Ａについて説明する。
第１の半導体チップ１１Ａはメモリチップであり、基板１３上に配設された構成とされている。この第１の半導体チップ１１Ａは、図３に示すように、スクライブライン２１を挟んで配設された第１の機能チップ３０Ａと第２の機能チップ３１Ａとにより構成されている。また、第１の半導体チップ１１Ａは、その上面（第２の半導体チップ１２Ａが搭載される面）に第１のパッド１９、第１のアライメントマーク２２，及びカバー膜２８が設けられた構成とされている。
第１及び第２の機能チップ３０Ａ，３１Ａは同一構成とされたＤＲＡＭであり、第２の機能チップ３１Ａは第１の機能チップ３０Ａに対して１８０度回転した状態で配置されている（図９参照）。また、第１及び第２の機能チップ３０Ａ，３０Ｂは、いずれも３２Ｍbitの記憶容量を有した構成とされている。従って、第１の半導体チップ１１Ａ全体では、６４Ｍbit（３２Ｍbit×２）の大容量を有したメモリとなる。
ここで、６４Ｍbitの大容量を有する半導体チップを製造しようとした場合、プロセス的実力のないライン（古い工場のライン）では、ウエハ歩留りが悪く、全体としての半導体チップの製造コストが上昇してしまうことが考えられる。これに対し、３２Ｍbitの容量を有する半導体チップの製造は、６４Ｍbitの半導体チップに比べてウエハ歩留りがよく、製造コストの低減を図ることができる。
よって、本実施例のように、プロセス的実力の高いライン（新しい工場のライン）では、３２Ｍbitの記憶容量を有した第１及び第２の機能チップ３０Ａ，３１Ａを組み合わせ全体として６４Ｍbitとすることにより、大容量の第１の半導体チップ１１Ａを低コストで実現することができる。
一方、第１の半導体チップ１１Ａに形成されるスクライブライン２１は、図６に拡大して示すように、チップ上に形成されている絶縁膜２９及びカバー膜２８に溝形成した構成とされている。このスクライブライン２１は切断されておらず、よって第１の機能チップ３０Ａと第２の機能チップ３１Ａは一体化された構成となっている。
また、絶縁膜２９のスクライブライン２１が形成された近傍位置には、ガイドリング２６が形成されている。このガイドリング２６は、スクライブライン２１の形成位置から水分等が第１の半導体チップ１１Ａ内に浸入するのを防止する機能を奏している。
また、第１の半導体チップ１１Ａのスクライブライン２１の形成位置には、各機能チップ３０Ａ，３０Ｂを構成する配線は配設されていない。よって、第１の半導体チップ１１Ａにスクライブライン２１を形成しても、第１の半導体チップ１１Ａを構成する配線及び回路は絶縁膜２９及びカバー膜２８に被覆されており、外部に露出することはない。従って、スクライブライン２１から第１の半導体チップ１１Ａ内に水分等が浸入することはなく、第１の半導体チップ１１Ａの耐湿性を維持でき、内部配線・回路に腐食が発生することを防止できる。
また、上記したように、スクライブライン２１は切断されていないため、第１の半導体チップ１１Ａを構成する第１及び第２の機能チップ３０Ａ，３１Ａは接合し一体化した構成とされている。この第１及び第２の機能チップ３０Ａ，３１Ａは、必ずしも一体化する必要はないが、第１及び第２の機能チップ３０Ａ，３１Ａを分離させた構成とするには、各機能チップ３０Ａ，３１Ａを分離するダイシング処理（切断処理）が必要となる。
これに対し、本実施例のように第１及び第２の機能チップ３０Ａ，３１Ａを一体化した構成によれば、ウエハから第１の半導体チップ１１Ａ（第１及び第２の機能チップ３０Ａ，３１Ａを）を切り出す際のダイシング回数を低減でき、ダイシング処理の効率の向上及びダイシングソーの長寿命化を図ることができる。
また、第１の半導体チップ１１Ａを２個の機能チップに分離すると、第２の半導体チップ１２Ａも加えて合計３個の半導体チップをパッケージ内に搭載する必要が生じ、半導体装置の組み立て処理が面倒となる。これに対して本実施例では、２個の半導体チップの配設処理で済むため、半導体装置１０Ａの組み立て処理を簡単化することができる。
尚、第１の半導体チップ１１Ａを２個の機能チップに分離し、半導体装置を３個の半導体チップにより構成した場合、この３個の半導体チップを３段に積層することも考えられる。しかしながら、この構成では半導体装置が高背化してしまう。よって、第１の半導体チップ１１Ａを分離した構成とした場合であっても、分離した各機能チップは同一平面上に配置することが望ましい。
一方、第１のパッド１９は、第１の半導体チップ１１Ａの外周近傍位置に形成されている。具体的には、第２の半導体チップ１２Ａを第１の半導体チップ１１Ａに搭載したとき、露出する部位に配設されている。この第１のパッド１９は、第２ワイヤー１５により第２の半導体チップ１２Ａの第２のパッド１８に接続される。
第１のアライメントマーク２２は、第２の半導体チップ１２Ａを第１の半導体チップ１１Ａに積層する際、各チップ１１Ａ，１２Ａの位置決めを行なうのに用いられるものである。本実施例では、図４に示すように、第１の半導体チップ１１Ａの上面に形成されたカバー膜２８にＬ字開口２５を形成することにより第１のアライメントマーク２２Ａを形成している。即ち、第１のアライメントマーク２２Ａは、カバー膜２８に形成された構成とされている。
カバー膜２８は、例えばポリイミド等の樹脂で形成されているため、エッチング処理により容易にＬ字開口２５を形成することができる。また、カバー膜２８の前記した第１のパッド１９の形成位置には、第２ワイヤー１５と第１のパッド１９とを接続可能とするために開口が形成されている。
よって、第１のアライメントマーク２２Ａを構成するＬ字開口２５と、第１のパッド１９上に形成される開口を１回のエッチング処理により同時に形成することができる。これにより、第１のアライメントマーク２２Ａを形成するために独自にエッチング処理を行なう必要がないため、工数及びコストの低減を図ることができる。
また、本実施例では、第１のアライメントマーク２２Ａの認識性を向上させるため、Ｌ字開口２５の下部にＬ字状金属膜２４を配設している。このＬ字状金属膜２４は、金属光沢を有しているため、認識装置（例えば、カメラ）等により第１のアライメントマーク２２Ａを確認する際、その認識精度を向上させることができる。
図４に示す例では、Ｌ字状金属膜２４はＬ字開口２５の形状より若干大きな形状としている。この例では、Ｌ字状金属膜２４とＬ字開口２５との境界部から第１の半導体チップ１１Ａ内に水分等が浸入するおそれがあるため、第１のアライメントマーク２２Ａの形成位置近傍にガイドリング２６を設けた構成としている。しかしながら、図５Ａに示すように、Ｌ字開口２５に対して矩形状金属膜２７の面積を広くとることにより、ガイドリング２６を不要とすることもできる。
尚、本実施例ではカバー膜２８にＬ字開口２５を形成することにより第１のアライメントマーク２２Ａを形成したが、カバー膜２８に凸部を形成することによりアライメントマークを実現する構成とすることも可能である。また、そのアライメントマークを図５Ｂに示すように、パッドと共有することでチップサイズの削減も可能である。アライメントマークは、そのカバー開口部の面積が小さい場合もあるので、大きな開口が必要なボンディングパッドよりもプローブなどが当たる試験専用パッドとした方がよりよい。
前記したように、カバー膜２８はポリイミド等の絶縁性を有する樹脂により形成されている。本実施例では、カバー膜２８は第１の半導体チップ１１Ａの上面全面に形成されている。
通常、半導体チップの回路形成面にはＳｉＯ２等の絶縁膜が形成され回路形成面を保護している。第１の半導体チップ１１Ａも、図６に示されるように、回路形成面８０に絶縁膜２９が形成されている。本実施例では、この絶縁膜２９の上部に、更にカバー膜２８が形成された構成とされている。
本実施例のように積層タイプのＭＣＰの場合、第１の半導体チップ１１Ａの回路形成面８０上に第２の半導体チップ１２Ａを搭載するため、単に絶縁膜２９のみによる保護では、搭載時に回路形成面８０が損傷するおそれがある。しかしながら、カバー膜２８を設けることにより、回路形成面８０は絶縁膜２９とカバー膜２８の双方により保護されるため、第２の半導体チップ１２Ａの搭載時において、第１の半導体チップ１１Ａの回路形成面８０が損傷することを確実に防止することができる。よって、カバー膜２８を設けることにより、半導体装置１０Ａの信頼性を向上させることができる。
尚、上記の説明から明らかなように、カバー膜２８は必ずしも第１の半導体チップ１１Ａの全面に形成する必要はなく、少なくとも下層に位置する第１の半導体チップ１１Ａにおいて、上層となる第２の半導体チップ１２Ａが積層される領域に形成すれば、上記の効果を実現することができる。
次に、第２の半導体チップ１２Ａについて説明する。
第２の半導体チップ１２Ａは、第１の半導体チップ１１Ａの上層に接着剤を用いて搭載される。また、第２の半導体チップ１２Ａは、図２に示すように第２のパッド１８及び第２のアライメントマーク２３が形成されている。
この第２の半導体チップ１２Ａは、ロジックチップである。即ち、第２の半導体チップ１２Ａは、前記した第１の半導体チップ１１Ａとは異なる機能を有した半導体チップである。このように本実施例では、一つのパッケージ内にメモリ機能（第１の機能）を有する第１の半導体チップ１１Ａと、ロジック機能（第２の機能）を有する第２の半導体チップ１２Ａとを一つのパッケージ内に配設したことにより、半導体装置１０ＡはシステムＬＳＩと同等の機能を奏することとなる。
ところで、ロジック回路及びメモリ回路をワンチップ化したシステムＬＳＩは、開発・製造に長時間を要すると共に、製造歩留りが汎用半導体チップに比べ低いことが知られている。しかしながら、本実施例のように各機能を分離し、一つのパッケージ内にメモリ機能を有する第１の半導体チップ１１Ａと、ロジック機能を有する第２の半導体チップ１２Ａとを一つのパッケージ内に配設することにより、高機能を有する半導体装置１０Ａを歩留りよく、低コストで、かつ短期間で開発・製造することができる。
一方、第２のパッド１８は、後に詳述するように、第１ワイヤー１４及び第２ワイヤー１５により、第１の半導体チップ１１Ａに形成された第１のパッド１９、或いは基板１３に形成された第３のパッド２０に接続される。基板１３に形成された第３のパッド２０は、基板１３に形成されたスルーホール及び配線（図示せず）により基板背面に形成された半田ボール１７（外部接続端子として機能する）に接続される。即ち、第２の半導体チップ１２Ａは、第２ワイヤー１５及び第３のパッド２０等を介して半田ボール１７に電気的に接続された構成とされている。
また、第２のアライメントマーク２３は、第１の半導体チップ１１Ａに形成された第１のアライメントマーク２２と同一形状とされている。即ち、第２のアライメントマーク２３は、先に図４及び図５に示されるように、Ｌ字形状を有した構成とされている。
このように、第１の半導体チップ１１Ａに形成された第１のアライメントマーク２２と、第２の半導体チップ１２Ａに形成された第２のアライメントマーク２３を同一形状とすることにより、認識装置による各アライメントマーク２２，２３の認識精度を向上させることができる。
即ち、第１の半導体チップ１１Ａ上に第２の半導体チップ１２Ａを積層した構成では、必然的に第１の半導体チップ１１Ａに形成された第１のアライメントマーク２２と、第２の半導体チップ１２Ａに形成された第２のアライメントマーク２３の高さに相違が生じる。具体的には、第１のアライメントマーク２２が低い位置に、第２のアライメントマーク２３が高い位置に位置することとなる。
仮に、この各アライメントマーク２２，２３の形状がそれぞれ異なる場合には、認識装置は配設高さが異なりかつ形状の異なるアライメントマークを認識する必要がある。このため、焦点深度が深いか、或いは焦点調整を自動的に行ないうる高精度の認識装置を用いる必要があり、設備コストが上昇してしまう。また、一般に用いられている認識装置では、アライメントマークを正確に認識できないおそれがあり、第１の半導体チップ１１Ａと第２の半導体チップ１２Ａの位置決めを精度よく行なえないおそれがある。
これに対し、本実施例のように、第１及び第２の半導体チップ１１Ａ，１２Ａに設けられる各アライメントマーク２２，２３を同一形状とすることにより、認識装置は同一形状の認識を行なえばよいため、焦点深度が若干ずれたとしても、認識装置から出力される認識形状信号は類似したものとなるため、各アライメントマーク２２，２３の認識を精度良く行なうことができる。よって、設備コストの上昇を伴うことなく，積層される各半導体チップ１１Ａ，１２Ａを精度良く位置決めすることが可能となる。
ここで、第１の半導体チップ１１Ａと第２の半導体チップ１２Ａの面積を比較すると、第１の半導体チップ１１Ａの面積は第２の半導体チップ１２Ａの面積よりも大きくなっている。即ち、大なる面積を有する第１の半導体チップ１１Ａの上部に、それより小なる面積を有する第２の半導体チップ１２Ａが積層された構成とされている。
よって、積層された状態において、第１の半導体チップ１１Ａに形成された第１のパッド１９を確実に露出させることができ、第１のパッド１９と第１ワイヤー１４の接続を確実に行なうことができる。
また上記したように、本実施例ではメモリチップである第１の半導体チップ１１Ａの上層に第２の半導体チップ１２Ａが配設された構成とされている。よって、外界より放射線（α線）が半導体装置１０Ａに入射されても、ロジックチップである第２の半導体チップ１２Ａが上層に存在するため、第２の半導体チップ１２Ａに設けられた金属配線等により放射線（α線）は遮蔽される。
これにより、メモリチップである第１の半導体チップ１１Ａに放射線（α線）及ぶことを抑制することができる。よって、メモリチップである第１の半導体チップ１１Ａに形成されている記憶素子部において、電荷の消失や反転が発生することを防止でき、いわゆるソフトエラーが発生することを防止することができる。
尚、図１に示すように、第１の半導体チップ１１Ａの上部に第２の半導体チップ１２Ａが積層された状態において、各半導体チップ１１Ａ，１２Ａは樹脂パッケージ１６により封止される。よって、第２の半導体チップ１２Ａが搭載される第１の半導体チップ１１Ａと異なり、必ずしも第２の半導体チップ１２Ａの上面にカバー膜２８は形成する必要はないが、第２のアライメントマーク２３の形成のため、また第２の半導体チップ１２Ａの保護をより確実とするため、カバー膜２８を設けた構成としてもよい。
続いて、第１の半導体チップ１１Ａ、第２の半導体チップ１２Ａ、及び基板１３間に配設される第１ワイヤー１４及び第２ワイヤー１５の配設の仕方に注目し、以下説明する。
第１の半導体チップ１１Ａに形成された第１のパッド１９、及び第２の半導体チップ１２Ａに形成された第２のパッド１８には、各ワイヤー１４，１５が接続される。この際、図２に示すように本実施例では、第１の半導体チップ１１Ａ及び第２の半導体チップ１２Ａから引き出されるワイヤー１４，１５の内、外部接続端子である半田ボール１７と接続されない（即ち、第３のパッド２０に接続されない）第１ワイヤー１４は、第１の半導体チップ１１Ａと第２の半導体チップ１２Ａとの間で直接接続された構成とされている。
具体的には、ロジックチップである第２の半導体チップ１２Ａと、半田ボール１７に接続された第３のパッド２０との間には、電源配線として機能する第２ワイヤー１５、及び信号配線として機能する第２ワイヤー１５が配設されている。また、メモリチップである第１の半導体チップ１１Ａと第２の半導体チップ１２Ａとの間には、信号配線として機能する第１ワイヤー１４が配設された構成とされている。
更に、本実施例では、第１の半導体チップ１１Ａに対して電源供給を行なう電源ワイヤー８１のみ、第１の半導体チップ１１Ａと第３のパッド２０との間に配設した構成としている。尚、第１の半導体チップ１１Ａに対する電源供給は、第２の半導体チップ１２Ａから行なうことも可能であり、この構成では電源ワイヤー８１は第２の半導体チップ１２Ａに接続されることとなる。
上記のように本実施例では、第１及び第２の半導体チップ１１Ａ，１２Ａから引き出されるワイヤーの１４，１５内、第３のパッド２０（外部接続端子）に接続されない第１ワイヤー１４は、各半導体チップ１１Ａ，１２Ａ間で直接接続した構成としている。
この接続の際、本実施例の配線構成とは異なる構成として、各半導体チップから引き出されるワイヤー（配線）を全て一旦インターポーザ等（本実施例では基板１３）に接続し、その上で再びインターポーザから所定の半導体チップに配線する構成とすることも考えられる。しかしながら、各半導体チップ間の配線接続を、全てインターポーザを経由して行なう構成では、ワイヤー長が長くなり、寄生インダクタンスや容量が増大してしまう。
しかしながら、本実施例では、基板１３に形成された第３のパッド２０に接続される第２ワイヤー１５以外の第１ワイヤー１４は、基板１３（インターポーザ）に接続することなく、直接各半導体チップ１１Ａ，１２Ａ間で直接配設される。これにより、インターポーザを介して各半導体チップ間を接続する構成に比べ、ワイヤー長を短くすることができ、寄生インダクタンスや容量が低減されるため、チップ間配線における信号の減衰及び遅延の発生を抑制することができる。また、減衰を考慮して信号の出力を高める必要がなくなるため、ジャンクション温度を下げることができ、これにより信号速度の高速化及びチップ上に形成されるトランジスタの耐圧向上を図ることができる。
ところで、導体チップに外部から静電気が入来すると、チップ内の回路が破壊される静電破壊が発生するおそれがある。このため、一般に半導体チップには静電破壊からチップを保護するための静電保護回路（以下、ＥＳＤ回路という）が設けられている。
本実施例に係る半導体装置１０Ａに搭載される各半導体チップ１１Ａ，１１Ｂにも、図７に示すように、ＥＳＤ回路３２，３３が設けられている。このＥＳＤ回路３２，３３は、例えば静電気の流れ方向に対して逆接続されたダイオードにより構成されている。
ＥＳＤ回路３２は、第３のパッド２０（半田ボール１７）と接続される第２の半導体チップ１２Ａの第２のパッド１８に接続するよう設けられている。これにより、半田ボール１７，第３のパッド２０，及び第２ワイヤー１５を介して外部から静電気が入来しても、この静電気はＥＳＤ回路３２により除去されるため、第２の半導体チップ１２Ａが静電破壊されることを防止できる。
一方、上記のように本実施例では、第１及び第２の半導体チップ１１Ａ，１２Ａから引き出されるワイヤーの１４，１５内、第３のパッド２０（外部接続端子）に接続されない第１ワイヤー１４は、各半導体チップ１１Ａ，１２Ａ間で直接接続した構成としている。従って、この第１ワイヤー１４と接続される各パッド１８，１９は、第３のパッド２０に接続される第２のパッド１８に比べ、静電気が入来する可能性は低い。
このため、第１ワイヤー１４と接続される各パッド１８，１９についてはＥＳＤ回路を設ける必要はないとも考えられる。しかしながら、各半導体チップ１１Ａ，１２Ａの試験時には、試験用プローブが接触することにより静電気が入来することも考えられる。
このため、本実施例では、第１ワイヤー１４が接続される一対のパッド１８，１９の内、一方のパッド（本実施例では、第１の半導体チップ１１Ａに設けられた第１のパッド１９）にのみＥＳＤ回路３３を設けた構成としている。この構成とすることにより、第１ワイヤー１４が接続される一対のパッド１８，１９の双方にＥＳＤ回路を設ける構成に比べ、半導体装置１０Ａの小型化を図ることができる。
即ち、ＥＳＤ回路３２及びＥＳＤ回路３３は、比較的大きな面積を必要とする回路である。また、近年の半導体装置の他ピン化に伴い、半導体チップのパッド数は増大する傾向にあり、全てのパッドにＥＳＤ回路を設けた場合、半導体チップは大面積化してしまい、これに伴い半導体装置も大型化してしまう。
そこで本実施例では、上記のように外部接続されない一対のパッド１８，１９については、いずれか一方のパッド１９にのみＥＳＤ回路３３を設ける構成とした。これにより、静電破壊の防止と装置の小型化を両立させることが可能となる。また、回路内における配線の負荷が低減されるため、インダクタンス成分も少なくなることで、入力容量が軽くなり、リンギングも起き難く、信号速度の向上及びノイズ成分の削減を図ることができる。
更に、ＥＳＤ回路３２とＥＳＤ回路３３の大きさに注目すると、第３のパッド２０（外部接続端子）と接続される第２のパッド１８に設けられるＥＳＤ回路３２の形状に比べ、外部接続されないパッド１９に設けられるＥＳＤ回路３３の形状が小さく設定されている。
即ち、ＥＳＤ回路３２は、大なる静電気の入来が予想される第３のパッド２０と接続されているため、その形状を大きくして静電保護能力を向上させている。これに対し、ＥＳＤ回路３３は、第３のパッド２０に接続されない、換言すれば大なる静電気の入来のない第１のパッド１９に接続されているため、保護能力の低い小さな形状のものを用いている。
このように、入来が予想される静電気の強さに対応して各ＥＳＤ回路３２，３３の保護能力（形状）を選定することにより、静電気による半導体チップ１１Ａ，１２Ａの損傷防止と、半導体チップ１１Ａ，１２Ａの小型化を両立させることができる。
尚、第２の半導体チップ１２Ａの試験時やワイヤー配線工程等のアセンブリ時の静電破壊防止に、上述した第１の半導体チップ１１ＡのＥＳＤ回路３３と同様な小さなＥＳＤ回路を付加することで、更なる製造歩留りの向上が期待できる。この時の半導体チップ１２Ａのダイサイズロスは、ＥＳＤ回路３２程大きくないので最小限にできる。
ところで、上記した半導体装置１０Ａでは、第１の半導体チップ１１Ａに切断されないスクライブライン２１が形成され、かつスクライブライン２１は第２の半導体チップ１２Ａの下部に位置することとなるため、樹脂パッケージ１６を形成した際にスクライブライン２１に空隙が形成されることが懸念される。
しかしながら、スクライブライン２１の深さは数μｍ程度であり（図６では誇張して深く図示している）。また、前記したように第１の半導体チップ１１Ａ上に第２の半導体チップ１２Ａを積層する際、各半導体チップ１１Ａ，１２Ａ間には接着剤が介装される。
よって、スクライブライン２１はこの接着剤により埋められるため、樹脂パッケージ１６の形成時にスクライブライン２１に空隙が形成されるようなことはない。これにより、実装時等に加熱処理が行なわれても、樹脂パッケージ１６にクラックが発生したり、各半導体チップ１１Ａ，１２Ａ間に剥離等が発生したりすることを防止できる。
続いて、上記構成とされた半導体装置１０Ａに用いられる第１の半導体チップ１１Ａが形成されるウエハ３５（半導体基板）について説明する。
図８乃至図１０は、第１の半導体チップ１１Ａが形成されたウエハ３５を説明するための図である。前記したように、第１の半導体チップ１１Ａは第１の機能チップ３０Ａと第２の機能チップ３１Ａが組み合わされた構成とされている。このため、図８に示すように、ウエハ３５にはスクライブライン２１により画成された複数の第１の機能チップ３０Ａ及び第２の機能チップ３１Ａが形成されている。
また前記したように、第１の半導体チップ１１Ａは切断されないスクライブラインを有する構成とされているため、ウエハ３５には切断されないスクライブライン（符号２１Ａで示す）と、実際に切断されるスクライブライン（符号２１Ｂで示す）とを有した構成とされている。
同図のチップレイアウトでは、横方向に延在するスクライブラインは全て切断されるスクライブライン２１Ｂである。また、縦方向に延在するスクライブラインは、切断されないスクライブライン２１Ａと切断されるスクライブライン２１Ｂが交互に配設された構成とされている。
ここで、切断されないスクライブライン２１Ａと切断されるスクライブライン２１Ｂの幅に注目すると、図８に示されるように、切断されないスクライブライン２１Ａの幅Ｗ２は、切断されるスクライブライン２１Ｂの幅Ｗ１に比べて狭く設定されている（Ｗ１＞Ｗ２）。
このように、切断されないスクライブライン２１Ａ（即ち、第１の半導体チップ１１Ａに残るスクライブライン）の幅Ｗ２を狭くすることにより、ウエハ３５にいわゆるデットスペースが形成されることを抑制できる。従って、１枚のウエハ３５に形成される第１及び第２の機能チップ３０Ａ，３１Ａの数を増大することができ、第１の半導体チップ１１Ａ（機能チップ３０Ａ，３１Ａ）の製造効率を向上させることができる。
また前記したように、第１の半導体チップ１１Ａを構成する隣接した一対の機能チップ３０Ａ，３１Ａの配置は、図８及び図９に示されるように、第１の機能チップ３０Ａに対し第２の機能チップ３１Ａが相対的に１８０度回転された構成となっている。即ち、第２の機能チップ３１Ａのパッド１９のレイアウトも、第１の機能チップ３０Ａのパッド１９のレイアウトに対して１８０度回転したレイアウトとなっている（図９参照）。
これにより、第１の半導体チップ１１Ａ（接合された第１及び第２の機能チップ３０Ａ，３１Ａ）を１８０度回転させても、回転前と回転後でパッド１９のレイアウトは等しくなる。よって、第１の半導体チップ１１Ａを基板１３に配設する際、方向性を無くすることができる。これにより、半導体装置１０Ａの製造時において、一々第１の半導体チップ１１Ａの向きを確認する必要がなくなり、組み立て作業を簡単化することができる。
尚、１８０度回転した各機能チップ３０Ａ，３１Ａをウエハ３５上に形成する方法としては、３２Ｍbit用のレチクルを作製しておき、露光時にこのレチクルを１８０度回転しながら各機能チップ３０Ａ，３１Ａを形成する方法が考えられる。また、一対の機能チップ３０Ａ，３１Ａに対応したレチクルを作製しておき、これにより各機能チップ３０Ａ，３１Ａを一括的に露光する構成としていてもよい。
一方、本実施例に係るウエハ３５では、切断処理するスクライブライン２１（２１Ａ，２１Ｂ）を適宜選定することにより、(i)第１の機能チップ３０Ａ単体のみの切り出し、(ii)第２の機能チップ３１Ａ単体のみの切り出し、(iii)第１及び第２の機能チップ３０Ａ，３１Ａとを組み合わせた切り出しで、第１のパッド１９が外側に位置する切り出し、(iv)第１及び第２の機能チップ３０Ａ，３１Ａとを組み合わせた切り出しで、第１のパッド１９が中央に位置する切り出し、の４通りの切り出し方が可能となる。この場合、スクライブライン２１Ａは、スクライブライン２１Ｂと同幅となる。
尚、前記のように第１の機能チップ３０Ａと第２の機能チップ３１Ａは、相対的に１８０度回転させた構成であるため、上記した(i)と(ii)の態様により切り出された半導体チップは同一構成となる。
図１０において、第１形態チップ３６は、上記の(iii)の切り出し形態により製造される半導体チップである。この第１形態チップ３６は、前記した第１の半導体チップ１１Ａと同一のものである。また同図において、第２の形態チップ３７は、上記(iv)の切り出し形態により製造される半導体チップである。更に、同図において、第３の形態チップ３８は、上記(i)または(ii)の切り出し形態により製造される半導体チップである。
図１１は、第２の形態チップ３７を用いた半導体装置１０Ｂを示している。同図に示すように、第２の形態チップ３７は中央にパッド１９が配設された構成であるため、リード３９を第２の形態チップ３７の上部まで延出させ、ワイヤー４０により接続する構成としている。この構成の半導体装置１０Ｂは、いわゆるリード・オン・チップ（ＬＯＣ）タイプの半導体装置である。尚、この半導体装置１０Ｂでも、第２の形態チップ３７の中央に切断されないスクライブライン２１が存在している。
また図１２は、第３の形態チップ３８を用いた半導体装置１０Ｃを示している。リード３９はチップの一辺にパッド１９が配設された構成であるため、リード３９も半導体装置１０Ｃの一辺にのみ配設され、ワイヤー４０によりパッド１９と接続された構成とされている。この半導体装置１０Ｃは、いわゆるシングル・インライン・パッケージ（ＳＩＰ）タイプの半導体装置である。このように、切断処理するスクライブライン２１を適宜選定することにより、種々の形態の半導体装置１０Ａ，１０Ｂ，１０Ｃを製造することが可能となる。
また、本実施例に係るウエハ３５は、スクライブライン２１（切断されないスクライブライン２１Ａ及び切断されるスクライブライン２１Ｂを含む）の配設位置には、隣接する機能チップ３１Ａ，３１Ｂ間を接続する配線を形成しない構成としている。この構成により、いずれのスクライブライン２１で半導体基板３５を切断しても、切断面に配線は現れない。よって、分離され個片化された各半導体チップ３６（１１Ａ），３７，３８は、耐湿性及び耐腐食性が良好となり信頼性を向上させることができる。
続いて、本発明の第２実施例について説明する。
図１３は、第２実施例に係る半導体装置１０Ｄの樹脂パッケージ１６を取り除いた状態の平面図である。尚、図１３において、先に図１乃至図１２を用いて説明した第１実施例に係る半導体装置１０Ａの構成と同一或いは相応する構成については、同一符号を付してその説明を省略するものとする。また、第３実施例以降の説明についても同様とする。
本実施例に係る半導体装置１０Ｄは、メモリチップである第１の半導体チップ１１Ａにメモリチップ試験用の試験用端子（以下、情報出力パッド４２Ａという）を設け、この情報出力パッド４２Ａを基板１３に形成された試験用電極４１Ａに直接接続する構成としたことを特徴としている（同図に、矢印Ａ１で示す部分を参照）。この試験用電極４１Ａと情報出力パッド４２Ａはワイヤー４３により接続されている。また、試験用電極４１Ａは、基板１３に設けられた半田ボール１７に接続されている。
ところで、通常メモリチップには試験時（例えば、バーンイン等）において自己診断を行なう試験用論理素子が設けられている。また、チップ内には、当該チップの製造履歴を記録したロットコード，ウエハコード，及び当該チップを識別するためのチップコード等（以下、これらの各コードをまとめて記録コードという）が記録されている。
しかしながら、本発明のようにメモリチップである第１の半導体チップ１１Ａに配設された第１のパッド１９を全てロジックチップである第２の半導体チップ１２Ａに接続する構成では（前記のように、電源は除く）、第２の半導体チップ１２Ａを介して第１の半導体チップ１１Ａに設けられた試験用論理素子を駆動するか、或いは試験用論理素子を第２の半導体チップ１２Ａ内に設け、この第２の半導体チップ１２Ａにより試験用論理素子を駆動する必要がある。また、記録コードを読み出す場合においても、第２の半導体チップ１２Ａを介して読み出す必要がある。
このように、第２の半導体チップ１２Ａを用いて第１の半導体チップ１１Ａの試験或いは記録コードの読み出しを行なう構成では、ロジックチップである第２の半導体チップ１２Ａの構成が複雑となると共に開発工数が増大し、更に第２の半導体チップ１２Ａのチップサイズも大きくなってしまう。また、記録コードの読み出し処理も面倒となる。
これに対し、本実施例に係る半導体装置１０Ｄでは、上記のように第１の半導体チップ１１Ａに情報出力パッド４２Ａを設け、この情報出力パッド４２Ａがワイヤー４３，試験用電極４１Ａを介して半田ボール１７に接続された構成としている。この構成とすることにより、半田ボール１７を用いて第２の半導体チップ１２Ａを介することなく、直接第１の半導体チップ１１Ａの試験を実施することが可能となる。また同様に、第２の半導体チップ１２Ａを介することなく記録コードを読み出すことが可能となり、記録コードの読み取り処理を容易に行なうことができる。
更に、第２の半導体チップ１２Ａは、第１の半導体チップ１１Ａに拘わらず回路設計が行なえるため、開発工数の低減を図ることができる。また、第１の半導体チップ１１Ａの試験回路を設ける必要がなくなるため、第２の半導体チップ１２Ａを小型化することができる。更に、半導体装置１０Ｄの試験時には、第１の半導体チップ１１Ａに対する試験と、第２の半導体チップ１２Ａに対する試験を同時に平行して実施することが可能となり、試験効率の向上を図ることができる。
続いて、本発明の第３実施例について説明する。
図１４は、第３実施例に係る半導体装置１０Ｅの樹脂パッケージ１６を取り除いた状態の平面図である。
上記したように第２実施例に係る半導体装置１０Ｄでは、第２の半導体チップ１２Ａを介することなく、第１の半導体チップ１１Ａの試験用論理素子を駆動し、また記録されている記録コードを読み出せる構成とした。
これに対し、本実施例に係る半導体装置１０Ｅは、第１の半導体チップ１１Ａと第２の半導体チップ１２Ａとの間に、メモリチップである第１の半導体チップ１１Ａのテスト用信号配線（以下、テスト用配線１４Ａという）を直接配設すると共に、第２の半導体チップ１２Ａにテスト用の予備回路（以下、情報伝達回路５０Ａという）を配設したことを特徴としている。
即ち、第２実施例と同様に、第１の半導体チップ１１Ａには試験用論理素子を駆動し、また記録されている記録コードを読み出すための情報出力パッド４２Ａが設けられている。この情報出力パッド４２Ａは、テスト用配線１４Ａを介して第２の半導体チップ１２Ａの第２のパッド１８Ａに接続されている。また、この第２のパッド１８Ａは、情報伝達回路５０Ａに接続された構成とされている。
一方、情報伝達回路５０Ａは、第２のパッド１８Ｂ及び第２ワイヤー１５を介して試験用電極４１Ｂに接続されている。この試験用電極４１Ｂは、基板１３に配設された半田ボール１７に接続されている。従って、情報出力パッド４２Ａは、情報伝達回路５０Ａ等を介して半田ボール１７（外部接続端子）と接続された構成となっている。
よって、本実施例に係る半導体装置１０Ｅにおいても、試験用電極４１Ｂに接続された半田ボール１７（外部接続端子）を用い、第１の半導体チップ１１Ａの試験を直接実施することが可能となる。また同様に、半田ボール１７から第１の半導体チップ１１Ａに記録された記録コードを読み出すことが可能となり、記録コードの読み取り処理を容易に行なうことができる。
図１５は、第２の半導体チップ１２Ａに配設可能な情報伝達回路５０Ｂを示している。同図に示すように、情報伝達回路５０Ｂは必ずしも回路構成とする必要はなく、単に第２のパッド１８Ａと第２のパッド１８Ｂを接続する接続配線５１のみより構成することができる。
また、図１６Ａ，図１６Ｂは、図１４に示した半導体装置１０Ｅに配設された情報伝達回路５０Ａを示している。本実施例では、情報伝達回路５０Ａを２個のインバーター５３Ａ，５３Ｂにより構成している。
しかしながら、この図１６Ａ，図１６Ｂに示す構成では、第２のパッド１８Ｂは第１の半導体チップ１１Ａの試験及び記録コード読み出し専用のパッドとなってしまう。この試験及び読み出し処理は、半導体装置１０Ｅが実装された後は通常使用されることがないものであるため、第２の半導体チップ１２Ａにこのような試験及び記録コード読み出し専用のパッドを設けるのは望ましくない。
そこで、予備回路にスイッチング機能を持たせることにより、試験及び記録コード読み出し時には第２のパッド１８と情報出力パッド４２Ａを接続し、それ以外の場合には第２のパッド１８Ｂを第２の半導体チップ１２Ａの通常動作回路５２と接続する構成が考えられる。図１７Ａ乃至図１７Ｃは、このように構成した実施例を示している。
図１７Ａに示すように、本実施例では情報伝達回路５０Ｂに加え、通常動作回路５２が第２のパッド１８Ｂに接続された構成とされている。図１７Ｂは、情報伝達回路５０Ｂの回路構成の一例を示しており、また図１７Ｃは通常動作回路５２の回路構成の一例を示している。
図１７Ｂに示すように、情報伝達回路５０Ｂは２個のインバーター５３Ａ，５３Ｂと、スイッチング回路５４Ａとにより構成されている。このスイッチング回路５４Ａは、試験及び記録コード読み出し時に入力されるテスト(test)信号により、入力(in)される信号を出力(out)させる構成とされている。逆に、テスト(test)信号の入力が停止されると、入力(in)される信号を遮断し出力しないようスイッチングを行なう構成となっている。尚、情報伝達回路５０Ｂに入力(in)される信号は、第１の半導体チップ１１Ａの情報出力パッド４２Ａからの信号である。
また、図１７Ｃに示すように、通常動作回路５２は２個のインバーター５３Ａ，５３Ｂと、スイッチング回路５４Ｂとにより構成されている。このスイッチング回路５４Ｂは、試験及び記録コード読み出し時に入力されるテスト(test)信号により、入力(in)される信号を遮断する構成とされている。逆に、テスト(test)信号の入力が停止されると、入力(in)される信号を出力(out)するようスイッチングを行なう構成となっている。
尚、情報伝達回路５２に入力(in)される信号は、第２の半導体チップ１２Ａの内部回路からの信号である。また、前記テスト用の信号は、通常複数の制御信号の組み合わせでメモリの動作モードが実行されるコマンドを表した信号、メモリ全体を非活性にする制御信号、メモリの入力や出力端子を非活性にする信号、バーンイン時の制御信号、もしくはメモリ内の制御情報信号のいずれか一の信号である。
上記構成とすることにより、第２のパッド１８Ｂを試験及び記録コード読み出し時と、それ以外の通常処理時で共用することができる。これにより、第２の半導体チップ１２Ａに設けられるパッド数を低減することができ、第２の半導体チップ１２Ａの小型化を図ることができる。
続いて、本発明の第４実施例について説明する。
図１８Ａは、第４実施例である半導体装置に配設された各半導体チップに形成されたパッドを拡大して示す図である。本実施例はこのパッドに特徴があり、他の構成は既に説明した第１乃至第３実施例に係る半導体装置１０Ａ，１０Ｄ，１０Ｅと変わるところがないため、パッド以外の構成の図示は省略する。
前記した各実施例では、第１のパッド１９及び第２のパッド１８の形状は略正方形とされており、一例に列設された構成とされていた（図１８Ｃ参照）。これに対して本発明では、パッド４６の形状を長方形状とし（以下、長方形状パッド４６という）、これを一例に列設した構成としている。
具体的には、長方形状パッド４６は、一列に配列された第１方向（図中、矢印Ｘ方向）に対して延在する第１辺と、前記第１方向と垂直な第２方向（図中矢印Ｙ方向）に延在する第２辺とにより構成され、第１辺の長さａに対して第２辺の長さｂは長く設定されている（ａ＜ｂ）。この長方形状パッド４６の面積は、前記した第１乃至第３実施例に係る半導体装置１０Ａ，１０Ｄ，１０Ｅに設けられていた各パッド１８．１９の面積に対し、約２倍の面積を有している。
このように、パッドを長方形状パッド４６とすることにより、長方形状パッド４６内に試験用プローブ３４が接触する第１領域（以下、プローブ接触部４７Ｂという）と、ワイヤー４５が接続される第２領域（以下、ボンディング部４７Ａという）とを異なる位置に設けることができる。また、隣接する長方形状パッド４６間において、ボンディング部４７Ａは千鳥状に配設され、よってプローブ接触部４７Ｂも千鳥状に配設される。
このように、ボンディング部４７Ａとプローブ接触部４７Ｂが千鳥状となるよう配置されることにより、長方形状パッド４６上におけるワイヤー４５が接続されるボンディング部４７Ａと試験プローブが接触するプローブ接触部４７Ｂとを分離しつつ、かつ長方形状パッド４６間ピッチを狭ピッチ化することができる。また、ワイヤー４５が接続されるボンディング部４７Ａの実質的な離間距離を広げることができるため、ボンディング部４７Ａにワイヤー４５を配設した場合、隣接するワイヤー４５間でショートが発生することを防止することができる。
ところで、本発明のように第１の半導体チップ１１Ａ上に第２の半導体チップ１２Ａを積層は位置する半導体装置では、試験時において長方形状パッド４６に試験用プローブ３４を当接させる回数が増大する。これについて、図１９を用いて説明する。
図１９は、本実施例における半導体装置の製造方法の一例を示している。同図に示すステップ１０（図では、ステップをＳと略称している）において、第１の半導体チップ１１Ａ用のウエハ３５（図８参照）及び第２の半導体チップ１２Ａ用のウエハ（図示せず）が製造されると、製造された各ウエハに対して第１のプローブ試験が実施される（ステップ１１）。この際、前記したように、試験用プローブ３４は、長方形状パッド４６のプローブ接触部４７Ｂに当接し、所定の試験を行なう。
この第１のプローブ試験が終了すると、その試験結果に基づき、レーザ冗長処理が実施される（ステップ１２）。そして、再び、レーザ冗長処理が実施されたウエハに対して第２のプローブ試験を実施し、冗長された回路が適正に駆動しているかどうかを判定する（ステップ１３）。この第２のプローブ試験においても、試験用プローブ３４は、長方形状パッド４６のプローブ接触部４７Ｂに当接する。
第２のプローブ試験が終了するとダイシング処理が実施され（ステップ１４）、ウエハは半導体チップに個片化され第１の半導体チップ１１Ａ及び第２の半導体チップ１２Ａが製造される。また、ステップ１１及びステップ１３の試験結果に基づき、不良品チップの除去処理も行なわれる。
続くステップ１５では、組み立て処理が行なわれる。この組み立て処理では、基板１３上に第１の半導体チップ１１Ａと第２の半導体チップ１２Ａを順次積層する処理、各半導体チップ１１Ａ，１２Ａ間及び第２の半導体チップ１２Ａと基板１３間におけるワイヤーボンディング処理（配線工程）、樹脂パッケージ１６を形成するモールド処理等が実施される。このワイヤーボンディング処理を実施する際、ワイヤー４５は長方形状パッド４６のボンディング部４７Ａに接続される。
続くステップ１６及びステップ１７では、上記のように製造された半導体装置に対してファイナルテストが実施される。このファイナルテストは、低温雰囲気下において実施される低温ファイナルテスト（ステップ１６）と、高温雰囲気下において実施される高温ファイナルテスト（ステップ１７）とが行なわれる。そして、このファイナルテストで良品判定されると、この半導体装置は出荷処理される。
上記のように本実施例では、ワイヤーボンディング処理（配線工程）が実施される前に、２回のプローブ試験（ステップ１１，１３）が実施され、よって長方形状パッド４６には２回試験用プローブ３４が当接される。この試験用プローブ３４が当接される際、長方形状パッド４６には凹凸等の端子ダメージが発生する。このように、端子ダメージが発生したパッドにワイヤー４５を接合しようとしても良好な接合が望めない。
しかしながら、本実施例のように長方形状パッド４６をボンディング部４７Ａとプローブ接触部４７Ｂに区分し、試験用プローブ３４をプローブ接触部４７Ｂにのみ当接する構成としたため、プローブ試験を複数回実施しても、ワイヤー４５が接合されるボンディング部４７Ａは凹凸のない平坦面を維持する。よって、ワイヤー４５と長方形状パッド４６の接続強度を高めることができ、これにより半導体装置の信頼性を向上させることができる。
尚、本実施例の効果を実現させるパッド形状は、必ずしも長方形に限定されるものではない。例えば、図１８Ｂに示すように、正方形のパッドを図中矢印Ｘ方向に２個並べ、一方のパッドをワイヤー４５が接続されるボンディング用パッド４８とし、他方のパッドを試験用プローブ３４が当接されるプローブ接触用パッド４９と、更にこの各パッド４８，４９を配線４９Ａにより電気的に接続した構成としてもよい。また、ボンディング用パッド４８の配設位置、及びプローブ接触用パッド４９の配設位置は、図中矢印Ｙ方向に対して千鳥状になるよう配置する。上記構成とすることによっても、図１８Ａに示した長方形状パッド４６と同様の効果を実現することができる。
続いて、本発明の第５実施例について説明する。
図２０は、第５実施例である半導体装置１０Ｆの樹脂パッケージ１６を取り除いた状態の平面図である。
本実施例に係る半導体装置１０Ｆは、下層に位置する第１の半導体チップ１１Ｄに配設される第１のパッド１９の配設位置を、上層に位置する第２の半導体チップ１２Ｄの外周縁に近接するよう配置したことを特徴とするものである。本実施例の構成は、特に第１の半導体チップ１１Ｄと第２の半導体チップ１２Ｄのチップサイズが大きく異なる場合において有効である。以下、その理由について図２４及び図２５を参照して説明する。
図２４は、第１の半導体チップ１１Ｂと第２の半導体チップ１２Ｂのチップサイズが大きく異なる従来の半導体装置を示している。同図に示すように、従来では一般に第１のパッド１９及び第２のパッド１８は、各半導体チップ１１Ｂ，１２Ｂの外周縁の近傍位置に形成されていたため、各パッド１８，１９をワイヤー１４で接続しようとした場合、チップサイズが大きく異なるとワイヤー長が長くなってしまうという問題点があった。ワイヤー長が長くなると、インピーダンス及び寄生容量が増大し信号の伝達速度が低下してしまう。
また従来では、図２５に示すように、第２の半導体チップ１２Ｃに延長領域５５を設けることによりその面積を意図的に大きくし、これによりワイヤー１４のワイヤー長を短くするよう構成した半導体装置も存在する。しかしながら、この構成では、第２の半導体チップ１２Ｃ内に無駄な領域である延長領域５５が形成さ、小型化及び低コスト化に反することとなる。
これに対して本実施例に係る半導体装置１０Ｆは、第２の半導体チップ１２Ｄの形状はそのままとし、下層に位置する第１の半導体チップ１１Ｄに設けられるパッド１９を第２の半導体チップ１２Ｄの外周縁に近接は位置する構成とした。これにより、各半導体チップ１１Ｄ，１２Ｄに不要な領域を形成することなく、各半導体チップ１１Ｄ，１２Ｄ間に配設されるワイヤー１４のワイヤー長を短くすることができ、インピーダンスの低減及び信号速度の向上を図ることができる。
また、本実施例の構成では、パッド１９が第１の半導体チップ１１Ｄの内側に位置することとなる。しかしながら、この構成はいわゆるＬＯＣ（リード・オン・チップ）構造に類似したものである。よって、リード５６を第１の半導体チップ１１Ｄの上部まで延出形成し、このリード５６とパッド１９をワイヤー５７で接続することにより、リード５６とパッド１９間におけるワイヤー５７の配線長も短くすることができる。
図２１は、半導体装置１０Ｆを構成する第１の半導体チップ１１Ｄを示す平面図である。上記したように、第１の半導体チップ１１Ｄは、従来のパッド形成位置よりも内側にパッド１９が形成された構成とされている。このパッド１９の列設位置を境として第１の半導体チップ１１Ｄは３つの領域に分けられた構成となっているが、この各領域にはそれぞれ論理回路群が形成されている。即ち、第１の半導体チップ１１Ｄは、パッド列により論理回路群５８Ａ〜５８Ｃに画成された構成となっている。
このように、第１の半導体チップ１１Ｄに形成された２組のパッド列の内側に論理回路群５８Ａを設けると共に、各パッド列の外側にも論理回路群５８Ｂ，５８Ｃを形成したことにより、第１の半導体チップ１１Ｄにいわゆるデットスペースが形成されることを防止でき、上記のようにワイヤー１４のワイヤー長を短くしても半導体装置１０Ｆの小型化を図ることができる。
図２２は、第１の半導体チップ１１Ｄのパッド１９が形成された位置近傍を拡大して示す図である。上記したように、本実施例ではパッド１９が第１の半導体チップ１１Ｄの内側位置に配置されるため、このパッド１９により３個の論理回路群５８Ａ〜５８Ｃが形成される。また、各論理回路群５８Ａ〜５８Ｃは完全に独立した回路ではないため、各論理回路群５８Ａ〜５８Ｃ間に配線を設ける必要がある。
そこで、本実施例では各論理回路群５８Ａ〜５８Ｃ間を接続するチップ間接続配線５９を、隣接する一対のパッド１９の離間位置に設けた構成とした。これにより、チップ間接続配線５９は、各パッド１９の両側（図における上下両側）に配置された構成となる。このように、隣接する一対のパッド１９の離間位置を利用して各論理回路群間５８Ａ〜５８Ｃを接続するチップ間接続配線５９を設けたことにより、ワイヤーボンディングを用いて各論理回路群５８Ａ〜５８Ｃ間を接続する構成に比べ、配線処理を容易に行なうことができる。
また、チップ間接続配線５９は、チップ上に論理回路群５８Ａ〜５８Ｃを形成する際に同時形成することが可能であるため、製造工数の増大を伴うことなく、容易かつ安価に形成することができる。更に、チップ間接続配線５９をパッド１９の配設位置を利用して形成しているため、別の位置にチップ間接続配線を形成する構成に比べ、第１の半導体チップ１１Ｄの小型化を図ることができる。尚、図２２に示す例では、チップ間接続配線５９を図中左右方向に延在する構成としたが、図中上下方向に延在するように配設することも可能である。
続いて、本発明の第６実施例について説明する。
本実施例に係る半導体装置１０Ｇは、上層に位置する第２の半導体チップ１２Ｆを第１の論理回路チップ５８Ａと第２の論理回路チップ５８Ｂに分割したことを特徴とするものである。また、第１の半導体チップ１１Ｆは、先に説明した第１乃至第４実施例に設けられた第１の半導体チップ１１Ａと同様に、チップ外周縁の近傍位置にパッド１９が配設された構成となっている。
このように、第２の半導体チップ１２Ｆを複数（本実施例では２個）の論理回路チップ５８Ａ，５８Ｂに分割し、各論理回路チップ５８Ａ，５８Ｂを離間配置することにより、各論理回路チップ５８Ａ，５８Ｂに設けられた第２のパッド１８と、第１の半導体チップ１１Ｆに設けられた第１のパッド１９とを近接させることができる。
よって、本実施例に係る半導体装置１０Ｇにおいても、各半導体チップ１１Ｆ，１２Ｆに不要な領域を形成することなく、各半導体チップ１１Ｆ，１２Ｆ間に配設されるワイヤー１４のワイヤー長を短くすることができ、インピーダンスの低減及び信号速度の向上を図ることができる。
また、第２の半導体チップ１２Ｆを複数の論理回路チップ５８Ａ，５８Ｂに分割することにより、各論理回路チップ５８Ａ，５８Ｂを電気的に接続する必要がある。このため、各論理回路チップ５８Ａ，５８Ｂ間には、チップ間接続ワイヤー６０が配設されている。このチップ間接続ワイヤー６０は、ワイヤー１４をワイヤーボンディングするときに同時に配設することができる。
続いて、本発明の第７実施例について説明する。
図２６は、第７実施例である半導体装置１０Ｈの樹脂パッケージ１６を取り除いた状態の平面図である。
本実施例に係る半導体装置１０Ｈは、第１の半導体チップ１１Ｇにレーザヒューズ窓６１を形成している。このレーザヒューズ窓６１は、第１の半導体チップ１１Ｇの冗長度を向上させるために設けられている。
即ち、第１の半導体チップ１１ＧがＤＲＡＭである場合を想定すると、第１の半導体チップ１１Ｇ内には多数のセルが形成されている。しかしながら、この多数のセルの内、一つでも不良があると、第１の半導体チップ１１Ｇは不良となってしまう。
この構成では経済性が著しく低下するため、第１の半導体チップ１１Ｇ内に予め予備のセルを形成すると共にレーザヒューズ窓６１を設けることが行なわれている。レーザヒューズ窓６１内には、図２７及び図２８に示すようにヒューズ配線６４が配設されており、このヒューズ配線６４をレーザ光６５で切断（図２８参照）することにより、正規のセル（異常が生じているセル）から予備のセルに切替えることができよう構成されている。この構成とすることにより、不良チップの発生を抑制でき、経済性の向上を図ることができる（この処理を冗長処理という）。
本実施例に係る半導体装置１０Ｈは、このヒューズ配線６４の配設位置を、(i)第１の半導体チップ１１Ｇの外周縁と第２の半導体チップ１２Ｇの外周縁との間で端子の存在しない位置（図２６に破線で示す形成エリア６２Ａ）、(ii)第１の半導体チップ１１Ｇに形成された第１のパッド１９と第２の半導体チップ１２Ｇに形成された第２のパッド１８との離間位置（図２６に破線で示す形成エリア６２Ｂ）、(iii)第１の半導体チップ１１Ｇの第１のパッド１９が形成された位置よりも外周位置（図２６に破線で示す形成エリア６２Ｃ）のいずれか一の位置に設ける構成とした。
上記構成とすることにより、第２の半導体チップ１２Ｇを第１の半導体チップ１１Ｇの上層に積層配置するＭＣＰ構造としても、ヒューズ窓６４は第１及び第２の半導体チップ１１Ｇ，１２Ｇが重なった領域以外の位置に形成されることとなる。即ち、第１及び第２の半導体チップ１１Ｇ，１２Ｇを積層しても、ヒューズ窓６４は必ず外部に露出した状態となる。
仮に、ヒューズ窓６４が第１及び第２の半導体チップ１１Ｇ，１２Ｇが重なった領域内に配置された場合を想定すると、ヒューズ配線６４の形成位置には空隙が生じるため、実装等の加熱時において各半導体チップ１１Ｇ，１２Ｇ間で剥離が生じたり、クラックが発生したりするおそれがある。
しかしながら本実施例では、上記のように各半導体チップ１１Ｇ，１２Ｇを積層しても、ヒューズ窓６４は必ず外部に露出した状態となるため、剥離やクラックが発生することを確実に防止することができる。
また、ヒューズ窓６４を利用した冗長処理を第１及び第２の半導体チップ１１Ｇ，１２Ｇを積層した後に実施することも可能となる。更に、冗長処理を終了した後にヒューズ窓６４を樹脂等により埋めることも可能であり、この構成とすることによりヒューズ窓６４から半導体装置内に水分等が侵入することを防止できる。
続いて、本発明の第８実施例について説明する。
図２９は第８実施例である半導体装置１０Ｉの断面図であり、図３０は半導体装置１０Ｉの樹脂パッケージ１６を取り除いた状態の平面図である。
上記してきた各実施例に係る半導体装置１０Ａ〜１０Ｈでは、下層に位置する第１の半導体チップ１１Ａ〜１１Ｇは、切断されないスクライブライン２１により第１の機能チップ３０Ａと第２の機能チップ３１Ａとが接合された構成とされていた。
これに対して本実施例に係る半導体装置１０Ｉでは、第１の半導体チップ１１Ｈを複数（本実施例では２個）の機能チップ３０Ｂ，３１Ｂに分割すると共に、空間部７０を設けて配置した構成とした。また、第２の半導体チップ１２Ｈは、この分割された第１及び第２の機能チップ３０Ｂ，３１Ｂの上部に積層配置する構成とした。
また、本実施例においても、下層に位置する第１の半導体チップ１１Ｈはメモリチップであり、上層に位置する第２の半導体チップ１２Ｈは第１の半導体チップ１１Ｈとは異なる機能を有するロジックチップである。更に、第１の半導体チップ１１Ｈを分割する際、記憶容量により分割した構成としている。
即ち、仮に第１の半導体チップ１１Ｈに６４Ｍbitの記憶容量を持たせたい場合には、分割後の第１及び第２の機能チップ３０Ｂ，３１Ｂがそれぞれ３２Ｍbitの記憶容量を有するよう分割する構成としている。上記したように、６４Ｍbitの半導体チップを製造する場合に比べ、３２Ｍbitの半導体チップを製造する方が歩留りは向上するため、よって本実施例の半導体装置１０Ｉによっても製造歩留りの向上を図ることができる。
尚、本実施例の半導体装置１０Ｉにおける第１のワイヤー１４及び第２のワイヤー１５の配設の仕方は、前記した第１実施例に係る半導体装置１０Ａと同一構成とされている。即ち、メモリチップである第１の半導体チップ１１Ｈと外部接続端子（図示せず）との間には電源配線と信号配線のみを配設し、第１の半導体チップ１１Ｈとロジックチップである第２の半導体チップ１２Ｈとの間には信号配線のみが配設された構成とされている。
ここで、第１及び第２の機能チップ３０Ｂ，３１Ｂをウエハ３５から切り出す方法について、図３１を用いて説明する。本実施例に用いられる第１及び第２の機能チップ３０Ｂ，３１Ｂも、図３１に示すように、第１の機能チップ３０Ｂに対し第２の機能チップ３１Ｂが相対的に１８０度回転された構成となっている。よって、半導体基板３５から第１及び第２の機能チップ３０Ｂ，３１Ｂを切り出す場合、切り出しの自由度を向上させることができる。
特に本実施例では、前記した各実施例のように切断されないスクライブライン２１により各機能チップ３０Ａ，３１Ａが接合された第１の半導体チップ１１Ａを切り出すのと異なり、第１及び第２の機能チップ３０Ｂ，３１Ｂを個々切り出す構成となる。このため、ウエハ３５から第１の半導体チップ１１Ａを切り出す場合に比べ、更に歩留りの向上を図ることができる。
これについて、図３１を用いて説明する。スクライブライン２１により各機能チップ３０Ａ，３１Ａが接合された第１の半導体チップ１１Ａを切り出す場合、各機能チップ３０Ａ，３１Ａのいずれもが良品である必要がある。いま、図３１に示す○を付したチップが良品で、×を付したチップが不良品であるとすると、同図に示すウエハ３５からは３個の第１の半導体チップ１１Ａしか切り出すことができない。
しかしながら、第１の機能チップ３０Ｂに対し第２の機能チップ３１Ｂが相対的に１８０度回転された構成であるため、切り出して個片化された状態では、第１の機能チップ３０Ｂと第２の機能チップ３１Ｂは同一構成である。よって、図３１に示されるように、１４個の良品チップが存在すると、同図の上部に図示した第１の半導体チップ１１Ｈは７個（１４÷２）形成することができる。
このように、本実施例によれば、１枚のウエハ３５から多数の第１の半導体チップ１１Ｈを得ることができ、歩留りの向上及び半導体装置１０Ｉのコスト低減を図ることができる。
尚、図３２に示すように第１の機能チップと第２の機能チップをミラー配置した場合、また図３３に示すように第１の機能チップと第２の機能チップをシフト配置した場合には、第１の機能チップと第２の機能チップが異なる構成となるため、本実施例の効果は望めない。
ここで、再び図２９及び図３０に戻り、半導体装置１０Ｉの説明を続ける。
前記したように、本実施例に係る半導体装置１０Ｉでは、第１の機能チップ３０Ｂと第２の機能チップ３１Ｂとの間に空間部７０が形成される。このため、樹脂パッケージ１６を形成する際、この空間部７０に空隙が形成されることが懸念される。仮に、空間部７０に空隙が形成されると、実装時等の加熱時において空隙内の空気が膨張してクラック等が発生するおそれがある。
そこで本実施例では、空間部７０の離間距離（図３０に矢印Ｗ３で示す）を、樹脂封止時に樹脂パッケージ１６を構成する樹脂が進入可能な距離に設定した。具体的には、空間部７０の離間距離Ｗ３を0.15mm以上となるよう設定した。
この構成とすることにより、樹脂封止時に樹脂パッケージ１６を構成する樹脂は空間部７０内に確実に進入し、空間部７０内に樹脂パッケージ１６を形成することができる。よって、樹脂パッケージ１６内に空隙が発生することを防止でき、第１及び第２の機能チップ３０Ｂ，３１Ｂを離間配置しても、加熱時においてクラック等が発生することを抑制でき、半導体装置１０Ｉの信頼性を向上させることができる。
続いて、本発明の第９実施例について説明する。
図３４は、第９実施例に係る半導体装置１０Ｊの断面図である。本実施例に係る半導体装置１０Ｊは、第１の半導体チップ１１Ｉ（第１の機能チップ３０Ｃと第２の機能チップ３１Ｃとにより構成される）の厚さＨ１を、第２の半導体チップ１２Ｉの厚さＨ２よりも大きく設定したことを特徴とするものである（Ｈ１＞Ｈ２）。
この構成とすることにより、図２９に示した半導体装置１０Ｉ（各第２の機能チップ３０Ｂ，３１Ｂの厚さが略等しい）に比べ、第１の機能チップ３０Ｃと第２の機能チップ３１Ｃとの間に形成される空間部７０の高さは高くなる。
これにより、樹脂パッケージ１６を構成する樹脂の空間部７０への充填性を向上させることができ、空間部７０内に空隙が生じることを防止することができる。よって、本実施例に係る半導体装置１０Ｉにおいても、加熱時におけるクラック発生等の損傷を抑制でき、信頼性の向上を図ることができる。
尚、通常第１の半導体チップ１１Ｉ（第１及び第２の機能チップ３０Ｃ，３１Ｃ）は、半導体装置１０Ｊに搭載される前にバックグラインドされる。よって、このバックグラインド時におけるグランド量を適宜調整することにより、第２の半導体チップ１２Ｉよりも厚い第１の半導体チップ１１Ｉの形成は容易に行なうことができる。
尚、上記した各実施例では、樹脂パッケージ１６の形成時に、樹脂パッケージ１６を構成する樹脂を空間部７０に充填する構成としたが、樹脂パッケージ１６の形成前に、空間部７０にアンダーフィル材を充填する構成としてもよい。
続いて、本発明の第１０実施例について説明する。
図３５は、第１０実施例に係る半導体装置１０Ｋの樹脂パッケージ１６を取り除いた状態の平面図である。本実施例に係る半導体装置１０Ｋは、分割された各機能チップ３０Ｂ，３１Ｂの側部に空間部７０を閉塞するようダミーチップ７１Ａ，７１Ｂを配設すると共に、これにより各機能チップ３０Ｂ，３１Ｂ及びダミーチップ７１Ａ，７１Ｂに囲まれることにより形成された凹部内にダイボンディング材８５を充填した構成としたことを特徴とするものである。
ダミーチップ７１Ａ，７１Ｂは回路が形成されてないチップであり、各機能チップ３０Ｂ，３１Ｂと同じ厚さとされている。よって、ダミーチップ７１Ａ，７１Ｂを設けても、その上部に第２の半導体チップ１２Ｈを積層することができる。
また、各機能チップ３０Ｂ，３１Ｂ及びダミーチップ７１Ａ，７１Ｂに囲まれた凹部内へのダイボンディング材８５の充填は，例えばポッティング法を用いることができる。このダイボンディング材８５の充填は、上記凹部が満たされよう実施される。
尚、本実施例では回路が形成されてないダミーチップ７１Ａ，７１Ｂにより、空間部７０の両側を塞ぐ構成としているが、このダミーチップ７１Ａ，７１Ｂに代えて回路が形成された能動チップを用いることも可能である。
上記のように、本実施例によれば、分割された機能チップ３０Ｂ，３１Ｂの両側部に第３のチップであるダミーチップ７１Ａ，７１Ｂが配設されることにより、空間部７０内にダイボンディング材８５を充填することができる。即ち、空間部７０をダイボンディング材８５で埋めることができる。これにより、空間部７０内に空隙が発生することを防止でき、加熱時においてクラック等の損傷が半導体装置１０Ｋに発生することを抑制できる。よって、本実施例によっても、半導体装置１０Ｋの信頼性を向上させることができる。
本発明は、具体的に開示された実施例に限定されるものではなく、クレームされた本発明の範囲から逸脱することなく、種々の変形例や実施例が考えられる。

Claims (31)

  1. 半導体チップとして機能する第１の機能チップと、
    半導体チップとして機能すると共に前記第１の機能チップに対し隣接配置される第２の機能チップと、
    前記第１の機能チップ及び第２の機能チップをそれぞれ画成するスクライブラインとを具備する半導体基板であって、
    前記第１の機能チップと前記第２の機能チップの配置は、
    切断処理する前記スクライブラインの選定により、前記第１の機能チップ単体のみの切り出し、または前記第２の機能チップのみの切り出し、または前記第１の機能チップと第２の機能チップを組み合わせた領域での切り出しが可能な配置とされてなる半導体基板。
  2. 請求項１記載の半導体基板において、
    前記スクライブラインの配設位置には、隣接する機能チップ間を接続する配線を形成しない構成としてなる半導体基板。
  3. 請求項１記載の半導体基板において、
    前記スクライブラインの内、切断されないスクライブラインの幅を、切断されるスクライブラインの幅に比べて狭く設定してなる半導体基板。
  4. 半導体チップとして機能する第１の機能チップと、
    半導体チップとして機能すると共に前記第１の機能チップに対し隣接配置される第２の機能チップと、
    前記第１の機能チップ及び第２の機能チップをそれぞれ画成するスクライブラインとを具備する半導体基板であって、
    前記第２の機能チップは、前記第１の機能チップを１８０度回転させた構成とされた半導体基板。
  5. 積層配置されると共に、外部と情報或いは電源の授受を行なう複数の端子を備えた半導体チップを設けて成る半導体装置であって、
    前記端子を少なくとも一例に列設すると共に、前記端子に試験プローブが接触する第１領域と、外部と情報或いは電源の授受を行なう配線が接続される第２領域とを設け、
    前記第１領域と前記第２領域が、前記端子を一列に列設した状態において、千鳥状に配置されるよう構成してなる半導体装置。
  6. 請求項５記載の半導体装置において、
    前記端子は、前記一列に配列された第１方向に対して延在する第１辺と、前記第１方向と垂直な第２方向に延在すると共に前記第１辺よりも長い第２辺とを有する形状とされてなる半導体装置。
  7. 請求項５記載の半導体装置の製造方法であって、
    前記第１領域に試験プローブを接触させることにより、前記半導体チップの試験を行なう試験工程と、
    該試験工程の終了後、前記第２領域に外部と情報或いは電源の授受を行なう配線を接続する配線工程とを有する半導体装置の製造方法。
  8. 外部接続端子を有する支持基板上に積層配置された第１の半導体チップと第２の半導体チップとを設けてなり、該第１及び第２の半導体チップが一つのパッケージに封止された構成の半導体装置において、
    前記第１の半導体チップをメモリチップとすると共に下層に配置し、
    かつ、前記第２の半導体チップをロジックチップとすると共に前記第１の半導体チップの上層に配置してなる半導体装置。
  9. 外部接続端子を有する支持基板上に積層配置されたメモリチップとロジックチップとを設けてなり、該メモリチップとロジックチップが一つのパッケージに封止された構成の半導体装置であって、
    前記メモリチップにメモリチップ試験用の試験用端子を設け、該試験用端子を前記外部接続端子に直接接続した構成としたことを特徴とする半導体装置。
  10. 相互間の位置決めを行なうためのアライメントマークが形成された第１及び第２の半導体チップを一つのパッケージに積層配置した構成の半導体装置であって、
    前記アライメントマークをチップ表面に積層形成されたカバー膜に形成してなる半導体装置。
  11. 請求項１０記載の半導体装置において、
    前記アライメントマークと半導体チップのパッドとを共有する構成としてなる半導体装置。
  12. 請求項１０記載の半導体装置において、
    前記アライメントマークと半導体チップのパッドとを共有すると共に、
    前記パッドを非ボンディングパッドとしてなる半導体装置。
  13. 請求項１０記載の半導体装置において、
    前記第１の半導体チップに設けられるアライメントマークと、前記第２の半導体チップに設けられるアライメントマークを同一形状としてなる半導体装置。
  14. 一つのパッケージ内において、第２の半導体チップを第１の半導体チップ上に積層配置した構成の半導体装置であって、
    前記第１の半導体チップに冗長用のヒューズ窓を形成すると共に、
    該ヒューズ窓の配設位置を前記第１の半導体チップに形成された端子と前記第２の半導体チップに形成された端子との離間位置、または前記第１の半導体チップの外周縁と前記第２の半導体チップの外周縁との間の端子の存在しない位置、または前記第１の半導体チップの端子形成位置よりも外周位置のいずれか一の位置に設けてなる半導体装置。
  15. 複数の半導体チップを一つのパッケージ内に積層実装した構成の半導体装置であって、
    前記半導体チップの内、少なくとも下層に位置する半導体装置の上層に位置するチップが積層される領域にカバー膜を形成してなる半導体装置。
  16. メモリチップとロジックチップを一つのパッケージに実装した半導体装置において、
    前記メモリチップと前記ロジックチップとの間に前記メモリチップのテスト用の信号配線を直接配設すると共に、前記ロジックチップにテスト用の予備回路を配設し、該予備回路を介して前記テスト用の信号を前記パッケージに設けられた外部接続端子に供給する構成としてなる半導体装置。
  17. 複数の半導体チップを一つのパッケージに積層実装した構成の半導体装置であって、
    下層に位置する前記半導体チップに配設されると共に上層に位置する半導体チップに接続される端子の配設位置を、前記上層に位置する半導体チップの外周縁に近接配置してなる半導体装置。
  18. 複数の半導体チップを一つのパッケージに積層実装した構成の半導体装置であって、
    下層に位置する前記半導体チップに配設されると共に上層に位置する半導体チップに接続される端子の配設位置を、前記上層に位置する半導体チップの外周縁に近接配置すると共に、
    前記下層に位置する半導体チップに形成された端子の列設位置を挟んだ両側に、論理回路群を形成してなる半導体装置。
  19. 請求項１８記載の半導体装置において、
    隣接する一対の前記端子の離間位置に、前記論理回路群間を接続する接続配線を設けてなる半導体装置。
  20. 第１機能を備えた第１の半導体チップと、第２機能を備えた第２の半導体チップとを、一つのパッケージに封止した構成の半導体装置において、
    前記第１の半導体チップを複数の機能チップに分割すると共に空間部を設けて配置し、前記第２の半導体チップを前記分割された複数の機能チップの上部に積層配置してなる半導体装置。
  21. 請求項２０記載の半導体装置において、
    前記第１の半導体装置をメモリチップとすると共に、前記第２の半導体チップをロジックチップとし、
    かつ、前記メモリチップを分割する際、記憶容量により分割してなる半導体装置。
  22. 請求項２０記載の半導体装置において、
    前記空間部の離間距離を樹脂封止時に封止樹脂が進入可能な距離に設定してなる半導体装置。
  23. 請求項２０記載の半導体装置において、
    前記第１の半導体チップの厚さを前記第２の半導体チップの厚さよりも大きく設定してなる半導体装置。
  24. 請求項２０記載の半導体装置において、
    前記分割された機能チップの側部に前記空間部を閉塞するよう第３のチップを配設し、
    かつ、前記分割された機能チップ及び前記第３のチップに囲まれる部分にダイボンディング材を充填した構成としてなる半導体装置。
  25. 請求項９または１６記載の半導体装置において、
    前記テスト用の信号は、通常複数の制御信号の組み合わせでメモリの動作モードが実行されるコマンドを表した信号である半導体装置。
  26. 請求項９または１６記載の半導体装置において、
    前記テスト用の信号は、メモリ全体を非活性にする制御信号、メモリの入力や出力端子を非活性にする信号、バーンイン時の制御信号、もしくはメモリ内の制御情報信号のいずれか一の信号である半導体装置。
  27. 請求項１８記載の半導体装置において、
    前記下層に位置する半導体チップに形成された端子の端子列設位置を挟んだ両側に、前記論理回路群の信号線が配設されてなる半導体装置。
  28. 第１の機能を備えた複数の半導体チップと、
    第２の機能を備えた第２の半導体チップとを、一つのパッケージに封止した構成としてなる半導体装置。
  29. 請求項２８記載の半導体装置において、
    前記第１の機能を備えた複数の半導体チップと前記第２の半導体チップとを、前記パッケージ内に積層してなる半導体装置。
  30. 請求項２８記載の半導体装置において、
    前記第１の機能と前記第２の機能を異なる機能としてなる半導体装置。
  31. 請求項２８記載の半導体装置において、
    前記第１の機能を備えた半導体チップをメモリチップとすると共に、前記第２の半導体チップをロジックチップとし、
    かつ、前記ロジックチップと外部接続端子との間には電源配線と信号配線を配設し、
    前記メモリチップと前記外部接続端子との間には電源配線のみを配設し、
    前記メモリチップと前記ロジックチップとの間には、信号配線のみを配設してなる構成の半導体装置。
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