JPH0637250A - 積層マルチチップモジュール及び製造方法 - Google Patents

積層マルチチップモジュール及び製造方法

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JPH0637250A
JPH0637250A JP5121016A JP12101693A JPH0637250A JP H0637250 A JPH0637250 A JP H0637250A JP 5121016 A JP5121016 A JP 5121016A JP 12101693 A JP12101693 A JP 12101693A JP H0637250 A JPH0637250 A JP H0637250A
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electrical
electrical contact
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Peng-Cheng Lin
ペン−チェン・リン
Luu T Nguyen
ルー・ティ・ンギュイエン
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Abstract

(57)【要約】 【構成】 実質的に平行に向かい合った第一及び第二の
表面（３０，２８）と、第一の表面（３０）上に設けら
れた少なくとも一つの電気接点（３２）を有する半導体
チップ（２２）を含むマルチチップモジュール（２０）
である。実施的に平行に向かい合った第一及び第二の表
面（３６，３４）と、これらの表面の一方に設けられた
少なくとも一つの電気接点（３８）を有する第一の素子
（２４）がその他方の表面において、半導体チップの第
一の表面により少なくとも部分的に支持されて設けられ
る。第一の素子は、半導体チップの電気接点が露出され
るように配置される。第一及び第二の端部を有する細い
導線が、その第一の端部が半導体チップの電気接点又は
第一の素子の電気接点の何れかに対して接続される。こ
のマルチチップモジュールの製造方法もまた開示され
る。 【効果】 積層形態により得られ、積層体中の素子が同
一でなくともよく、且つワイヤボンディングを用いて容
易に結線することのできるマルチチップモジュールが提
供される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体パッケージング技
術に関し、より詳しくは多数の半導体ダイス及び／又は
基板を含む半導体パッケージに関するものである。
【０００２】
【従来の技術】超大規模集積回路（ＶＬＳＩ）半導体チ
ップ（ダイ）は一般に、半導体パッケージ内に収容され
ている。通常は、一つの半導体パッケージはただ一つの
チップを内臓している。
【０００３】半導体パッケージには、三つの在来型式が
ある。一番目は成形プラスチックパッケージであり、プ
ラスチック本体内に封入されたリードフレームを含んで
いる。リードフレームとは、幾つかの電気リードと、チ
ップが載置される主取付表面（又は着座平面）として利
用されるダイ装着パッド（ＤＡＰ）とを有する板金フレ
ーム構造である。チップは直接にＤＡＰに対して、又は
ＤＡＰに取着された基板に対して結合される。電気リー
ドは、成形プラスチックの内部からプラスチックの外側
への電気的伝送路をもたらす。幾つかの一般的な成形プ
ラスチックパッケージのタイプには、プラスチックチッ
プキャリヤ（ＰＣＣ）、成形デュアルインラインパッケ
ージ（ＭＤＩＰ）、プラスチッククアドフラットパック
（ＰＱＦＰ）、スモールアウトライン（ＳＯ）、縮小ス
モールアウトラインパッケージ（ＳＳＯＰ）、トランジ
スタアウトラインパッケージ（ＴＯ）、極小アウトライ
ンパッケージ（ＶＳＯＰ）及び薄小アウトラインパッケ
ージ（ＴＳＯＰ）がある。
【０００４】半導体パッケージの第二の在来型式は、キ
ャビティ（空洞）パッケージである。キャビティパッケ
ージにおいては、チップが載置される主取付表面（又は
着座平面）として用いられるキャビティの基部が、中空
ハウジング内に含まれる。成形プラスチックパッケージ
とは異なり、キャビティパッケージ内のチップは空気に
より取り囲まれている。幾つかの電気リードが、ハウジ
ングの内部からハウジングの外側への電気的伝送路をも
たらす。幾つかの一般的なキャビティパッケージのタイ
プには、セラミックパッケージ、金属キャン、プラスチ
ックパッケージ及びこれらの何らかの組み合わせがあ
る。
【０００５】半導体構成の三番目の在来型式は、チップ
オンボード（ＣＯＢ）アセンブリである。ＣＯＢにおい
ては、チップは主取付表面（又は着座平面）として用い
られる回路板又は基板に対して直接に結合される。この
チップは通常、プラスチック材料で被覆されて保護され
る。プラスチック材料の内側からプラスチック材料の外
側への電気的伝送路をもたらすために、種々の異なるタ
イプの電気リードが使用される。
【０００６】これら三つの在来型式の半導体パッケージ
は、種々の異なる形状及び大きさを有するものである
が、それらの各々は、幾つかの電気リードとチップが載
置される主取付表面（又は着座平面）を含んでなるもの
である。
【０００７】チップと電気リードとの間に電気的接続を
作成するために、先の三つの在来型式の各々において用
いられている一般的な方法は、ワイヤボンディングであ
る。ワイヤボンディングとは、個々の部品に対して溶着
される細い導線によって、個別のパッケージにおいて部
品相互間で電気的な相互結線を作成する方法である。従
って、細い導線は電気リードに接続された一端と、チッ
プの電気接点に接続された他端を有する。ワイヤボンデ
ィングは、チップを相互接続するためのポピュラーな方
法である。キャピラリの設計、ワイヤボンディング工程
の制御、及び導線の特性の改良により、より微細なピッ
チでボンディングを行うことが可能になった。
【０００８】二つ又はより多くの半導体チップが電気的
に相互接続されて、単一の回路アセンブリがもたらされ
ることがしばしばある。パッケージ当たりにチップを一
つという枠組みの下では、二つ又はより多くのチップの
相互接続には、同じだけの数のパッケージについて必要
な十分な物理的空間が要求される。大きさ及び重量を低
減させ、またデバイスの挙動を改善するために、二つ又
はより多くのチップを単一のパッケージ内に組み合わせ
ようとする幾つかの試みがなされてきた。高密度集積回
路パッケージング産業においては、単一のパッケージ内
への二つ又はより多くのチップの組み合わせは、典型的
にはマルチチップモジュール（ＭＣＭ）又はマルチチッ
プパッケージ（ＭＣＰ）と呼ばれている。マルチチップ
モジュール及びマルチチップパッケージという用語は僅
かに異なる意味合いを有するが、ここでの議論の目的に
関しては、それらは相互に互換的なものとして用いる。
【０００９】最も一般的なＭＣＭは、「横並び」ＭＣＭ
である。この形態においては、二つ又はより多くのチッ
プは相互に隣接して（又は相互に横並びに）、成形プラ
スチックパッケージ、キャビティパッケージ又はＣＯＢ
アセンブリの何れかの主取付表面上に設けられる。チッ
プは主取付表面に対して直接に設けることもできるし、
或いはそれ自体が主取付表面に対して直接に設けられて
いる基板材料上に設けることもできる。チップと電気リ
ードとの間での相互接続は、一般にはワイヤボンディン
グを介して行われる。
【００１０】しかしながら横並びＭＣＭは、多くの欠点
を有している。成形プラスチックパッケージ又はキャビ
ティパッケージの内部においてチップを横並びにレイア
ウトすることは、パッケージの面積を最も最適に方法で
はない。多くの場合に、チップはただ一つのチップ用に
予め設計された標準的な形状因子内にフィットしなけれ
ばならないことから、かかる面積は非常に限られたもの
である。チップが適切にレイアウトされていなければ、
かかる面積の制限によって、ＭＣＭ中に組み込むことの
できるチップの数は限定されることになる。さらにま
た、最適化されていないチップのレイアウトは、これに
対応して最適化されないワイヤボンディングをもたらす
ことになり、導線が交叉し、導線の長さが長くなり、ま
た導線と導線の分離が小さくなるといった結果を生ず
る。導線が交叉すると一つの導線が別の導線上に輪を描
くことになり、非常に望ましくない。なぜなら成形条件
によっては短絡が生ずる可能性があるからである。同様
に、長い導線長及び小さな導線間間隔は、高速のトラン
スファー成形又は高い樹脂粘度の下では、導線が押し流
される危険を大きくする可能性がある。
【００１１】
【発明が解決しようとする課題】ＭＣＭを構築するにつ
いての他の試みには、二つ又はより多くのチップを相互
に積み重ね、次いでこのチップの「積層体」をパッケー
ジ内に固定するものがある。現在入手可能な積層ＭＣＭ
は、ウェーハ全体を積み重ね、次いで積層されたウェー
ハを切断して積層チップとすることにより製造されてい
る。従って、特定の積層体にある個々のチップの各々
は、同じ大きさとなっている。
【００１２】現在入手可能な積層ＭＣＭの一つの欠点
は、それらが全てメモリデバイスであることである。技
術的に異なるデバイスの混合は、積層形態においては現
在は入手可能でない。現在入手可能な積層ＭＣＭの別の
欠点は、それらが固有の特別なパッケージを必要とする
ことである。さらにまた、チップの間で電気的な相互接
続を行うためには、複雑で費用の嵩む方法が用いられ
る。現在使用されている相互接続方法は、崩壊制御チッ
プ接続（Controlled Collapse Chip Connection;Ｃ４）
及びテープキャリヤ方式（ＴＡＢ）である。
【００１３】「フリップチップ」としても知られている
崩壊制御チップ接続（Ｃ４）は、チップを表面を下に向
けて接続することを可能にする、チップ表面上の多数の
はんだバンプを用いることを含んでいる。利点として
は、熱挙動、電気特性及び再加工性の改善がある。他
方、一般に認められている欠点としては、正確な位置合
わせ、清掃及び検査の困難性、全ての接点について均一
なはんだ接合高さを得ること、及び長期の熱サイクル寿
命にわたって低い熱膨張係数を有する基板が必要とされ
ることがある。さらにまた、Ｃ４を用いるためには、全
てのはんだバンプ及び相互接続は、チップの積層の前及
び最中に形成されねばならない。換言すれば、チップが
積層された後には、相互接続を付加することは一切不可
能になる。
【００１４】テープキャリヤ方式（ＴＡＢ）とは、熱圧
着ボンディングによって、ポリマーテープ上にパターン
形成された金属にチップを接合する工程を指している。
基板又はボードに対する続いての装着は、外側のリード
を接着することによって実行される。テープキャリヤ方
式（ＴＡＢ）は、ＭＣＭに対しては限定された用途しか
有していなかった。ＴＡＢは多くの利点を有している
が、注文製作のテープについての初期コストの高さ、ポ
リイミドテープの湿分敏感性、及び平坦性の問題を回避
するために大きなチップについて単一個所ボンディング
に切り換える必要性といったものが、これを広く用いる
についての障壁となっている。
【００１５】従って、現在入手可能なＭＣＭの欠点を克
服することのできる低コストＭＣＭに対するニーズが存
在している。
【００１６】
【課題を解決するための手段】本発明は、実質的に平行
に向かい合った第一及び第二の表面と、第一の表面上に
設けられた少なくとも一つの電気接点を有する半導体チ
ップを有する回路アセンブリを提供する。実質的に平行
に向かい合った第一及び第二の表面と、これらの表面の
一方に設けられた少なくとも一つの電気接点を有する第
一の素子が半導体チップの第一の表面上に設けられ、且
つその他方の表面でもって少なくとも部分的に支持され
ている。この第一の素子は、半導体チップの電気接点が
露出されるように配置される。第一及び第二の端部を有
する細い導線が、その第一の端部が半導体チップの電気
接点又は第一の素子の電気接点の何れかにあるようにし
て接続される。
【００１７】上記の回路アセンブリを製造するための方
法は、主取付表面及び多数の電気リードを有するキャリ
ヤ部材の上に半導体チップを施与する段階を含む。半導
体チップはその第二の表面において、主取付表面により
少なくとも部分的に支持されねばならない。次いで第一
の素子が、半導体チップの第一の表面上に施与される。
この第一の素子はその第二の表面において半導体チップ
により少なくとも部分的に支持されねばならず、また第
一の素子は半導体チップの電気接点が露出されるように
配置される。
【００１８】本発明の特徴及び利点のより良い理解は、
以下の本発明の詳細な説明と、本発明の原理が用いられ
ている例示的実施例を示す添付図面を参照することによ
り得られる。
【００１９】
【実施例】図１は、本発明によるマルチチップモジュー
ル２０の一実施例を示している。このモジュール２０、
即ち簡単に言えば回路アセンブリ２０は、半導体チップ
２２上に「積み重ねられた」第一の素子２４を含んでい
る。この半導体チップは、実質的に平行に向かい合った
第一及び第二の表面３０及び２８と、第一の表面３０上
に設けられた少なくとも一つの電気接点３２を有してい
る。第一の素子２４もまた実質的に平行に向かい合った
第一及び第二の表面３６及び３４を有し、少なくとも一
つの電気接点３８が第一又は第二の表面３６又は３４上
に設けられている。図１に示した実施例では、電気接点
３８は第一の表面３６上に設けられて示されている。
【００２０】第一の素子２４は、半導体チップ又は基板
材料でありうる。第一の素子２４が基板材料の場合に
は、それは相互接続媒体（後述）として用いられ得る。
この基板材料はセラミック、金属、シリコン、或いはプ
ラスチック回路板（ＰＣＢ）材料であって構わないが、
これらに限定されるものではない。利便性と入手容易性
の故に、多層セラミック（ＭＬＣ）基板が極めてポピュ
ラーである。金属基板は、靱性（ＭＬＣに比較して）、
高強度、廉価、及び高熱伝導性といった他の利点をもた
らす。銅−アンバー−銅、或いは銅−モリブデン−銅と
いうように金属層を適切に組み合わせることにより、薄
いポリマーフィルムと基板との間の熱的な不整合は最小
限にすることができる。幾つかの典型的なベースメタル
としては、アルミニウム、銅、銅／モリブデン、銅／タ
ングステン、アンバー、及びコバールなどがある。銅は
その高い熱伝導性の故に、傑出したベースメタルの一つ
であり、熱応力を最小にする傾向がある。シリコン基板
は集積回路（ＩＣ）製造技術を容易に適用でき、能動及
び受動デバイスを両方とも組み込める可能性があり、基
板に取着される他のシリコンＩＣと良好な熱的整合性を
有し、誘電層がポリイミド又はＳｉＯ2という、両方と
もＩＣ製造において標準的な誘電体でよいといった利点
を有している。他方、シリコン基板の主たる欠点は、そ
れらが高価であり、大きさがウェーハ寸法に限定され、
またシリコンは金属基板よりも熱伝導性が低いといった
ことである。
【００２１】半導体チップ２２はキャリヤ部材４２上に
設けられ、このキャリヤ部材４２の主取付表面（又は着
座平面）４０により少なくとも部分的に支持される。
「キャリヤ部材４２上に設けられ」ているという言い回
しは、特定の素子（この場合にはチップ２２）がキャリ
ヤ部材４２に対して直接に取着され、或いは特定の素子
がキャリヤ部材４２にそれ自体直接に取着されている何
らかの他の構造又は構造の組み合わせ、例えば他の素
子、素子の積層体又は接着剤に対して取着されているこ
とを意味することを意図したものである。
【００２２】キャリヤ部材４２は一般には、二つ又はよ
り多くの電気リード４４及び４６を含む。図１に示した
実施例では、キャリヤ部材４２はリードフレームであ
り、主取付表面４０はリードフレーム４２上のダイ装着
パッド（ＤＡＰ）である。電気リード４４及び４６は、
リードフレーム４２のリードである。リードフレーム４
２は、在来の成形プラスチックデュアルインラインパッ
ケージ（ＤＩＰ）２６の成形組成物２５内に収容されて
いる。
【００２３】本発明の一つの利点は、前述した三つの在
来型式の半導体パッケージ、即ち成形プラスチックパッ
ケージ、キャビティパッケージ、及びチップオンボード
（ＣＯＢ）アセンブリの何れであっても、積層された素
子２４及びチップ２２を収容するために用いることがで
きるということである。さらにまた、主取付表面と電気
リードを有する他の如何なるパッケージもまた、積層体
を収容するために用いることができる。在来のパッケー
ジを用いることはコストを低減させ、マルチチップモジ
ュールを既存の電気的システムにおいて即座に、システ
ムの修正を殆ど又は全く伴わずに使用することを可能に
する。従って、図１においてはＤＩＰが示されている
が、本発明の積層されたマルチチップモジュールは事実
上如何なる半導体パッケージにも収容することができる
ことが理解されねばならない。
【００２４】半導体チップ２２は、接着剤４８によって
主取付表面４０に設けることもできる。この接着剤４８
は、エポキシ接着剤、軟質はんだ、或いはチップを基板
に設けるために適当な他の何らかの接着剤である。接着
剤４８は、電気的に伝導性でも非伝導性でもよい。伝導
性は、糊剤中に取り込まれる充填材の種類によって調節
される。例えば金属充填材は良好な電気的及び熱的散逸
をもたらすが、熱分解法シリカ又はダイヤモンドのよう
な無機充填材は主として熱挙動を増大する。セラミック
パッケージについて特に良好に作用する接着剤の例は、
カリフォルニア州サンタアナのStaystik社により製造さ
れている部材番号１１のStaystikである。プラスチック
パッケージ用に高い熱伝導性を有する窒化アルミニウム
を含む接着剤の例は、部材番号２８２のStaystikであ
る。
【００２５】第一の素子２４もまた、キャリヤ部材４２
に対して設けられる。この第一の素子２４は、それが第
二の表面３４において、チップ２２の第一の表面３０に
より少なくとも部分的に支持されるように設けられる。
さらにまた、第一の素子２４は、チップ２２の電気接点
３２が露出され、それに対して電気的接続を行うべくア
クセス可能なように配置される。図１に示された第一の
素子２４はチップ２２によって完全に支持されている
が、第二の素子がチップ２２と共に第一の素子２４を部
分的に支持するような、本発明の他の実施例（後述）が
ある。
【００２６】第一の素子２４は、チップ２２の第一の表
面３０に対して塗布された接着剤５０と、第一の素子２
４の第二の表面３４によって、キャリヤ部材４２へと設
けられる。接着剤５０もまた、伝導性又は非伝導性の接
着剤でよい。前述したStaystik社の接着剤が、この場合
にも特に良好である。
【００２７】チップ２２の電気接点３２及び５８と、第
一の素子２４の電気接点３８及び５４と、電気リード４
４及び４６との間に電気的相互接続を作成するために、
ワイヤボンディングが用いられる。ワイヤボンディング
は積層体におけるチップ及びその他の素子の間で電気的
な相互接続を作成するために用いられるのであるから、
チップ及びその他の素子は、チップ及び／又は他の素子
の何れかの電気接点の少なくとも一つが露出され、それ
に対して細い導線で接続を行うべくアクセス可能である
ような仕方で積み重ねられ、配置されねばならない。図
１に示すように、第一の素子２４はチップ２４よりも小
さく、従って第一の素子２４がチップ２２の中央に積み
重ねられれば、チップ２２の電気接点３２及び５８が露
出される。しかしながら、第一の素子２４はチップ２２
よりも小さくなければならない訳ではない。電気接点３
２又は５８の少なくとも一つが露出され、それに対して
細い導線で接続を行うべくアクセス可能であるような仕
方でもって第一の素子２４がチップ２２上に配置される
ならば、第一の素子２４はチップ２２と同じ大きさ、或
いはより大きくあってさえ構わない。後述するように、
チップ２２の電気接点の少なくとも一つを露出する孔又
はスロットを、第一の素子２４を貫通して設けることさ
えできる。
【００２８】ワイヤボンディング法を用いて作成される
特定の相互接続は、マルチチップモジュール２０が使用
される特定の用途に依存して変化する。例えば、第一の
素子２４の電気接点３８は、接点３８をリード４６へと
直接に接続する細い導線５２により、電気リード４６と
電気的に連結される。電気接点はまた、ワイヤボンディ
ングを用いてリードへと間接的に連結されることもでき
る。例えば電気接点５４は、接点５４を接点５８へと接
続する細い導線５６と、次いで接点５８をリード４４へ
と接続している別の細い導線６０によって、リード４４
へと連結され得る。
【００２９】図２は相互接続媒体としての、即ち種々の
長距離相互接続及び配線経路指定が行われる表面として
の、第一の素子２４の使用を図示している。ある素子が
相互接続媒体として用いられる場合、それは前述した基
板材料の一つから形成される。長距離相互接続の例は、
電気接点６２をリード６４に連結するために電気的「ス
トリップ」接点６８を用いることである。即ち、細い導
線６６が、接点６２をストリップ接点６８の一端に接続
するために用いられている。別の細い導線７０は、スト
リップ接点６８の他端をリード６４に接続するために用
いられている。かくして第一の素子２４が相互接続媒体
として用いられた場合、それは回路アセンブリ２０の片
側から他の側へと電気信号を伝送するために、プリント
回路板に類似した長いストリップ接点を含み得るもので
ある。この場合にも、形成される特定の相互接続は、マ
ルチチップモジュール２０が使用される特定の用途に依
存して変化される。さらにまた、図２は第一の素子２４
を相互接続媒体として用いることを示しているが、第一
の素子２４は代替的に半導体チップであることも可能な
ことを理解すべきであり、その場合には一つのチップか
ら他への同様の相互接続が形成される。
【００３０】本発明の積層構造は、三次元的な拡張及び
レイアウトが（横並びレイアウトに対して）ＭＣＭの密
度を大きく増大可能であることを示している。同じ大き
さの空間について、より多数のチップを積層ＭＣＭに収
容することができ、これはＭＣＭの挙動、出力、及び融
通性を増大させることになる。ボンディングパッドが露
出されアクセス可能となるように、チップ又は基板は積
層順序に従って漸次より小さくなるようにすることがで
きる。しかしながら、漸次小さくなる寸法取りは、前述
したように必要な訳ではない。
【００３１】三次元での利用を最適化するために、積層
構造の異なるバリエーションを実施することができる。
チップは相互に上に載置することができ、各々を他に対
して、一番上のチップの形状に適合する非伝導性チップ
装着又は熱可塑性テープの何れかにより取着することが
できる。一つの積層体中に含めることのできるチップの
数は、セラミックパッケージ内のキャビティの高さ、又
は成形プラスチックパッケージの厚みによって制限され
る。
【００３２】基板をチップと共に積層して、チップの間
での相互接続媒体及び配線経路指定手段をもたらし、長
いワイヤボンディング長を排除することができる。別の
チップの上に載置される基板は、チップ表面全体を覆う
必要はない。それはまた、基板と横並びに配置された別
のチップに対する配線経路指定のための中間手段として
用いることもできる。
【００３３】チップ又はチップ／基板組み合わせの適切
なレイアウトを用いることにより、導線の交叉なしで、
また導線と導線の間の間隔を受容可能レベルとして、ワ
イヤボンディングを達成することができる。さらにま
た、積み重ねられたチップは、標準的なアセンブリ仕様
に合致するワイヤボンディング長を有する形態をもたら
すことができる。短いワイヤボンディング長を維持する
ことは、ＭＣＭの成形に際して導線が押し流される可能
性を最小限のものとする。
【００３４】図１及び２に示した本発明の実施例は、二
つの素子、即ちチップ２２とチップ又は基板２４のみを
有する積層ＭＣＭを図示している。しかしながら、積層
可能な素子の数には制限はない。本発明は、積層体中の
少なくとも一つの素子が少なくとも一つの他の素子をチ
ップ上に有している半導体チップであり、また少なくと
も一つの素子の少なくとも一つの電気接点が露出してそ
れに対してワイヤボンディング接続を行うようアクセス
可能とされる仕方で素子が積層されている、如何なる数
の素子の積み重ねをも含むものである。積層体中の素子
の幾つかは、少なくとも一つの素子の少なくとも一つの
電気接点が露出してそれに対してワイヤボンディング接
続を行うようアクセス可能とされる仕方で素子が積層さ
れることを条件として、崩壊制御チップ接続（Ｃ４）、
即ち「フリップチップ」接続を用いて相互接続可能であ
ることに注目すべきである。
【００３５】図３は、三つの積層素子を有する本発明の
別の実施例を図示している。マルチチップモジュール７
２は、キャリヤ部材８２の主取付表面８０に設けられた
三つの素子７４，７６及び７８を含んでいる。素子７
４，７６及び７８の各々は、平坦な向かい合った表面を
有し、素子７４又は７６の少なくとも一方が半導体チッ
プであることを条件として、半導体チップ又は基板材料
の何れかである。第一の素子７４は接着剤８４により主
取付表面８０に設けられ、第二の素子７６は接着剤８６
により第一の素子７４に設けられ、第三の素子７８は接
着剤８８により第二の素子７６に設けられている。第三
の素子７８は第二の素子７６により少なくとも部分的に
支持されねばならず、第二の素子７６は第一の素子７４
により少なくとも部分的に支持されねばならない。さら
にまた、第二の素子７６は、第一の素子７４の電気接点
９４及び１００が露出され、細い導線をそれに対して結
線すべくアクセス可能なように配置されねばならない。
同様に、第三の素子７８は、第二の素子７６の電気接点
９６及び１０２が露出され、細い導線をそれに対して結
線すべくアクセス可能なように配置される。素子７６及
び７８は大きさが漸次より小さくなっているが、下側の
素子の電気接点の少なくとも一つが露出されるように素
子が配置されるならば、このことは必要ではない。
【００３６】接点９４，９６，９８，１００，１０２及
び１０４の何れか又は全てを電気リード１０６及び１０
８の一方又は双方に対して電気的に連結するために、ワ
イヤボンディングが用いられる。図３に示すように、細
い導線１１０，１１２及び１１４が接点９４，９６及び
９８をリード１０８に連結しており、また細い導線１１
６，１１８及び１２０が接点１００，１０２及び１０４
をリード１０６に連結している。
【００３７】キャリヤ部材８２は、前述した三つの在来
型式の半導体パッケージの何れでもよい。例えば図４に
示されたマルチチップモジュール１２２は、主取付表面
１３４の片側においてのみ電気リード１３２を有するキ
ャリヤ部材１３０上に設けられた三つの素子１２４，１
２６及び１２８を含んでいる。図５に示したマルチチッ
プモジュール１４４は、キャリヤ部材１５２上に設けら
れた三つの素子１４６，１４８及び１５０を含んでい
る。キャリヤ部材１５２は、主取付表面１５４の下側に
直接に設けられた電気リード（図示せず）を有する、セ
ラミックパッケージ又は金属キャンの何れかである。図
６は、キャリヤ部材１６６の主取付表面１６４上に設け
られた三つの素子１５８，１６０及び１６２を有するマ
ルチチップモジュール１５６の平面図である。キャリヤ
部材１６６は、キャリヤ部材１６６四つの辺の全てに電
気リード１６８を含む。
【００３８】三つの素子の何らかの組み合わせは、一番
上の素子が唯一のチップであるのでなければ、半導体チ
ップ及び／又は基板材料であってよい。この場合にも、
チップ又は基板、並びに作成される特定のワイヤボンデ
ィング相互接続の選択は、マルチチップモジュールが使
用される特定の用途に依存している。図７はキャリヤ部
材１４２上に設けられた三つの素子１３６，１３８及び
１４０を有するマルチチップモジュール１３５を図示し
ている。第一及び第三の素子１３６及び１４０は半導体
チップであり、第二の素子１３８は基板材料である。
【００３９】図８は、本発明によるマルチチップモジュ
ール１７０の別の実施例を図示している。キャリヤ部材
１８４の主取付表面１８２上には、四つの素子１７２，
１７４，１７６及び１７８が設けられている。素子１７
２，１７４，１７６及び１７８の各々は平坦な向かい合
った表面を有し、素子１７２，１７４又は１７６の少な
くとも一つがチップであることを条件として、半導体チ
ップ又は基板材料の何れかである。第二及び第三の素子
１７４及び１７６は両方とも、第一の素子１７２により
支持されている。第四の素子１７８は第二の素子１７４
により部分的に支持され、また第三の素子１７６により
部分的に支持されている。さらにまた、素子１７４及び
１７６は、素子１７２の電気接点の少なくとも一つがワ
イヤボンディングのために露出されるように配置されて
おり、また素子１７８は素子１７４又は１７６の何れか
の少なくとも一つの電気接点がワイヤボンディングのた
めに露出されるように配置されている。素子１７２，１
７４，１７６及び１７８の各々をキャリヤ部材１８４に
対して設けるために、接着剤１８６，１８８及び１９０
が用いられている。この場合にも、キャリヤ部材１８４
は在来型式の半導体パッケージの何れのタイプのキャリ
ヤでも構わない。図９は図８に示したのと基本的に同じ
実施例を図示しているが、キャリヤ部材１９２がセラミ
ックパッケージ又は金属キャンにおいて見い出されるタ
イプのものである点が異なっている。
【００４０】図１０は、本発明によるマルチチップモジ
ュール１９３の別の実施例を図示している。キャリヤ部
材２０４の主取付表面２０２上には、四つの素子１９
４，１９６，１９８及び２００が設けられている。素子
１９４，１９６，１９８及び２００の各々は、平坦な向
かい合った表面を有している。素子１９４及び１９８は
半導体チップであり、素子１９６及び２００の各々は半
導体チップ又は基板材料の何れかである。これら四つの
素子１９４，１９６，１９８及び２００は、二つの個別
の積層体２０６及び２０８に配置されている。第一の積
層体２０６は主取付表面２０２上に設けられた第一の素
子１９４を含み、第二の素子１９６は第一の素子１９４
により少なくとも部分的に支持されている。第二の積層
体２０８は主取付表面２０２上に設けられた第三の素子
１９８を含み、第四の素子２００は第三の素子１９８に
より少なくとも部分的に支持されている。
【００４１】図１１は、本発明によるマルチチップモジ
ュール２１０の別の実施例を図示している。三つの素子
２１２，２１４及び２１６が、キャリヤ部材２２０の主
取付表面２１８上に設けられている。素子２１２，２１
４及び２１６の各々は平坦な向かい合った表面を有し、
素子２１４又は２１６の少なくとも一方がチップである
ことを条件として、半導体チップ又は基板材料の何れで
あってもよい。第一の素子２１２は主取付表面２１８上
に設けられ、第二の素子２１４は第一の素子２１２によ
り少なくとも部分的に支持され、第三の素子２１６は第
二の素子２１４により少なくとも部分的に支持されてい
る。マルチチップモジュール２１０と上述した他の実施
例との間の主な相違は、第二の素子２１４が、第一の表
面２２６から第二の表面２２８へと第二の素子２１４を
貫通して延びる孔（又はスロット）２２２及び２２４を
有していることである。
【００４２】孔２２２及び２２４の目的は、細い導線の
結線を行うために、素子２１２の電気接点２３６及び２
４２を露出してアクセス可能にすることである。換言す
れば、素子２１４は、電気接点２３６及び２４２が孔２
２２及び２２４を介して露出され、アクセス可能となる
仕方で配置されている。電気接点２３６及び２４２を露
出するために孔２２２及び２２４を用いることにより、
素子２１４が素子２１２よりも大きい場合でさえも、素
子２１６，２１４及び２１２の間にワイヤボンディング
による相互接続を作成することが可能となる。例えば、
細い導線２３０は電気接点２３４から孔２２４を通じて
延伸し、電気接点２３６との接続を行う。別の例とし
て、細い導線２３８は電気接点２４０から孔２２２を通
って延び、電気接点２４２との接続を行う。かくして、
第二の素子２１４が第一の素子２１２よりも大きく、第
二の素子２１４によって完全に覆われてしまう場合であ
っても、孔２２２及び２２４は第一の素子２１２と第三
の素子２１６との間で細い導線を介して直接的な電気的
接続を行うことを可能にする。
【００４３】第二の素子２１４が第一の素子２１２より
も大きくなる理由の一つは、第一の表面２２６が第一及
び第二の素子２１２及び２１４の間で多くの相互接続を
行うための大量の回路を収容することを可能にすること
がある。通常、第二の素子２１４は相互接続媒体として
用いるための基板材料である。しかしながら、第二の素
子２１４は回路のない部分においてチップのある個所に
孔を有する半導体チップであることもできる。
【００４４】図１２は、孔又はスロット２４４が平行に
向かい合った表面を有する素子２４６を貫通して形成さ
れる一つの形態を図示している。この孔２４４は、所望
とするどのような大きさ又は形状であってもよい。例え
ば、孔２４４は小さな円形孔、長い矩形孔、正方形孔そ
の他でありうる。
【００４５】図１３は、第一の素子２４８と第三の素子
２５２の間に挟み込まれた第二の素子２５０を示してい
る。孔又はスロットを用いる代わりに、第二の素子２５
０は切除部分２５４を有し、これは細い導線２５６が第
三の素子２５２から第一の素子２４８へと延びることを
可能にする。かくして、素子の何れか一つに設けられる
切除部分は、孔又はスロットと同様の目的に役立つこと
になる。
【００４６】図１４は、キャリヤ部材２６８の主取付表
面２６６上に設けられた三つの素子２６０，２６２及び
２６４を有するマルチチップモジュール２５８を示して
いる。第二の素子２６２は、孔２７０及び２７２を含ん
でいる。キャリヤ部材２６８は、セラミックパッケージ
又は金属キャンについて見い出される型式のものであ
る。図１５は、キャリヤ部材２８４の主取付表面２８２
上に設けられた三つの素子２７６，２７８及び２８０を
有するマルチチップモジュール２７４の平面図である。
キャリヤ部材２８４は、主取付表面２８２の四つの辺の
全てに電気リード２８６を有する型式のものである。第
二の素子２７８は、それを貫通して延びる四つのスロッ
ト２８８，２９０，２９２及び２９４を含み、第一の素
子２７６の電気接点が露出されている。これにより細い
導線２９６が、スロット２９２を通って第三の素子２８
０から第一の素子２７６へと延びることが可能になる。
【００４７】図１に戻ると、マルチチップモジュール２
０を製造するための方法は、キャリヤ部材４２の主取付
表面４０上に接着剤４８又は軟質はんだを適用すること
から始まる。次いで半導体チップ２２が、約（平方イン
チ当たり８−１０ポンド（ｐｓｉ））の圧力でもって、
接着剤４８上に施与される。
【００４８】次の段階は、チップ２２の第一の表面３０
上へと接着剤５０即ちエポキシを適用することである。
第一の素子２４が次いで、約（３−５ｐｓｉ）の圧力で
もって接着剤５０上へと施与される。第一の素子２４は
チップ２２により少なくとも部分的に支持されていなけ
ればならず、さらにまた、第一の素子２４はチップ２２
の電気接点の少なくとも一つが露出され、それに対して
ワイヤボンディング結線を行うべくアクセス可能となる
ように配置されねばならない。第一の素子２４は、半導
体チップ又は基板材料でよい。
【００４９】第二の素子が所望とされる場合には、第一
の素子２４の第一の表面３６に対して接着剤又はエポキ
シが塗布され、第二の素子がこの第一の表面３６上へと
施与される。さらなる素子が所望とされる場合には、最
後に施与された素子の表面上へと接着剤又はエポキシを
塗布し、次いで別の素子をこの最後の素子上へと施与す
るという同一の工程が実行される。
【００５０】所望とするだけの数の素子がキャリヤ部材
４２上に設けられた後、素子にある電気接点、例えば接
点３２，３８，５４及び５８と、キャリヤ部材４２上の
電気リード、例えばリード４４及び４６が、ワイヤボン
ディングにより結線される。
【００５１】ワイヤボンディングが完了した後、キャリ
ヤ部材４２は半導体パッケージ２６内に封入される。こ
の工程は通常、チップ２２及び第一の素子２４が成形組
成物２５で完全に覆われ、リード４４及び４６だけが露
出されるようにして、成形組成物２５をキャリヤ部材４
２の周りに形成することを包含している。半導体パッケ
ージ２６はＤＩＰであるが、どのような在来の半導体パ
ッケージも使用可能であることが理解されねばならな
い。
【００５２】マルチチップモジュール２０を製造するた
めの代替的な方法は、チップ２２２と第一の素子２４の
積層体を予めアセンブルしておくことから始まり、次い
でこの予めアセンブルされた積層体は、キャリヤ部材４
２上に設けられる。換言すれば、それが二つ、三つ、四
つ或いはその他幾つであろうと、所望とする数の素子が
最初に積み重ねられ、接着剤で接合される。この積層体
が次いで、主取付表面４０上に設けられる。ワイヤボン
ディングによる相互接続が行われた後、この回路アセン
ブリは半導体パッケージ内に封入される。この代替的な
方法は、個別のチップの各々がキャリヤ部材上に対して
一回に一つ宛設けられるのではなしに、全てのチップが
キャリヤ部材上に一回の工程で設けられるという利点を
有している。
【００５３】本発明の実施に当たっては、本明細書に記
載した本発明の実施例の種々の設計変更を行い得ること
が理解されねばならない。特許請求の範囲は本発明の範
囲を画定することを意図するものであり、請求項の範囲
内の構造及び方法、並びにそれらの均等物がそれによっ
てカバーされるものである。
【００５４】
【発明の効果】以上の如く本発明によれば、積層形態に
より得られるマルチチップモジュールが提供される。積
層体中の素子は同一である必要はなく、従って従来のＭ
ＣＭのように全てがメモリデバイスである必要はない。
また積層体中の素子の間で電気的な相互接続を行うため
に、複雑で費用の嵩む方法を用いる必要はなく、通常の
ワイヤボンディングで事足りる。また積層の後に相互接
続を付加することも可能であり、現在入手可能なＭＣＭ
の欠点を克服することのできる新規な低コストＭＣＭが
提供されるものである
【図面の簡単な説明】
【図１】本発明によるマルチチップモジュールの断面図
である。
【図２】図１のマルチチップモジュールの平面図であ
る。
【図３】三つの素子を有する本発明によるマルチチップ
モジュールの実施例の断面図である。
【図４】三つの素子を有する本発明によるマルチチップ
モジュールの第一の別の実施例の断面図である。
【図５】三つの素子を有する本発明によるマルチチップ
モジュールの第二の別の実施例の断面図である。
【図６】三つの素子を有する本発明によるマルチチップ
モジュールの第三の別の実施例の平面図である。
【図７】三つの素子を有する本発明によるマルチチップ
モジュールの第四の別の実施例の断面図である。
【図８】四つの素子を有する本発明によるマルチチップ
モジュールの実施例の断面図である。
【図９】四つの素子を有する本発明によるマルチチップ
モジュールの第一の別の実施例の断面図である。
【図１０】四つの素子を有する本発明によるマルチチッ
プモジュールの第二の別の実施例の断面図である。
【図１１】三つの素子を有し、素子の一つが少なくとも
一つの貫通する孔又はスロットを有する、本発明による
マルチチップモジュールの実施例の断面図である。
【図１２】貫通する孔又はスロットを有する素子の等測
図である。
【図１３】素子の一つが切除部分を有している三つの素
子の等測図である。
【図１４】三つの素子を有し、素子の一つが少なくとも
一つの貫通する孔又はスロットを有する、本発明による
マルチチップモジュールの第一の別の実施例の断面図で
ある。
【図１５】三つの素子を有し、素子の一つが少なくとも
一つの貫通する孔又はスロットを有する、本発明による
マルチチップモジュールの第二の別の実施例の平面図で
ある。
【符号の説明】
２０，７２，１２２，１３５，１４４，１５６，１７
０，１９３，２１０，２５８，２７４ マルチチップモ
ジュール ２２ 半導体チップ ２４ 第一の素子 ２６ 成形プラスチックデュアルインラインパッケージ
（ＤＩＰ） ２８ （半導体チップの）第二の表面 ３０ （半導体チップの）第一の表面 ３２ （半導体チップの）電気接点 ３４ （第一の素子の）第二の表面 ３６ （第一の素子の）第一の表面 ３８ （第一の素子の）電気接点 ４０，８０，１３４，１５４，１８２，２０２，２１
８，２６６，２８２ 主取付表面（着座平面） ４２，８２，１３０，１４２，１５２，１６６，１８
４，１９２，２０４，２２０，２６８，２８４ キャリ
ヤ部材（リードフレーム） ４４，４６，１０６，１０８，１３２，１６８，２８６
電気リード ５２，５６，６０，６６，７０，１１０，１１２，１１
４，１１６，１１８，１２０，２３０，２３２，２３
８，２５６，２９６ 導線 ７４，１２４，１３６，１４６，１５８，１７２，１９
４，２１２，２４８，２７６ 第一の素子 ７６，１２６，１３８，１４８，１６０，１７４，１９
６，２１４，２５０，２７８ 第二の素子 ７８，１２８，１４０，１５０，１６２，１７６，１９
８，２１６，２５２，２８０ 第三の素子 １７８，２００ 第四の素子 ８４，８６，８８，１８６，１８８，１９０ 接着剤 ９４，９６，９８，１００，１０２，１０４，２３６，
２４０，２４２ 電気接点 ２２６ （第二の素子の）第一の表面 ２２８ （第二の素子の）第二の表面 ２２２，２２４，２４４，２８８，２９０，２９２，２
９４ 孔（スロット）２５４ 切除部分
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年７月５日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ペン−チェン・リン アメリカ合衆国カリフォルニア州95014ク パーティノ，ジャニス・アヴェニュー・ 22310 (72)発明者 ルー・ティ・ンギュイエン アメリカ合衆国カリフォルニア州95131サ ン・ホセ，ブリアクリーク・コート・1298

Claims (50)

    【特許請求の範囲】
  1. 【請求項１】 実質的に平行に向かい合った第一及び第
    二の表面と、前記第一の表面に配置された少なくとも一
    つの電気接点を有する半導体チップと、 実質的に平行に向かい合った第一及び第二の表面と、こ
    れらの表面の一方に配置された少なくとも一つの電気接
    点を有し、その他方の表面において前記半導体チップの
    第一の表面により少なくとも部分的に支持されて設けら
    れ、前記半導体チップの電気接点が露出されるよう配置
    された第一の素子と、 第一及び第二の端部を有し、該第一の端部が前記半導体
    チップの電気接点に接続されている細い導線からなる、
    回路アセンブリ。
  2. 【請求項２】 前記第一の素子の前記電気接点が前記第
    一の素子の前記一方の表面に配置され、前記細い導線の
    第二の端部が前記第一の素子の電気接点に接続されてい
    る、請求項１の回路アセンブリ。
  3. 【請求項３】 主取付表面及び複数の電気リードを有す
    るキャリヤ部材をさらに含み、前記半導体チップがその
    第二の表面において前記主取付表面により少なくとも部
    分的に支持されて設けられている、請求項１の回路アセ
    ンブリ。
  4. 【請求項４】 前記細い導線の前記第二の端部が前記複
    数の電気リードの一つに接続されている、請求項３の回
    路アセンブリ。
  5. 【請求項５】 前記第一の素子は前記第一の表面から前
    記第二の表面へと貫通して延びる孔を有して前記半導体
    チップの電気接点を露出し、前記細い導線が前記孔を通
    って延びる、請求項１の回路アセンブリ。
  6. 【請求項６】 前記半導体チップと前記第一の素子の間
    に配置された接着材料をさらに含む、請求項１の回路ア
    センブリ。
  7. 【請求項７】 前記主取付表面と前記半導体チップの間
    に配置された接着材料をさらに含む、請求項３の回路ア
    センブリ。
  8. 【請求項８】 前記第一の素子が半導体チップからな
    る、請求項１の回路アセンブリ。
  9. 【請求項９】 前記第一の素子が基板相互接続媒体から
    なる、請求項１の回路アセンブリ。
  10. 【請求項１０】 前記キャリヤ部材がリードフレームか
    らなり、前記主取付表面がダイ装着パッドからなる、請
    求項３の回路アセンブリ。
  11. 【請求項１１】 実質的に平行に向かい合った第一及び
    第二の表面と、これらの表面の一方に配置された少なく
    とも一つの電気接点を有し、その他方の表面において前
    記第一の素子の第一の表面により少なくとも部分的に支
    持されて設けられた第二の素子をさらに含む、請求項１
    の回路アセンブリ。
  12. 【請求項１２】 実質的に平行に向かい合った第一及び
    第二の表面を有し、前記主取付表面に設けられ、前記主
    取付表面と前記半導体チップの間に配置された第三の素
    子をさらに含む、請求項３の回路アセンブリ。
  13. 【請求項１３】 実質的に平行に向かい合った第一及び
    第二の表面と、前記第一の表面に配置された少なくとも
    一つの電気接点を有する半導体チップと、 実質的に平行に向かい合った第一及び第二の表面と、そ
    の第一の表面に配置された少なくとも一つの電気接点を
    有し、その第二の表面において前記半導体チップの第一
    の表面により少なくとも部分的に支持されて設けられ、
    前記半導体チップの電気接点が露出されるよう配置され
    た第一の素子と、 第一及び第二の端部を有し、該第一の端部が前記第一の
    素子の電気接点に接続されている細い導線からなる、回
    路アセンブリ。
  14. 【請求項１４】 前記細い導線の前記第二の端部が前記
    半導体チップの電気接点に接続されている、請求項１３
    の回路アセンブリ。
  15. 【請求項１５】 主取付表面と複数の電気リードを有す
    るキャリヤ部材をさらに含み、前記半導体チップがその
    第二の表面において前記主取付表面により少なくとも部
    分的に支持されて設けられている、請求項１３の回路ア
    センブリ。
  16. 【請求項１６】 前記細い導線の前記第二の端部が前記
    複数の電気リードの一つに接続されている、請求項１５
    の回路アセンブリ。
  17. 【請求項１７】 前記第一の素子は前記第一の表面から
    前記第二の表面へと貫通して延びる孔を有して前記半導
    体チップの電気接点を露出する、請求項１３の回路アセ
    ンブリ。
  18. 【請求項１８】 前記半導体チップと前記第一の素子の
    間に配置された接着材料をさらに含む、請求項１３の回
    路アセンブリ。
  19. 【請求項１９】 前記主取付表面と前記半導体チップの
    間に配置された接着材料をさらに含む、請求項１５の回
    路アセンブリ。
  20. 【請求項２０】 前記第一の素子が半導体チップからな
    る、請求項１３の回路アセンブリ。
  21. 【請求項２１】 前記第一の素子が基板相互接続媒体か
    らなる、請求項１３の回路アセンブリ。
  22. 【請求項２２】 前記キャリヤ部材がリードフレームか
    らなり、前記主取付表面がダイ装着パッドからなる、請
    求項１５の回路アセンブリ。
  23. 【請求項２３】 実質的に平行に向かい合った第一及び
    第二の表面と、その第一の表面に配置された少なくとも
    一つの電気接点を有し、その他方の表面において前記第
    一の素子の第一の表面により少なくとも部分的に支持さ
    れて設けられ、前記第一の素子の電気接点が露出される
    よう配置された第二の素子をさらに含む、請求項１３の
    回路アセンブリ。
  24. 【請求項２４】 実質的に平行に向かい合った第一及び
    第二の表面を有し、前記主取付表面に設けられ、前記主
    取付表面と前記半導体チップの間に配置された第三の素
    子をさらに含む、請求項１５の回路アセンブリ。
  25. 【請求項２５】 主取付表面及び複数の電気リードを有
    するキャリヤ部材と、 実質的に平行に向かい合った第一及び第二の表面と、前
    記第一の表面に配置された少なくとも一つの電気接点を
    有し、前記キャリヤ部材に対して設けられその第二の表
    面において前記主取付表面により少なくとも部分的に支
    持されている半導体チップと、 実質的に平行に向かい合った第一及び第二の表面と、こ
    れらの表面の一方に配置された少なくとも一つの電気接
    点を有し、その他方の表面において前記半導体チップの
    第一の表面により少なくとも部分的に支持されて設けら
    れ、前記半導体チップの電気接点が露出されるよう配置
    された第一の素子からなる、回路アセンブリ。
  26. 【請求項２６】 第一及び第二の端部を有し、該第一の
    端部が前記半導体チップの電気接点に接続されている細
    い導線をさらに含む、請求項２５の回路アセンブリ。
  27. 【請求項２７】 前記細い導線の前記第二の端部が前記
    複数の電気リードの一つに接続されている、請求項２６
    の回路アセンブリ。
  28. 【請求項２８】 前記第一の素子の前記電気接点が前記
    第一の素子の前記第一の表面に配置され、前記細い導線
    の前記第二の端部が前記第一の素子の電気接点に接続さ
    れている、請求項２６の回路アセンブリ。
  29. 【請求項２９】 前記第一の素子は前記第一の表面から
    前記第二の表面へと貫通して延びる孔を有して前記半導
    体チップの電気接点を露出する、請求項２５の回路アセ
    ンブリ。
  30. 【請求項３０】 前記第一の素子の電気接点が前記第一
    の素子の前記第一の表面に配置され、回路アセンブリが
    さらに、 実質的に平行に向かい合った第一及び第二の表面と、そ
    の第一の表面に配置された少なくとも一つの電気接点を
    有し、その他方の表面において前記第一の素子の第一の
    表面により少なくとも部分的に支持されて設けられ、前
    記第一の素子の電気接点が露出されるよう配置された第
    二の素子を含む、請求項２５の回路アセンブリ。
  31. 【請求項３１】 実質的に平行に向かい合った第一及び
    第二の表面を有し、前記キャリヤ部材に設けられ、前記
    主取付表面と前記半導体チップの間に配置された第三の
    素子をさらに含む、請求項２５の回路アセンブリ。
  32. 【請求項３２】 回路アセンブリの製造方法であって、 （ａ）実質的に平行に向かい合った第一及び第二の表面
    と前記第一の表面に配置された電気接点とを有する半導
    体チップを、主取付表面及び複数の電気リードを有する
    キャリヤ部材上に施与し、前記半導体チップをその第二
    の表面において前記主取付表面により少なくとも部分的
    に支持させ、 （ｂ）実質的に平行に向かい合った第一及び第二の表面
    と前記第一の表面に配置された電気接点とを有する第一
    の素子を、前記半導体チップの第一の表面上に施与し、
    前記第一の素子をその第二の表面において前記半導体チ
    ップにより少なくとも部分的に支持させ、前記第一の素
    子を前記半導体チップの電気接点が露出されるように配
    置させることからなる方法。
  33. 【請求項３３】 第一の細い導線の第一の端部を前記電
    気接点の一つに接続する段階をさらに含む、請求項３２
    の方法。
  34. 【請求項３４】 前記第一の細い導線の第二の端部を前
    記キャリヤ部材の電気リードの一つに接続する段階をさ
    らに含む、請求項３３の方法。
  35. 【請求項３５】 前記段階（ａ）の実行前に、接着材料
    を前記キャリヤ部材の前記主取付表面に適用する段階を
    さらに含む、請求項３２の方法。
  36. 【請求項３６】 前記段階（ｂ）の実行前に、接着材料
    を前記半導体チップの前記第一の表面に適用する段階を
    さらに含む、請求項３２の方法。
  37. 【請求項３７】 前記第一の素子が半導体チップからな
    る、請求項３２の方法。
  38. 【請求項３８】 前記第一の素子が基板相互接続媒体か
    らなる、請求項３２の方法。
  39. 【請求項３９】 実質的に平行に向かい合った第一及び
    第二の表面と前記第一の表面に配置された電気接点とを
    有する第二の素子を、前記第一の素子の前記第一の表面
    上に施与し、前記第二の素子を前記第二の表面において
    前記第一の素子により少なくとも部分的に支持させ、前
    記第二の素子を前記第一の素子の電気接点が露出される
    ように配置する段階をさらに含む、請求項３２の方法。
  40. 【請求項４０】 第二の細い導線の第一の端部を前記第
    二の素子の電気接点に接続する段階をさらに含む、請求
    項３９の方法。
  41. 【請求項４１】 回路アセンブリの製造方法であって、 実質的に平行に向かい合った第一及び第二の表面と前記
    第一の表面に配置された電気接点とを有する第一の素子
    を、実質的に平行に向かい合った第一及び第二の表面と
    前記第一の表面に配置された電気接点とを有する半導体
    チップの第一の表面上に施与し、前記第一の素子をその
    第二の表面において前記半導体チップの第一の表面によ
    り少なくとも部分的に支持させ、前記第一の素子を前記
    半導体チップの電気接点が露出されるように配置させる
    ことからなる方法。
  42. 【請求項４２】 前記半導体チップ及び前記第一の素子
    を、主取付表面及び複数の電気リードを有するキャリヤ
    部材上に施与し、前記半導体チップをその第二の表面に
    おいて前記主取付表面により少なくとも部分的に支持さ
    せる段階をさらに含む、請求項４１の方法。
  43. 【請求項４３】 第一の細い導線の第一の端部を前記電
    気接点の一つに接続する段階をさらに含む、請求項４２
    の方法。
  44. 【請求項４４】 前記第一の細い導線の第二の端部を前
    記キャリヤ部材の電気リードの一つに接続する段階をさ
    らに含む、請求項４３の方法。
  45. 【請求項４５】 接着材料を前記半導体チップと前記第
    一の素子の間に配置する段階をさらに含む、請求項４１
    の方法。
  46. 【請求項４６】 接着材料を前記キャリヤ部材の主取付
    表面と前記半導体チップの間に配置する段階をさらに含
    む、請求項４２の方法。
  47. 【請求項４７】 前記第一の素子が半導体チップからな
    る、請求項４１の方法。
  48. 【請求項４８】 前記第一の素子が基板相互接続媒体か
    らなる、請求項４１の方法。
  49. 【請求項４９】 実質的に平行に向かい合った第一及び
    第二の表面と前記第一の表面に配置された電気接点とを
    有する第二の素子を、前記第一の素子の前記第一の表面
    上に施与し、前記第二の素子をその第二の表面において
    前記第一の素子により少なくとも部分的に支持させ、前
    記第二の素子を前記第一の素子の電気接点が露出される
    ように配置させる段階をさらに含む、請求項４１の方
    法。
  50. 【請求項５０】 第二の細い導線の第一の端部を前記第
    二の素子の電気接点に接続する段階をさらに含む、請求
    項４９の方法。
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