JP2008219029A - 半導体パッケージ、マルチチップパッケージ及びその製造方法 - Google Patents
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Abstract
【解決手段】 集積回路チップ10は、センターパッド型チップ設計による集積回路が形成されたセル領域Acell1、Acell2の間に周辺領域Aperiを有する半導体基板11と、該半導体基板11上に集積回路と接続されるボンドパッド配線パターン12とを含む。ボンドパッド配線パターン12は、従来のボンドパッドが形成される層に所定のパターンを有するライン形態で形成され、一端が周辺領域Aperiに位置する。周辺領域Aperiの幅は、ボンドパッド領域が確保されていなくて、ライン形態である一部のボンドパッド配線パターン12だけが存在するので、従来と比べて狭くなっている。これにより、半導体基板11は、ボンドパッド領域のために必要な幅だけ減少された全体幅を有する。
【選択図】 図8
Description
また、本発明の他の目的は、ボンドパッドサイズとボンドパッドピッチ減少の限界を克服できる集積回路チップを提供することにある。
また、本発明のさらに他の目的は、ボンドパッド配置構造によるマルチチップパッケージ具現の制約を克服できるマルチチップパッケージを提供することにある。
前記パッケージ基板の表面の上に実装される少なくとも一つの半導体チップと、を備え、
前記半導体チップは、
少なくとも2つの表面を有し、前記表面中少なくとも一つは互いに隣接しているセル領域と周辺回路領域とを含む半導体基板と、
前記半導体基板の前記周辺回路領域の少なくとも一部の上に形成されたボンドパッド配線パターンと、
前記ボンドパッド配線パターンと電気的に連結し、前記セル領域の少なくとも一部分の上に位置する少なくとも一つのボンドパッドを含むパッド再配置パターンと、
前記パッド再配置パターンの上に形成され、少なくとも一つのボンドパッドを露出させるための少なくとも一つの開口部を有する絶縁層と、
を有することを特徴とする。
また前記目的を達成するために、本発明に係る半導体マルチチップパッケージは、
多数のボンディングチップが形成されている表面を有するパッケージ基板と、前記パッケージ基板の表面の上に実装される2つ以上の半導体チップと、を備え、
前記半導体チップ中少なくとも一つは、
互いに隣接しているセル領域と周辺回路領域の上に形成された集積回路を有する半導体基板と、
前記半導体基板の上に形成されたボンドパッド配線パターンと、
前記ボンドパッド配線パターンに直接に接触し、前記セル領域の少なくとも一部分の上に位置するボンドパッドを含むパッド再配置パターンと、前記パッド再配置パターンの上に形成された絶縁層と、を有し、前記ボンドパッド配線パターンは、前記周辺回路領域の少なくとも一部分の上に形成され、前記ボンドパッドは、前記絶縁層を通じて露出する前記パッド再配置パターンに含まれ、各ボンディングチップは、対応される前記ボンドパッドに電気的に連結することを特徴とする。再配置ボンドパッドをセル領域の上部に形成し、周辺領域においてボンドパッドの形成のために用意する領域を設けないことによって、チップサイズを減少させることができる。
図5乃至図8は、本発明に係る集積回路チップの第1実施例を製造する工程を示す断面図であり、図9は、本発明に係る集積回路チップの第1実施例の平面図であり、図10は、図8の"A"部分の他の連結構造を示す部分断面図であり、図11は、図9の集積回路チップにワイヤーボンディングが実施された状態を示す断面図である。
まず、一般的なウェーハ状態で、図5に示したように、セル領域Acell1、Acell2に集積回路の形成が完了したシリコンのような半導体基板11上に、ボンドパッド配線パターン12を形成し、保護膜16を覆う。所定のウェーハ組立工程を経て集積回路が形成された半導体基板11上に、感光膜パターンをマスクとして使用したメッキ方法、又はスパッタリングのような蒸着方法により、所定パターンのボンドパッド配線パターン12を集積回路と選択的に連結して形成することができる。ここで、ボンドパッド配線パターン12は、セル領域Acell1、Acell2の上部及び周辺領域Aperiに位置していることを図示しているが、セル領域Acell1、Acell2にのみ位置するようにすることができる。
図12は、本発明に係る集積回路チップの第2実施例の製造工程を示す断面図である。図12に示された集積回路チップ30は、保護膜16上に第1の層間絶縁膜13、その上に第2の層間絶縁膜20aが形成されており、その上にパッド再配線パターン15が形成された構造である。誘電体層機能をする第2の層間絶縁膜20aを、第1の層間絶縁膜13とパッド再配線パターン15との間に形成して、集積回路チップ30の電気的特性、例えばキャパシタンスが低くなるようにしている。第2の層間絶縁膜20aの厚さは、キャパシタンス特性及び強度補強を考慮して、適正水準、例えば約2〜50μmに設定される。第2の層間絶縁膜20aには、主としてベンゾシクロブテン、ポリベンゾオキサゾール、ポリイミドなどの物質を使うことができる。
半導体基板11のセル領域Acell1、Acell2に、半導体基板52の集積回路と接続されるボンドパッド配線パターン12が形成され、そのボンドパッド配線パターン12の一部が開放されるように、保護膜16が形成され、その上に第1の層間絶縁膜13が形成された状態で、第2の層間絶縁膜20aを形成する。第2の層間絶縁膜20aは、通常的なスピンコーティング方法と写真工程によって形成することができる。この際、第1の層間絶縁膜13上に第2の層間絶縁膜20aを形成し、第1の層間絶縁膜13から露出される部分を除去して、ボンドパッド配線パターン12を露出させる。そして、第2の層間絶縁膜20a上にボンドパッド配線パターン12と接続されるパッド再配線パターン15を形成し、最終絶縁膜18を形成して再配置ボンドパッド17をセル領域上に形成する。ここで、第2の層間絶縁膜20a及び最終絶縁膜18には、ポリイミドを使うことができる。
図13乃至図15は、本発明に係る集積回路チップの第3実施例の製造工程を示す断面図である。
図13に示された集積回路チップ50は、前述した第2実施例の集積回路チップ30と同様に、第2の層間絶縁膜20bが第1の層間絶縁膜13上に形成されているが、第2実施例の集積回路チップ30とは異なって、再配置ボンドパッド17が第1の層間絶縁膜13上に形成されている構造である。集積回路チップ50の特性によって電気的相互連結する時に加えられる物理的ストレスによるクッション(cushion)現象が生じないように、第2の層間絶縁膜20bの再配置ボンドパッド17の下部が除去されている形態である。
図16は、本発明に係る集積回路チップの第4実施例を示す断面図である。
上述した実施例とは異なって、図16に示された集積回路チップ80は、センターパッド型に配置されたボンドパッド12が周辺領域Aperiに位置する。保護膜16は、ボンドパッド12を露出させ、半導体基板81上に形成されている。通常、ウェーハ組立工程が完了した状態の集積回路チップがこのような状態を有する。保護膜16上には、層間絶縁膜13が半導体基板81の上部を平坦化させるように形成されている。層間絶縁膜13上に形成されたパッド再配線パターン15がボンドパッド12と接続され、最終絶縁膜18がパッド再配線パターン15を覆う。最終絶縁膜18からセル領域Acell1、Acell2上に露出されるパッド再配線パターン15の部分として再配置ボンドパッド17が形成されている。再配置ボンドパッド17は、集積回路チップ80の端部に形成されるエッジパッド型配置構造を有する。
図17は、本発明に係る集積回路チップの第5実施例を示す断面図である。
図17に示された集積回路チップ90は、第4実施例と同様に、センターパッド型に配置されたボンドパッド12が周辺領域Aperiに位置し、保護膜16が、ボンドパッド12を露出させるように、半導体基板81上に形成されている。しかしながら、第4実施例と異なって、保護膜16上に第1の層間絶縁膜13と第2の層間絶縁膜20が半導体基板81の上部を平坦化させながら形成されている。第2の層間絶縁膜20上にパッド再配線パターン15が形成され、第1の層間絶縁膜13と第2の層間絶縁膜20を貫通してボンドパッド12と接続されている。第2の層間絶縁膜13上にパッド再配線パターン15を覆う最終絶縁膜18が形成されており、最終絶縁膜18からセル領域Acell1、Acell2上に露出されるパッド再配線パターン15の部分として再配置ボンドパッド17が形成された構造は、第4実施例と同様である。
一方、本発明に係る集積回路チップの実施例を適用して多様な形態のマルチチップパッケージ具現が可能である。
図18は、本発明に係るマルチチップパッケージの第1実施例を示す断面図である。
図18に示されたマルチチップパッケージ200は、前述したセル領域上に再配置ボンドパッド217a、217bが形成された本発明に従う集積回路チップである互いに同種の第1のチップ210aと第2のチップ210bが基板251上に垂直に積層されている構造である。第1、第2チップ210a、210bと基板251間の電気的な連結は、ボンディングワイヤー257を用いたワイヤーボンディングによりなされている。ここで、第1のチップ210aと第2のチップ210bは、いずれもセンターパッド型集積回路設計構造を有し、セル領域上に形成された再配置ボンドパッド217a、217bがチップ端部に形成されているエッジパッド型配置構造を有する。第1のチップ210aは、基板251上に接着剤261で実装され、第2のチップ210bは、第1のチップ210a上にチップ間挿入物263を介在して実装されている。チップ間挿入物263は、第1のチップ210aと基板251とを連結するボンディングワイヤー257の空間を確保する。ここで、基板251としては、印刷回路基板やテープ配線基板などを適用することができる。
図19は、本発明に係るマルチチップパッケージの第2実施例を示す断面図である。
図19に示されたマルチチップパッケージ300は、上述のような本発明に従う集積回路チップである再配置ボンドパッド317a、317bがセル領域上に形成された第1のチップ310aと第2のチップ310bが基板351上に水平に配置され、チップ310a、310bと基板351とがボンディングワイヤー357でワイヤーボンディングされて電気的に連結された構造を有する。参照符号353は、基板配線パターン、359は、封止部、361は、接着剤、371は、はんだボールである。
図20は、本発明に係るマルチチップパッケージの第3実施例を示す断面図である。
図20に示されたマルチチップパッケージ400は、第1実施例のマルチチップパッケージが同種のチップで構成されることと異なって、再配置ボンドパッド417a、417b、417cがセル領域上に形成されており、サイズが異なる異種のチップである本発明に従う集積回路チップ410a、410b、410cが垂直に積層された構造である。集積回路チップ410a、410b、410cは、チップサイズが大きい集積回路チップ410aからチップサイズが小さな集積回路チップ410cの順に垂直に基板451上に積層されている。集積回路チップ410a、410b、410cと基板451とは、ボンディングワイヤー457により電気的に連結される。ここで、第1実施例と異なって、別のチップ間挿入物を必要としない。
図21は、本発明に係るマルチチップパッケージの第4実施例を示す断面図である。
図21に示されたマルチチップパッケージ500は、チップ実装手段としてリードフレームを利用し、2つの集積回路チップ510a、510bを内在するいわゆるデュアルダイパッケージ(Dual Die package;DDP)と呼ばれる形態のパッケージであって、LOC(Lead On Chip)構造のパッケージ形態である。第1のチップ510aは、ボンドパッド517aがチップ中央に形成されたセンターパッド型であり、第2のチップ510bは、ボンドパッドの再配置により形成された再配置ボンドパッド517bがチップ端部に形成されたエッジパッド型である。
図22は、本発明に係るマルチチップパッケージの第5実施例を示す断面図である。
図22に示されたマルチチップパッケージ600は、ダイパッド653を有する一般的なリードフレームを利用し、2つの集積回路チップ610a、610bを内在するデュアルダイパッケージ(Dual Die package;DDP)である。第1のチップ610aと第2のチップ619は、ボンドパッドの再配置により形成された再配置ボンドパッド617a、617bがチップ端部に形成されたエッジパッド型である。
図23は、本発明に係るマルチチップパッケージの第6実施例を示す断面図である。
図23に示されたマルチチップパッケージ700は、ダイパッド753を有する一般的なリードフレームを用いて互いに異なる複数の集積回路チップを内在するTSOP(Thin Small Outline Package)形態である。ダイパッド753の上面には、第1のチップ710aの背面が取り付けられており、第1のチップ710aの上面には、第2のチップ710bが取り付けられている。ダイパッド753の下面には、第3チップ710cの背面が取り付けられており、第3チップ710cの上面には、第4チップ710dの裏面が取り付けられている。いずれもダイパッド753を中心に上下チップ710a〜710dは、互いに再配置ボンドパッド717a〜717dが反対方向に向く。ここで、第1のチップ710a及び第2のチップ710b、そして第3のチップ710c及び第4のチップ710dは、サイズが異なる異種の集積回路チップであって、センターパッド型ボンドパッド構造からエッジパッド型再配置ボンドパッドを有する構造に変更された集積回路チップである。
以上説明したように、本発明に係る集積回路チップ及びマルチチップパッケージによれば、ボンドパッドが半導体基板のセル領域外側の周辺領域で除去され、セル領域上部の他の層に移動して、周辺領域の幅が減少することによって、チップサイズを縮小することができる。これにより、同一口径のウェーハから得られる集積回路チップの数が増加し、チップ設計自由度が増加する。
11 半導体基板
12 ボンドパッド配線パターン
13 第1の層間絶縁膜
14 開口部
15 パッド再配線パターン
16 保護膜
17 再配置ボンドパッド
18 最終絶縁膜
20a、20b 第2の層間絶縁膜
200、300、400、500、600、700 マルチチップパッケージ
251、351、451 基板
253、353、453 基板回路パターン
257、357、457、557a、557b、657a、657b、757a、757b、757c、757d ボンディングワイヤー
259、359、459、559、659、759 封止部
261、361、461、561、661、761、762、763、764 接着剤
263 チップ間挿入物
271、371、471 はんだボール
551、651、751 リード
563 接着テープ
653、753 ダイパッド
Claims (18)
- 多数のボンディングチップが形成されている表面を有するパッケージ基板と、
前記パッケージ基板の表面の上に実装される少なくとも一つの半導体チップと、を備え、
前記半導体チップは、
少なくとも2つの表面を有し、前記表面中少なくとも一つは互いに隣接しているセル領域と周辺回路領域とを含む半導体基板と、
前記半導体基板の前記周辺回路領域の少なくとも一部の上に形成されたボンドパッド配線パターンと、
前記ボンドパッド配線パターンと電気的に連結し、前記セル領域の少なくとも一部分の上に位置する少なくとも一つのボンドパッドを含むパッド再配置パターンと、
前記パッド再配置パターンの上に形成され、少なくとも一つのボンドパッドを露出させるための少なくとも一つの開口部を有する絶縁層と、
を有することを特徴とする半導体パッケージ。 - 前記ボンドパッド配線パターンは、前記半導体チップの表面の外部縁の上に位置することを特徴とする請求項1に記載の半導体パッケージ。
- 前記パッド再配置パターンの少なくとも一部は、前記半導体基板の前記周辺回路領域から前記半導体基板の前記セル領域に拡張されることを特徴とする請求項1に記載の半導体パッケージ。
- ボンドパッド配線パターンの少なくとも一部は、前記セル領域の少なくとも一部分の上に形成されることを特徴とする請求項1に記載の半導体パッケージ。
- 前記ボンドパッド配線パターンと前記半導体基板の露出した部分の上に形成される保護膜層をさらに含むことを特徴とする請求項1に記載の半導体パッケージ。
- 多数のボンディングチップが形成されている表面を有するパッケージ基板と、前記パッケージ基板の表面の上に実装される2つ以上の半導体チップと、を備え、
前記半導体チップ中少なくとも一つは、
互いに隣接しているセル領域と周辺回路領域の上に形成された集積回路を有する半導体基板と、
前記半導体基板の上に形成されたボンドパッド配線パターンと、
前記ボンドパッド配線パターンに直接に接触し、前記セル領域の少なくとも一部分の上に位置するボンドパッドを含むパッド再配置パターンと、
前記パッド再配置パターンの上に形成された絶縁層と、を有し、
前記ボンドパッド配線パターンは、前記周辺回路領域の少なくとも一部分の上に形成され、
前記ボンドパッドは、前記絶縁層を通じて露出する前記パッド再配置パターンに含まれ、
各ボンディングチップは、対応される前記ボンドパッドに電気的に連結することを特徴とする半導体マルチチップパッケージ。 - 前記2つ以上の半導体チップは、垂直に積層されることを特徴とする請求項6に記載の半導体マルチチップパッケージ。
- 上部チップは、下部チップのすべてのボンドパッドを覆うことを特徴とする請求項7に記載の半導体マルチチップパッケージ。
- 上部チップは、下部チップよりさらに小さいことを特徴とする請求項7に記載の半導体マルチチップパッケージ。
- 前記上部チップは、前記下部チップのパッド再配置パターンの上に位置することを特徴とする請求項9に記載の半導体マルチチップパッケージ。
- 前記2つ以上の半導体チップは、互いに異なる種類のチップであることを特徴とする請求項6に記載の半導体マルチチップパッケージ。
- 前記2つ以上の半導体チップ中一つはメモリーチップであり、他の一つのチップは非メモリーチップであることを特徴とする請求項6に記載の半導体マルチチップパッケージ。
- 前記2つ以上の半導体チップ中一つはフラッシュメモリーであることを特徴とする請求項6に記載の半導体マルチチップパッケージ。
- 前記ボンドパッド配線パターンと前記半導体基板の露出した部分の上に形成された保護膜層をさらに備えることを特徴とする請求項6に記載の半導体マルチチップパッケージ。
- 前記2つ以上の半導体チップは、同種のチップであることを特徴とする請求項6に記載の半導体マルチチップパッケージ。
- 前記2つ以上の半導体チップは、メモリーチップであることを特徴とする請求項15に記載の半導体マルチチップパッケージ。
- 多数のボンディングチップが形成されている表面を有するパッケージ基板と、前記パッケージ基板の表面に順次的に実装された3つの半導体チップと、を備え、
中間の半導体チップは、
互いに隣接しているセル領域と周辺回路領域の上に形成された集積回路とを有する半導体基板と、
前記半導体基板の上に形成されたボンドパッド配線パターンと、
前記ボンドパッド配線パターンと直接的に接触し、前記セル領域の少なくとも一部分の上に位置するボンドパッドを有するパッド再配置パターンと、
前記パッド再配置パターンの上に形成される絶縁層と、を有し、
前記ボンドパッド配線パターンは、前記周辺回路領域の少なくとも一部分の上に形成され、
前記ボンドパッドは、前記絶縁層を通じて露出するパッド再配置パターンに含まれることを特徴とする半導体マルチチップパッケージ。 - 多数のボンディングチップを有する表面を備えるパッケージ基板を準備する段階と、
3つの半導体チップを獲得する段階と、
前記パッケージ基板の表面の上に3つの半導体チップを積層する段階であって、
中間の半導体チップは、互いに隣接しているセル領域と周辺回路領域の上に形成された集積回路とを有する半導体基板と、前記半導体基板の上に形成されたボンドパッド配線パターンと、前記ボンドパッド配線パターンと直接的に接触し、前記セル領域の少なくとも一部分の上に位置するボンドパッドを有するパッド再配置パターンと、前記パッド再配置パターンの上に形成される絶縁層と、を備え、
前記ボンドパッド配線パターンは、前記周辺回路領域の少なくとも一部分の上に形成され、前記ボンドパッドは、前記絶縁層を通じて露出するパッド再配置パターンに含まれ、
前記ボンドパッドと前記ボンディングチップ間および前記3つの半導体チップの間に電気的連結を形成する段階と、
前記パッケージの前記表面と前記3つの半導体チップをカプセル化する段階と、
を含むことを特徴とする半導体マルチチップパッケージ製造方法。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR20010041154 | 2001-07-10 | ||
KR2001-41154 | 2001-07-10 | ||
KR2002-3030 | 2002-01-18 | ||
KR1020020003030A KR100567225B1 (ko) | 2001-07-10 | 2002-01-18 | 칩 패드가 셀 영역 위에 형성된 집적회로 칩과 그 제조방법 및 멀티 칩 패키지 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002201571A Division JP2003100894A (ja) | 2001-07-10 | 2002-07-10 | 集積回路チップ及びマルチチップパッケージ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008219029A true JP2008219029A (ja) | 2008-09-18 |
JP4945501B2 JP4945501B2 (ja) | 2012-06-06 |
Family
ID=27714200
Family Applications (3)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008096267A Withdrawn JP2008235914A (ja) | 2001-07-10 | 2008-04-02 | 半導体パッケージおよびその製造方法 |
JP2008096281A Expired - Fee Related JP4945501B2 (ja) | 2001-07-10 | 2008-04-02 | 半導体パッケージ、マルチチップパッケージ及びその製造方法 |
JP2008096255A Withdrawn JP2008219028A (ja) | 2001-07-10 | 2008-04-02 | 集積回路チップ及びマルチチップパッケージ |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008096267A Withdrawn JP2008235914A (ja) | 2001-07-10 | 2008-04-02 | 半導体パッケージおよびその製造方法 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008096255A Withdrawn JP2008219028A (ja) | 2001-07-10 | 2008-04-02 | 集積回路チップ及びマルチチップパッケージ |
Country Status (2)
Country | Link |
---|---|
JP (3) | JP2008235914A (ja) |
KR (1) | KR100567225B1 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20040007954A (ko) * | 2002-07-15 | 2004-01-28 | 주식회사 하이닉스반도체 | 칩 패드가 중앙에 위치하는 반도체 칩을 적층하여패키징하는 방법 |
KR100771860B1 (ko) * | 2004-12-28 | 2007-11-01 | 삼성전자주식회사 | 솔더볼을 사용하지 않는 반도체 패키지 모듈 및 그 제조방법 |
KR100642643B1 (ko) | 2005-03-18 | 2006-11-10 | 삼성전자주식회사 | 내부회로의 전원/접지선들과 직접 접속되는 재배치된전원/접지선들을 갖는 반도체 칩들 및 그 제조방법들 |
KR100713931B1 (ko) | 2006-03-29 | 2007-05-07 | 주식회사 하이닉스반도체 | 고속 및 고성능의 반도체 패키지 |
KR100826989B1 (ko) | 2007-06-20 | 2008-05-02 | 주식회사 하이닉스반도체 | 반도체 패키지 및 그의 제조방법 |
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KR101973446B1 (ko) | 2017-11-28 | 2019-04-29 | 삼성전기주식회사 | 팬-아웃 반도체 패키지 |
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- 2002-01-18 KR KR1020020003030A patent/KR100567225B1/ko active IP Right Grant
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2008
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Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0637250A (ja) * | 1992-05-22 | 1994-02-10 | Natl Semiconductor Corp <Ns> | 積層マルチチップモジュール及び製造方法 |
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Also Published As
Publication number | Publication date |
---|---|
KR100567225B1 (ko) | 2006-04-04 |
JP2008219028A (ja) | 2008-09-18 |
JP4945501B2 (ja) | 2012-06-06 |
KR20030006915A (ko) | 2003-01-23 |
JP2008235914A (ja) | 2008-10-02 |
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Date | Code | Title | Description |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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