JP4945501B2 - 半導体パッケージ、マルチチップパッケージ及びその製造方法 - Google Patents
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Description
本発明は、半導体装置に関し、より具体的には、ボンドパッドがセル領域(cell area)の上部に形成された集積回路チップ(integrated circuit chip)を用いた半導体パッケージ、マルチチップパッケージ(multi chip package)およびその製造方法に関する。
電子産業において技術開発がだんだん小型化している。半導体分野においても集積回路チップのサイズを縮小することが要望され、小型化に対応するために、ボンドパッドサイズの縮小とボンドパッドピッチの減少に対する問題を解決するための多くの努力が進んでいる。
ウェーハ組立工程(wafer fabrication)済みの一般的な集積回路チップは、オン−チップ(on-chip)回路が設けられた半導体基板の活性面(active surface)に電気信号の入出力端子の役目をするボンドパッドが形成され、そのボンドパッドを除いた活性面には、窒化膜のような保護膜が覆われた構造を有する。集積回路チップは、ボンドパッドの形成位置によってセンターパッド型(center pad type)とエッジパッド型(edge pad type)とに区分される。
図１は、一般的なセンターパッド型の集積回路チップを示す平面図であり、図２は、図１の２−２線に沿う断面図であり、図３は、一般的なエッジパッド型の集積回路チップを示す平面図であり、図４は、図３の４−４線に沿う断面図である。
図１及び図２に示されているように、センターパッド型の集積回路チップ１１０は、半導体基板１１１の中央にボンドパッド１１２の形成のための周辺領域Ａperiが確保されており、集積回路が形成されるセル領域（一点鎖線の内側領域であるＡcell1、Ａcell2）がその外側に形成された構造である。そして、図３及び図４に示されているように、エッジパッド型の集積回路チップ１２０は、半導体基板１２１の端部にボンドパッド１２２の形成のための周辺領域Ａperi1、Ａperi2が確保され、セル領域（一点鎖線の内側領域であるＡcell）がその内側に形成された構造である。参照番号１１３及び１２３は、保護膜である。
しかしながら、前述した構造の集積回路チップは、ボンドパッド配置形態に関係なく、チップサイズ(chip size)縮小に限界がある。基本的に、セル領域（ＡcellまたはＡcell1、Ａcell2）と、ボンドパッド形成のための周辺領域（ＡperiまたはＡperi1、Ａperi2）とを具備しなければならないからである。現在、チップサイズの縮小は、前述したセル領域と、ボンドパッド形成のための領域を含む周辺領域が確保された状態で、集積度増加及びボンドパッドサイズ減少により具現されているだけである。すなわち、セル領域またはボンドパッド自体の形成のための周辺領域のサイズを減少させることによって、ボンドパッドサイズの減少を具現している。
また、前述した構造の集積回路チップは、ボンドパッドサイズ及びパッドピッチ減少に限界がある。半導体技術の発展につれてボンドパッドサイズ及びボンドパッドピッチが減少し、より小型で且つ多ピンの集積回路チップの具現が可能になったが、集積回路チップの信頼性を立証するために、半導体ウェーハ状態で進行される電気的特性検査(Electric Die Sorting test)と電気的相互連結(interconnection)が可能な基本的なサイズを確保していなければならないからである。現在、ボンドパッドサイズ減少傾向に対応せず、電気的特性検査に用いられる探針の製作能力及び検査の正確性において技術的限界が現れ、電気的相互連結、例えばワイヤーボンディング(wire bonding)とビームリードボンディング(beam lead bonding)の技術的限界が現れた。
さらに、前述した構造の集積回路チップを複数個備えて構成されるマルチチップパッケージの場合、パッケージサイズの減少に制限があり、ボンドパッドの位置制約によってパッケージ具現にいろいろな制約がある。特に、センターパッド型集積回路チップの場合、同種チップの積層が難しくて、ボンディングワイヤーの長さが長くなる。
従って、本発明の目的は、上述したようなチップサイズ縮小の限界を克服できる集積回路チップを提供することにある。
また、本発明の他の目的は、ボンドパッドサイズとボンドパッドピッチ減少の限界を克服できる集積回路チップを提供することにある。
また、本発明のさらに他の目的は、ボンドパッド配置構造によるマルチチップパッケージ具現の制約を克服できるマルチチップパッケージを提供することにある。
また、本発明の他の目的は、ボンドパッドサイズとボンドパッドピッチ減少の限界を克服できる集積回路チップを提供することにある。
また、本発明のさらに他の目的は、ボンドパッド配置構造によるマルチチップパッケージ具現の制約を克服できるマルチチップパッケージを提供することにある。
前記目的を達成するために、本発明に係る半導体マルチチップパッケージは、
多数のボンディングチップが形成されている表面を有するパッケージ基板と、前記パッケージ基板の表面の上に実装される２つ以上の半導体チップと、を備え、
前記半導体チップ中少なくとも一つは、
互いに隣接している周辺回路領域とセル領域の上に形成された集積回路を有する半導体基板と、
前記半導体基板の上に形成されたボンドパッド配線パターンと、
前記ボンドパッド配線パターンを覆う第１の層間絶縁膜と、
前記第１の層間絶縁膜を覆う第２の層間絶縁膜と、
前記第２の層間絶縁膜上で前記ボンドパッド配線パターンに直接に接触し、前記セル領域の少なくとも一部分の上に位置するボンドパッドを含むパッド再配置パターンと、
前記パッド再配置パターンの上に形成された絶縁層と、を有し、
前記ボンドパッド配線パターンは、前記周辺回路領域の少なくとも一部分の上に形成され、
前記ボンドパッドは、前記絶縁層を通じて露出する前記パッド再配置パターンに含まれ、
各ボンディングチップは、対応される前記ボンドパッドに電気的に連結することを特徴とする。再配置ボンドパッドをセル領域の上部に形成し、周辺領域においてボンドパッドの形成のために用意する領域を設けないことによって、チップサイズを減少させることができる。
多数のボンディングチップが形成されている表面を有するパッケージ基板と、前記パッケージ基板の表面の上に実装される２つ以上の半導体チップと、を備え、
前記半導体チップ中少なくとも一つは、
互いに隣接している周辺回路領域とセル領域の上に形成された集積回路を有する半導体基板と、
前記半導体基板の上に形成されたボンドパッド配線パターンと、
前記ボンドパッド配線パターンを覆う第１の層間絶縁膜と、
前記第１の層間絶縁膜を覆う第２の層間絶縁膜と、
前記第２の層間絶縁膜上で前記ボンドパッド配線パターンに直接に接触し、前記セル領域の少なくとも一部分の上に位置するボンドパッドを含むパッド再配置パターンと、
前記パッド再配置パターンの上に形成された絶縁層と、を有し、
前記ボンドパッド配線パターンは、前記周辺回路領域の少なくとも一部分の上に形成され、
前記ボンドパッドは、前記絶縁層を通じて露出する前記パッド再配置パターンに含まれ、
各ボンディングチップは、対応される前記ボンドパッドに電気的に連結することを特徴とする。再配置ボンドパッドをセル領域の上部に形成し、周辺領域においてボンドパッドの形成のために用意する領域を設けないことによって、チップサイズを減少させることができる。
ここで、本発明に係る集積回路チップは、保護膜を覆う層間絶縁膜を形成し、その上に再配置ボンドパッドを形成することが望ましく、再配置ボンドパッドが層間絶縁膜上に形成されるパッド再配線パターンと同一層に形成されることが望ましい。層間絶縁膜は、半導体基板を平坦化させ、複数層の絶縁膜からなることが望ましくて、高密度プラズマ(High Density Plasma;HDP)酸化膜、ベンゾシクロブテン(Benzocyclobutene;BCB)膜、ポリベンゾオキサゾール(polybenzoxazole;PBO)膜及びポリイミド(polyimide)膜のうち少なくともいずれか１つの膜質が好ましい。特に、高密度プラズマシリコン酸化膜(High Density Plasma ＳｉＯ2膜；ＨＤＰ−ＳｉＯ2膜）が好ましい。そして、パッド再配線パターンを覆う最終絶縁膜は、高密度プラズマ酸化膜とポリイミド膜の少なくともいずれか１つであることが好ましい。一方、層間絶縁膜としては、第１の層間絶縁膜と第２の層間絶縁膜を全面にわたって形成するか、又はパッド再配線パターンの再配置ボンドパッド領域が第１の層間絶縁膜と接するようにして、部分的に形成することができる。
また、本発明に係る他の集積回路チップは、セル領域と周辺領域を有する半導体基板と、周辺領域に形成されたボンドパッドと、半導体基板上に形成され、ボンドパッドを露出させる保護膜と、該保護膜上に形成され、半導体基板を平坦化させる層間絶縁膜と、該層間絶縁膜上に形成され、ボンドパッドと接続されたパッド再配線パターンと、該パッド再配線パターンを覆う最終絶縁膜と、セル領域上からパッド再配線パターンを露出させて形成された再配置ボンドパッドとを備えることを特徴とする。好ましくは、ボンドパッドがセンターパッド型配置構造を有し、再配置ボンドパッドがエッジパッド型配置構造を有する。
また、本発明に係るマルチチップパッケージは、前述したように、セル領域上に形成された再配置ボンドパッドを含む本発明の集積回路チップの複数個が基板上に垂直または水平に配置実装されており、集積回路チップと基板とがワイヤーボンディングされることを特徴とする。ここで、集積回路チップが同種チップである場合、チップ間挿入物を介在して基板上に垂直に積層することが好ましく、集積回路チップのサイズが相異なる場合、まず、サイズが最も大きい集積回路チップを基板に実装し、その集積回路チップ上にサイズが小さくなる順に積層することが好ましい。
また、本発明に係る他のマルチチップパッケージは、前述したようなセル領域上に形成された再配置ボンドパッドを含む本発明に係る複数の第１及び第２のチップが、複数のリードを含むリードフレームに実装されており、第１及び第２のチップの再配置ボンドパッドがリードにワイヤーボンディングされることを特徴とする。
ダイパッドを有する一般的な形態のリードフレームである場合、第１及び第２のチップは、ダイパッドの上面及び下面に各々実装することが好ましい。第１のチップ及び第２のチップ上に垂直に積層された複数の集積回路チップをさらに備えることができる。
以下、添付の図面を参照して本発明の実施例を一層詳細に説明する。図面において、膜の厚さなどは、より明確な説明のために、強調されたものである。なお、図面において、同じ参照符号は、同じ構成要素を示す。
（第１実施例）
図５乃至図８は、本発明に係る集積回路チップの第１実施例を製造する工程を示す断面図であり、図９は、本発明に係る集積回路チップの第１実施例の平面図であり、図１０は、図８の"Ａ"部分の他の連結構造を示す部分断面図であり、図１１は、図９の集積回路チップにワイヤーボンディングが実施された状態を示す断面図である。
図５乃至図８は、本発明に係る集積回路チップの第１実施例を製造する工程を示す断面図であり、図９は、本発明に係る集積回路チップの第１実施例の平面図であり、図１０は、図８の"Ａ"部分の他の連結構造を示す部分断面図であり、図１１は、図９の集積回路チップにワイヤーボンディングが実施された状態を示す断面図である。
図８及び図９に示された集積回路チップ１０は、センターパッド型チップ設計による集積回路が形成されたセル領域Ａcell1、Ａcell2の間に周辺領域Ａperiを有する半導体基板１１と、該半導体基板１１上に集積回路と接続されるボンドパッド配線パターン１２とを含む。ボンドパッド配線パターン１２は、従来のボンドパッドが形成される層に所定のパターンを有するライン形態で形成され、一端が周辺領域Ａperiに位置する。周辺領域Ａperiの幅は、ボンドパッド領域が確保されていなくて、ライン形態である一部のボンドパッド配線パターン１２だけが存在するので、従来と比べて狭くなっている。これにより、半導体基板１１は、ボンドパッド領域のために必要な幅だけ減少された全体幅を有する。
ここで、周辺領域Ａperiに位置するボンドパッド配線パターン部分は、必要に応じて別途の周辺回路の形成時に使用するためのもので、不要な場合には、ボンドパッド配線パターン１２が周辺領域に位置せず、セル領域Ａcell1、Ａcell2にのみ位置させることができる。また、ボンドパッド配線パターン１２と半導体基板の集積回路との接続は、セル領域Ａcell1、Ａcell2や周辺領域Ａperiのいずれにおいても可能である。ボンドパッド配線パターン１２の材質としては、電気伝導性に優れた金属、例えばアルミニウム材質を使うことができる。
半導体基板１１上には、ボンドパッド配線パターン１２を覆う保護膜１６と、該保護膜１６を覆う層間絶縁膜１３とが形成されている。層間絶縁膜１３は、後述する再配置ボンドパッド１７にワイヤーボンディングまたはビームリードボンディング(beam lead bonding)のような電気的相互連結がなされる過程で加えられる物理的ストレスを支持できるように、絶縁及び強度に優れた材質で構成される。層間絶縁膜としては、高密度プラズマ(High Density Plasma;HDP)酸化膜、ベンゾシクロブテン(Benzocyclobutene;BCB)膜、ポリベンゾオキサゾール(polybenzoxazole;PBO)膜及びポリイミド(polyimide)膜が好ましい。それらのうち、層間絶縁膜１３としては、物理的ストレスに対して優秀な強度を有するシラン、酸素及びアルゴンガスを使用する高密度プラズマ酸化膜、例えば、高密度プラズマシリコン酸化膜（ＨＤＰ−ＳｉＯ2膜）が好ましい。
層間絶縁膜１３上には、パッド再配線パターン１５が所定のパターンで形成されている。パッド再配線パターン１５は、再配置ボンドパッド１７の位置をセル領域上部に再配置する配線パターンである。パッド再配線パターン１５の一端は、層間絶縁膜１３から露出されるボンドパッド配線パターン１２と接続され、他端は、半導体基板１１の端部においてセル領域上部に一定のサイズを有するようにサイズが拡張された領域を有する。ボンドパッド配線パターン１２との接続は、図８の"Ａ"に示されているように、層間絶縁膜１３に所定のサイズの孔を形成し、その孔にパッド再配線パターン１５の一部が入るように、ビアホール形態で接続したり、図１０に示されているように、最小限のサイズを有するボンドパッド形態でボンドパッド配線パターン１２を露出させ、そのボンドパッド配線パターン１２の露出された部分を覆うようにして接続させることができる。パッド再配線パターン１５は、詳細に図示していないが、３００〜５００Å厚さのチタニウム（Ｔｉ）と、その上に約１５０００Å厚さのアルミニウム（Ａｌ）及びその上に３００〜５００Å厚さの窒化チタニウム（ＴｉＮ）等、３つの層で構成することが好ましい。場合によって、銅、アルミニウム、亜鉛、鉄、白金、コバルト、鉛、ニッケル、またはそれらの合金を使用することができる。
そして、層間絶縁膜１３上には、パッド再配線パターン１５を覆い、パッド再配線パターン１５の一定部分を露出させる最終絶縁膜１８が形成されている。最終絶縁膜１８から露出されるパッド再配線パターン部分が再配置ボンドパッド１７として定義され、パッド再配線パターン１５と再配置ボンドパッド１７は、同一層に位置する。一方、再配置ボンドパッド１７は、半導体基板１１端部のセル領域Ａcell1、Ａcell2の上部に配置されている。この再配線ボンドパッド１７に、図１１に示されているように、電気的相互連結手段、例えば、ボンディングワイヤー９９を接合することができる。再配置ボンドパッド１７の形成位置は、電気的相互連結を考慮して必要によって異ならせることができる。
ここで、再配置ボンドパッド１７は、対向する両端部にそれぞれ一列に配置されていることを図示しているが、４端部すべてに配列される形態及びジグザグ(zigzag)形態など、多様な配列形態を有することができる。一方、最終絶縁膜１８は、ＨＤＰ−ＳｉＯ2膜やＨＤＰ−ＳｉＮ膜のような高密度プラズマ酸化膜で構成することができ、αパーティクル(particle)から内部回路を保護できるように、ポリイミド膜をＨＤＰ−ＳｉＯ2膜上にさらに形成することができる。
このような集積回路チップは、再配置ボンドパッドが半導体基板の周辺領域に形成されずに、セル領域上部に位置する。したがって、セル領域の幅が同じ状態で、周辺領域Ａperiの幅が従来のボンドパッドを形成するための領域の幅だけ減少されることができるので、集積回路チップの全体幅は、従来と比べて減少する。セル領域の幅は、従来と同様である。もちろん、セル領域上部のパッド再配線パターン及び最終絶縁膜によって厚さが増加するが、幅の減少分に対して厚さの増加分が大きくなくて、全体チップサイズが減少する。層間絶縁膜により、セル領域上部に形成される再配置ボンドパッドに電気的相互連結、例えばワイヤーボンディングが実施される時に加えられる物理的ストレスを支持することができるので、再配置ボンドパッド下部の集積回路には損傷を与えない。
また、前述した集積回路チップは、センターパッド型回路設計された集積回路チップがエッジパッド型の集積回路チップ形態に変更された構造である。センターパッド型からエッジパッド型の集積回路チップに変更されて、ボンドパッド間の間隔が増加され、電気的特性検査で探針の接触が一層容易になされ得る。そして、このような構造的変更により、一般的に電気的特性がエッジパッド型と比べて優れると知られたセンターパッド型の集積回路チップをエッジパッド型構造に転換して、ＬＯＣ（Ｌｅａｄ Ｏｎ Ｃｈｉｐ）形態でない通常的な形態のパッケージに具現することができる。さらに、再配置ボンドパッドの形成位置を層間絶縁膜上部の任意の位置に所定の配列を有するようにすることができ、チップサイズ減少によるボンドパッドの微細ピッチ化と、集積度向上及び多ピン化に対する対処が容易である。
このような集積回路チップは、半導体ウェーハ状態で次のような工程により製造される。
まず、一般的なウェーハ状態で、図５に示したように、セル領域Ａcell1、Ａcell2に集積回路の形成が完了したシリコンのような半導体基板１１上に、ボンドパッド配線パターン１２を形成し、保護膜１６を覆う。所定のウェーハ組立工程を経て集積回路が形成された半導体基板１１上に、感光膜パターンをマスクとして使用したメッキ方法、又はスパッタリングのような蒸着方法により、所定パターンのボンドパッド配線パターン１２を集積回路と選択的に連結して形成することができる。ここで、ボンドパッド配線パターン１２は、セル領域Ａcell1、Ａcell2の上部及び周辺領域Ａperiに位置していることを図示しているが、セル領域Ａcell1、Ａcell2にのみ位置するようにすることができる。
まず、一般的なウェーハ状態で、図５に示したように、セル領域Ａcell1、Ａcell2に集積回路の形成が完了したシリコンのような半導体基板１１上に、ボンドパッド配線パターン１２を形成し、保護膜１６を覆う。所定のウェーハ組立工程を経て集積回路が形成された半導体基板１１上に、感光膜パターンをマスクとして使用したメッキ方法、又はスパッタリングのような蒸着方法により、所定パターンのボンドパッド配線パターン１２を集積回路と選択的に連結して形成することができる。ここで、ボンドパッド配線パターン１２は、セル領域Ａcell1、Ａcell2の上部及び周辺領域Ａperiに位置していることを図示しているが、セル領域Ａcell1、Ａcell2にのみ位置するようにすることができる。
次に、保護膜１６上に、図６に示したように、層間絶縁膜１３を形成する段階を進行する。層間絶縁膜１３は、前述したように、電気的相互連結で加えられる物理的なストレスが下部の集積回路に伝達されることを防止できるように、強度が優秀であり、層間絶縁機能を担当するＨＤＰ−ＳｉＯ2膜を形成する。これにより、一定の程度以上の物理的なストレスが加えられても、下部の集積回路を保護することができる。また、層間絶縁膜１３は、半導体基板１１の上部の平坦化作用をも発揮する。ボンドパッド配線パターン１２を露出させる開口部１４は、セル領域Ａcell1、Ａcell2上部に形成されるか、周辺領域Ａperiに位置した部分に形成される。
図６では、層間絶縁膜１３を形成する段階が１段階に行われることを図示しているが、２次にわたって進行することもできる。２次にわたって層間絶縁膜１３を形成した後、平坦化段階をさらに進行することができる。平坦化段階をさらに進行することによって、層間絶縁膜１３の平坦度が向上し、その上に形成されるパッド再配線パターン１５も平坦度が向上する。これにより、再配置ボンドパッド（図８の１７）にワイヤーボンディングのような電気的な相互連結が進行される時、ボンディングワイヤーまたはビームリード等との接合不良が防止され、結合力が向上する。平坦化段階は、公知の化学的機械的研磨により行うことができる。
層間絶縁膜１３が形成されると、図７に示したように、層間絶縁膜１３の開口部１４によりボンドパッド配線パターン１２の露出された部分に接続されるパッド再配線パターン１５を層間絶縁膜１３上に所定のパターンで形成する段階を進行する。パッド再配線パターン１５は、ボンドパッド配線パターン１２のようにメッキ、スパッタリングのような蒸着により所望のパターンで得ることができる。
パッド再配線パターン１５が形成されると、次の段階として最終絶縁膜１８を形成する。パッド再配線パターン１５を含んで層間絶縁膜１３の全面には、図８に示したように、セル領域端部上のパッド再配線パターン１５の一部を露出させて、再配置ボンドパッド１７を形成する最終絶縁膜１８を形成する。最終絶縁膜１８は、パッド再配線パターン１５とその下部の集積回路を保護できるように、層間絶縁膜１３と同様にＨＤＰ−ＳｉＯ2材質が使用され、外部環境から集積回路を保護する。最終絶縁膜１８は、強度補強及び外部環境からの保護のために、まず、ＨＤＰ−ＳｉＯ2膜を形成し、その上に痾パーティクルからの保護のために、ポリイミド膜を形成することによって、２つの層に具現することができる。
（第２実施例）
図１２は、本発明に係る集積回路チップの第２実施例の製造工程を示す断面図である。図１２に示された集積回路チップ３０は、保護膜１６上に第１の層間絶縁膜１３、その上に第２の層間絶縁膜２０ａが形成されており、その上にパッド再配線パターン１５が形成された構造である。誘電体層機能をする第２の層間絶縁膜２０ａを、第１の層間絶縁膜１３とパッド再配線パターン１５との間に形成して、集積回路チップ３０の電気的特性、例えばキャパシタンスが低くなるようにしている。第２の層間絶縁膜２０ａの厚さは、キャパシタンス特性及び強度補強を考慮して、適正水準、例えば約２〜５０μｍに設定される。第２の層間絶縁膜２０ａには、主としてベンゾシクロブテン、ポリベンゾオキサゾール、ポリイミドなどの物質を使うことができる。
図１２は、本発明に係る集積回路チップの第２実施例の製造工程を示す断面図である。図１２に示された集積回路チップ３０は、保護膜１６上に第１の層間絶縁膜１３、その上に第２の層間絶縁膜２０ａが形成されており、その上にパッド再配線パターン１５が形成された構造である。誘電体層機能をする第２の層間絶縁膜２０ａを、第１の層間絶縁膜１３とパッド再配線パターン１５との間に形成して、集積回路チップ３０の電気的特性、例えばキャパシタンスが低くなるようにしている。第２の層間絶縁膜２０ａの厚さは、キャパシタンス特性及び強度補強を考慮して、適正水準、例えば約２〜５０μｍに設定される。第２の層間絶縁膜２０ａには、主としてベンゾシクロブテン、ポリベンゾオキサゾール、ポリイミドなどの物質を使うことができる。
このような集積回路チップ３０は、次のような工程によって製造される。但し、半導体基板１１上に第１の層間絶縁膜が形成される段階までは、前述した第１実施例の製造方法と同様で、それについての図示及び説明を省略する。
半導体基板１１のセル領域Ａcell1、Ａcell2に、半導体基板５２の集積回路と接続されるボンドパッド配線パターン１２が形成され、そのボンドパッド配線パターン１２の一部が開放されるように、保護膜１６が形成され、その上に第１の層間絶縁膜１３が形成された状態で、第２の層間絶縁膜２０ａを形成する。第２の層間絶縁膜２０ａは、通常的なスピンコーティング方法と写真工程によって形成することができる。この際、第１の層間絶縁膜１３上に第２の層間絶縁膜２０ａを形成し、第１の層間絶縁膜１３から露出される部分を除去して、ボンドパッド配線パターン１２を露出させる。そして、第２の層間絶縁膜２０ａ上にボンドパッド配線パターン１２と接続されるパッド再配線パターン１５を形成し、最終絶縁膜１８を形成して再配置ボンドパッド１７をセル領域上に形成する。ここで、第２の層間絶縁膜２０ａ及び最終絶縁膜１８には、ポリイミドを使うことができる。
半導体基板１１のセル領域Ａcell1、Ａcell2に、半導体基板５２の集積回路と接続されるボンドパッド配線パターン１２が形成され、そのボンドパッド配線パターン１２の一部が開放されるように、保護膜１６が形成され、その上に第１の層間絶縁膜１３が形成された状態で、第２の層間絶縁膜２０ａを形成する。第２の層間絶縁膜２０ａは、通常的なスピンコーティング方法と写真工程によって形成することができる。この際、第１の層間絶縁膜１３上に第２の層間絶縁膜２０ａを形成し、第１の層間絶縁膜１３から露出される部分を除去して、ボンドパッド配線パターン１２を露出させる。そして、第２の層間絶縁膜２０ａ上にボンドパッド配線パターン１２と接続されるパッド再配線パターン１５を形成し、最終絶縁膜１８を形成して再配置ボンドパッド１７をセル領域上に形成する。ここで、第２の層間絶縁膜２０ａ及び最終絶縁膜１８には、ポリイミドを使うことができる。
（第３実施例）
図１３乃至図１５は、本発明に係る集積回路チップの第３実施例の製造工程を示す断面図である。
図１３に示された集積回路チップ５０は、前述した第２実施例の集積回路チップ３０と同様に、第２の層間絶縁膜２０ｂが第１の層間絶縁膜１３上に形成されているが、第２実施例の集積回路チップ３０とは異なって、再配置ボンドパッド１７が第１の層間絶縁膜１３上に形成されている構造である。集積回路チップ５０の特性によって電気的相互連結する時に加えられる物理的ストレスによるクッション(cushion)現象が生じないように、第２の層間絶縁膜２０ｂの再配置ボンドパッド１７の下部が除去されている形態である。
図１３乃至図１５は、本発明に係る集積回路チップの第３実施例の製造工程を示す断面図である。
図１３に示された集積回路チップ５０は、前述した第２実施例の集積回路チップ３０と同様に、第２の層間絶縁膜２０ｂが第１の層間絶縁膜１３上に形成されているが、第２実施例の集積回路チップ３０とは異なって、再配置ボンドパッド１７が第１の層間絶縁膜１３上に形成されている構造である。集積回路チップ５０の特性によって電気的相互連結する時に加えられる物理的ストレスによるクッション(cushion)現象が生じないように、第２の層間絶縁膜２０ｂの再配置ボンドパッド１７の下部が除去されている形態である。
このような集積回路チップ５０は、第２実施例の製造方法における第２の層間絶縁膜２０ａを形成する段階が、図１３に示されたように、第２の層間絶縁膜２０ｂを、再配置ボンドパッド１７が形成されるべき位置の第１の層間絶縁膜１３が開放されるように除去した状態で、後続工程として、図１４に示されたように、パッド再配線パターン１５を形成し、図１５に示されたように、パッド再配線パターン１５の一定部分が露出されるように最終絶縁膜１８を形成して得ることができる。露出される部分が再配置ボンドパッド１７となる。
（第４実施例）
図１６は、本発明に係る集積回路チップの第４実施例を示す断面図である。
上述した実施例とは異なって、図１６に示された集積回路チップ８０は、センターパッド型に配置されたボンドパッド１２が周辺領域Ａperiに位置する。保護膜１６は、ボンドパッド１２を露出させ、半導体基板８１上に形成されている。通常、ウェーハ組立工程が完了した状態の集積回路チップがこのような状態を有する。保護膜１６上には、層間絶縁膜１３が半導体基板８１の上部を平坦化させるように形成されている。層間絶縁膜１３上に形成されたパッド再配線パターン１５がボンドパッド１２と接続され、最終絶縁膜１８がパッド再配線パターン１５を覆う。最終絶縁膜１８からセル領域Ａcell1、Ａcell2上に露出されるパッド再配線パターン１５の部分として再配置ボンドパッド１７が形成されている。再配置ボンドパッド１７は、集積回路チップ８０の端部に形成されるエッジパッド型配置構造を有する。
図１６は、本発明に係る集積回路チップの第４実施例を示す断面図である。
上述した実施例とは異なって、図１６に示された集積回路チップ８０は、センターパッド型に配置されたボンドパッド１２が周辺領域Ａperiに位置する。保護膜１６は、ボンドパッド１２を露出させ、半導体基板８１上に形成されている。通常、ウェーハ組立工程が完了した状態の集積回路チップがこのような状態を有する。保護膜１６上には、層間絶縁膜１３が半導体基板８１の上部を平坦化させるように形成されている。層間絶縁膜１３上に形成されたパッド再配線パターン１５がボンドパッド１２と接続され、最終絶縁膜１８がパッド再配線パターン１５を覆う。最終絶縁膜１８からセル領域Ａcell1、Ａcell2上に露出されるパッド再配線パターン１５の部分として再配置ボンドパッド１７が形成されている。再配置ボンドパッド１７は、集積回路チップ８０の端部に形成されるエッジパッド型配置構造を有する。
このような集積回路チップは、前述した実施例と異なって、チップサイズ減少に有利な構造的利点はないが、センターパッド型集積回路チップをエッジパッド型に転換する構造的変更によって、ボンドパッドの配置制限を克服することができ、ボンドパッドサイズとボンドパッドピッチ減少の限界を克服することができる。
（第５実施例）
図１７は、本発明に係る集積回路チップの第５実施例を示す断面図である。
図１７に示された集積回路チップ９０は、第４実施例と同様に、センターパッド型に配置されたボンドパッド１２が周辺領域Ａperiに位置し、保護膜１６が、ボンドパッド１２を露出させるように、半導体基板８１上に形成されている。しかしながら、第４実施例と異なって、保護膜１６上に第１の層間絶縁膜１３と第２の層間絶縁膜２０が半導体基板８１の上部を平坦化させながら形成されている。第２の層間絶縁膜２０上にパッド再配線パターン１５が形成され、第１の層間絶縁膜１３と第２の層間絶縁膜２０を貫通してボンドパッド１２と接続されている。第２の層間絶縁膜１３上にパッド再配線パターン１５を覆う最終絶縁膜１８が形成されており、最終絶縁膜１８からセル領域Ａcell1、Ａcell2上に露出されるパッド再配線パターン１５の部分として再配置ボンドパッド１７が形成された構造は、第４実施例と同様である。
図１７は、本発明に係る集積回路チップの第５実施例を示す断面図である。
図１７に示された集積回路チップ９０は、第４実施例と同様に、センターパッド型に配置されたボンドパッド１２が周辺領域Ａperiに位置し、保護膜１６が、ボンドパッド１２を露出させるように、半導体基板８１上に形成されている。しかしながら、第４実施例と異なって、保護膜１６上に第１の層間絶縁膜１３と第２の層間絶縁膜２０が半導体基板８１の上部を平坦化させながら形成されている。第２の層間絶縁膜２０上にパッド再配線パターン１５が形成され、第１の層間絶縁膜１３と第２の層間絶縁膜２０を貫通してボンドパッド１２と接続されている。第２の層間絶縁膜１３上にパッド再配線パターン１５を覆う最終絶縁膜１８が形成されており、最終絶縁膜１８からセル領域Ａcell1、Ａcell2上に露出されるパッド再配線パターン１５の部分として再配置ボンドパッド１７が形成された構造は、第４実施例と同様である。
このような集積回路チップにおいて、再配置ボンドパッドの下部に、第１の層間絶縁膜と第２の層間絶縁膜とからなる２層の層間絶縁膜構造によって再配置ボンドパッドに電気的な連結過程で加えられる物理的ストレスを分散及び支持できるようになる。また、再配置ボンドパッドが層間絶縁膜による複数の平坦化過程を経て形成され、ワイヤーボンディングのような外部との電気的な連結におけるボンディング安定性を向上させることができる。
一方、本発明に係る集積回路チップの実施例を適用して多様な形態のマルチチップパッケージ具現が可能である。
一方、本発明に係る集積回路チップの実施例を適用して多様な形態のマルチチップパッケージ具現が可能である。
（マルチチップパッケージの第１実施例）
図１８は、本発明に係るマルチチップパッケージの第１実施例を示す断面図である。
図１８に示されたマルチチップパッケージ２００は、前述したセル領域上に再配置ボンドパッド２１７ａ、２１７ｂが形成された本発明に従う集積回路チップである互いに同種の第１のチップ２１０ａと第２のチップ２１０ｂが基板２５１上に垂直に積層されている構造である。第１、第２チップ２１０ａ、２１０ｂと基板２５１間の電気的な連結は、ボンディングワイヤー２５７を用いたワイヤーボンディングによりなされている。ここで、第１のチップ２１０ａと第２のチップ２１０ｂは、いずれもセンターパッド型集積回路設計構造を有し、セル領域上に形成された再配置ボンドパッド２１７ａ、２１７ｂがチップ端部に形成されているエッジパッド型配置構造を有する。第１のチップ２１０ａは、基板２５１上に接着剤２６１で実装され、第２のチップ２１０ｂは、第１のチップ２１０ａ上にチップ間挿入物２６３を介在して実装されている。チップ間挿入物２６３は、第１のチップ２１０ａと基板２５１とを連結するボンディングワイヤー２５７の空間を確保する。ここで、基板２５１としては、印刷回路基板やテープ配線基板などを適用することができる。
図１８は、本発明に係るマルチチップパッケージの第１実施例を示す断面図である。
図１８に示されたマルチチップパッケージ２００は、前述したセル領域上に再配置ボンドパッド２１７ａ、２１７ｂが形成された本発明に従う集積回路チップである互いに同種の第１のチップ２１０ａと第２のチップ２１０ｂが基板２５１上に垂直に積層されている構造である。第１、第２チップ２１０ａ、２１０ｂと基板２５１間の電気的な連結は、ボンディングワイヤー２５７を用いたワイヤーボンディングによりなされている。ここで、第１のチップ２１０ａと第２のチップ２１０ｂは、いずれもセンターパッド型集積回路設計構造を有し、セル領域上に形成された再配置ボンドパッド２１７ａ、２１７ｂがチップ端部に形成されているエッジパッド型配置構造を有する。第１のチップ２１０ａは、基板２５１上に接着剤２６１で実装され、第２のチップ２１０ｂは、第１のチップ２１０ａ上にチップ間挿入物２６３を介在して実装されている。チップ間挿入物２６３は、第１のチップ２１０ａと基板２５１とを連結するボンディングワイヤー２５７の空間を確保する。ここで、基板２５１としては、印刷回路基板やテープ配線基板などを適用することができる。
基板２５１の上部は、エポキシ成形樹脂で形成される封止部２５９により、第１のチップ２１０ａと第２のチップ２１０ｂ及びボンディングワイヤー２５７並びにそれらの電気的連結部分が封止されて、外部環境から保護される。そして、基板２５１の下部に、外部接続端子としてはんだボール２７１が形成されている。参照符号２５３は、基板２５１に形成される基板ボンディングパッドである。
本実施例のマルチチップパッケージは、セル領域上に再配置ボンドパッドが形成された複数の集積回路チップを含んで単一のパッケージに構成されることによって、メモリ容量の増大及び入出力ピン数の増加に対応することができる。また、再配置ボンドパッドがエッジパッド型配置構造を有する本発明に従う集積回路チップが適用されて、ボンドパッドが中央に形成されたセンターパッド型集積回路チップのボンドパッド配置構造による積層制約を克服することができる。
（マルチチップパッケージの第２実施例）
図１９は、本発明に係るマルチチップパッケージの第２実施例を示す断面図である。
図１９に示されたマルチチップパッケージ３００は、上述のような本発明に従う集積回路チップである再配置ボンドパッド３１７ａ、３１７ｂがセル領域上に形成された第１のチップ３１０ａと第２のチップ３１０ｂが基板３５１上に水平に配置され、チップ３１０ａ、３１０ｂと基板３５１とがボンディングワイヤー３５７でワイヤーボンディングされて電気的に連結された構造を有する。参照符号３５３は、基板配線パターン、３５９は、封止部、３６１は、接着剤、３７１は、はんだボールである。
図１９は、本発明に係るマルチチップパッケージの第２実施例を示す断面図である。
図１９に示されたマルチチップパッケージ３００は、上述のような本発明に従う集積回路チップである再配置ボンドパッド３１７ａ、３１７ｂがセル領域上に形成された第１のチップ３１０ａと第２のチップ３１０ｂが基板３５１上に水平に配置され、チップ３１０ａ、３１０ｂと基板３５１とがボンディングワイヤー３５７でワイヤーボンディングされて電気的に連結された構造を有する。参照符号３５３は、基板配線パターン、３５９は、封止部、３６１は、接着剤、３７１は、はんだボールである。
本実施例のマルチチップパッケージは、セル領域上に再配置ボンドパッドが形成された複数の集積回路チップを水平に配置して、単一のパッケージに構成されることによって、メモリ容量の増大及び入出力ピン数の増加に対応することができる。
（マルチチップパッケージの第３実施例）
図２０は、本発明に係るマルチチップパッケージの第３実施例を示す断面図である。
図２０に示されたマルチチップパッケージ４００は、第１実施例のマルチチップパッケージが同種のチップで構成されることと異なって、再配置ボンドパッド４１７ａ、４１７ｂ、４１７ｃがセル領域上に形成されており、サイズが異なる異種のチップである本発明に従う集積回路チップ４１０ａ、４１０ｂ、４１０ｃが垂直に積層された構造である。集積回路チップ４１０ａ、４１０ｂ、４１０ｃは、チップサイズが大きい集積回路チップ４１０ａからチップサイズが小さな集積回路チップ４１０ｃの順に垂直に基板４５１上に積層されている。集積回路チップ４１０ａ、４１０ｂ、４１０ｃと基板４５１とは、ボンディングワイヤー４５７により電気的に連結される。ここで、第１実施例と異なって、別のチップ間挿入物を必要としない。
図２０は、本発明に係るマルチチップパッケージの第３実施例を示す断面図である。
図２０に示されたマルチチップパッケージ４００は、第１実施例のマルチチップパッケージが同種のチップで構成されることと異なって、再配置ボンドパッド４１７ａ、４１７ｂ、４１７ｃがセル領域上に形成されており、サイズが異なる異種のチップである本発明に従う集積回路チップ４１０ａ、４１０ｂ、４１０ｃが垂直に積層された構造である。集積回路チップ４１０ａ、４１０ｂ、４１０ｃは、チップサイズが大きい集積回路チップ４１０ａからチップサイズが小さな集積回路チップ４１０ｃの順に垂直に基板４５１上に積層されている。集積回路チップ４１０ａ、４１０ｂ、４１０ｃと基板４５１とは、ボンディングワイヤー４５７により電気的に連結される。ここで、第１実施例と異なって、別のチップ間挿入物を必要としない。
本実施例のマルチチップパッケージは、同種のチップだけでなく異種のチップで具現することが可能である。センターパッド型ボンドパッドを有する集積回路チップがエッジパッド型再配置ボンドパッドを有する集積回路チップに転換されて、垂直に複数個が積層可能であり、ボンディングワイヤーの長さが短くなる。
（マルチチップパッケージの第４実施例）
図２１は、本発明に係るマルチチップパッケージの第４実施例を示す断面図である。
図２１に示されたマルチチップパッケージ５００は、チップ実装手段としてリードフレームを利用し、２つの集積回路チップ５１０ａ、５１０ｂを内在するいわゆるデュアルダイパッケージ(Dual Die package;DDP)と呼ばれる形態のパッケージであって、ＬＯＣ(Lead On Chip)構造のパッケージ形態である。第１のチップ５１０ａは、ボンドパッド５１７ａがチップ中央に形成されたセンターパッド型であり、第２のチップ５１０ｂは、ボンドパッドの再配置により形成された再配置ボンドパッド５１７ｂがチップ端部に形成されたエッジパッド型である。
図２１は、本発明に係るマルチチップパッケージの第４実施例を示す断面図である。
図２１に示されたマルチチップパッケージ５００は、チップ実装手段としてリードフレームを利用し、２つの集積回路チップ５１０ａ、５１０ｂを内在するいわゆるデュアルダイパッケージ(Dual Die package;DDP)と呼ばれる形態のパッケージであって、ＬＯＣ(Lead On Chip)構造のパッケージ形態である。第１のチップ５１０ａは、ボンドパッド５１７ａがチップ中央に形成されたセンターパッド型であり、第２のチップ５１０ｂは、ボンドパッドの再配置により形成された再配置ボンドパッド５１７ｂがチップ端部に形成されたエッジパッド型である。
別途に集積回路チップの実装のためのダイパッドが設けなく、対向するリードが一般的なリードフレームのリードより延設されたＬＯＣ型リードフレームリード５５１の裏面に接着テープ５６３で第１のチップ５１０ａが取り付けられている。第１のチップ５１０ａのボンドパッド５１７ａが対向するリード５５１の間に位置し、ボンディングワイヤー５５７ａにより、対応するリード５５１の上面にワイヤーボンディングされている。第１のチップ５１０ａの背面には、第２のチップ５１０ｂが接着剤５６１で取り付けられている。第２のチップ５１０ｂの再配置ボンドパッド５５７ｂは、リード５５１の下面に取り付けられている。第１のチップ５１０ａと第２のチップ５１０ｂ及びボンディングワイヤー５５１並びにそれらの接合部分は、封止部５５９で封止されている。
このようなデュアルダイパッケージ形態のマルチチップパッケージのように、本発明に従うマルチチップパッケージは、センターパッド型チップとエッジパッド型再配置チップを用いてパッケージを具現できることを示す。さらに、ＬＯＣ型パッケージ構造により、大型の集積回路チップを内在できるようになる。
（マルチチップパッケージの第５実施例）
図２２は、本発明に係るマルチチップパッケージの第５実施例を示す断面図である。
図２２に示されたマルチチップパッケージ６００は、ダイパッド６５３を有する一般的なリードフレームを利用し、２つの集積回路チップ６１０ａ、６１０ｂを内在するデュアルダイパッケージ(Dual Die package;DDP)である。第１のチップ６１０ａと第２のチップ６１９は、ボンドパッドの再配置により形成された再配置ボンドパッド６１７ａ、６１７ｂがチップ端部に形成されたエッジパッド型である。
図２２は、本発明に係るマルチチップパッケージの第５実施例を示す断面図である。
図２２に示されたマルチチップパッケージ６００は、ダイパッド６５３を有する一般的なリードフレームを利用し、２つの集積回路チップ６１０ａ、６１０ｂを内在するデュアルダイパッケージ(Dual Die package;DDP)である。第１のチップ６１０ａと第２のチップ６１９は、ボンドパッドの再配置により形成された再配置ボンドパッド６１７ａ、６１７ｂがチップ端部に形成されたエッジパッド型である。
ダイパッド６５３の上面と下面にそれぞれ第１のチップ６１０ａと第２のチップ６１０ｂが接着剤６６１で取り付けられている。第１のチップ６１０ａの再配置ボンドパッド６１７ａがボンディングワイヤー６５７ａでリード６５１の上面にワイヤーボンディングされており、第２のチップ６１０ｂの再配置ボンドパッド６１７ｂがボンディングワイヤー６５７ｂでリード６５１の下面にワイヤーボンディングされている。第１のチップ６１０ａと第２のチップ６１０ｂ及びボンディングワイヤー６５７ａ、６５７ｂ並びにそれらの接合部分は、封止部６５９で封止されている。
このようなデュアルダイパッケージ形態のマルチチップパッケージは、センターパッド型の集積回路チップをエッジパッド型の再配置ボンドパッドを有するように変更して、ダイパッドの上面と下面に集積回路チップが取り付けられた一般的な形態のパッケージを具現できることを示す。
（マルチチップパッケージの第６実施例）
図２３は、本発明に係るマルチチップパッケージの第６実施例を示す断面図である。
図２３に示されたマルチチップパッケージ７００は、ダイパッド７５３を有する一般的なリードフレームを用いて互いに異なる複数の集積回路チップを内在するＴＳＯＰ(Thin Small Outline Package)形態である。ダイパッド７５３の上面には、第１のチップ７１０ａの背面が取り付けられており、第１のチップ７１０ａの上面には、第２のチップ７１０ｂが取り付けられている。ダイパッド７５３の下面には、第３チップ７１０ｃの背面が取り付けられており、第３チップ７１０ｃの上面には、第４チップ７１０ｄの裏面が取り付けられている。いずれもダイパッド７５３を中心に上下チップ７１０ａ〜７１０ｄは、互いに再配置ボンドパッド７１７ａ〜７１７ｄが反対方向に向く。ここで、第１のチップ７１０ａ及び第２のチップ７１０ｂ、そして第３のチップ７１０ｃ及び第４のチップ７１０ｄは、サイズが異なる異種の集積回路チップであって、センターパッド型ボンドパッド構造からエッジパッド型再配置ボンドパッドを有する構造に変更された集積回路チップである。
図２３は、本発明に係るマルチチップパッケージの第６実施例を示す断面図である。
図２３に示されたマルチチップパッケージ７００は、ダイパッド７５３を有する一般的なリードフレームを用いて互いに異なる複数の集積回路チップを内在するＴＳＯＰ(Thin Small Outline Package)形態である。ダイパッド７５３の上面には、第１のチップ７１０ａの背面が取り付けられており、第１のチップ７１０ａの上面には、第２のチップ７１０ｂが取り付けられている。ダイパッド７５３の下面には、第３チップ７１０ｃの背面が取り付けられており、第３チップ７１０ｃの上面には、第４チップ７１０ｄの裏面が取り付けられている。いずれもダイパッド７５３を中心に上下チップ７１０ａ〜７１０ｄは、互いに再配置ボンドパッド７１７ａ〜７１７ｄが反対方向に向く。ここで、第１のチップ７１０ａ及び第２のチップ７１０ｂ、そして第３のチップ７１０ｃ及び第４のチップ７１０ｄは、サイズが異なる異種の集積回路チップであって、センターパッド型ボンドパッド構造からエッジパッド型再配置ボンドパッドを有する構造に変更された集積回路チップである。
第１のチップ７１０ａと第２のチップ７１０ｂの再配置ボンドパッド７１７ａ、７１７ｂは、ボンディングワイヤー７５７ａ、７５７ｂでリード７５１の上面にワイヤーボンディングされており、第３チップ７１０ｃと第４チップ７１０ｄの再配置ボンドパッド７１７ｃ、７１７ｄは、ボンディングワイヤー７５７ｃ、７５７ｄでリード７５１の下面にワイヤーボンディングされている。集積回路チップ７１０ａ〜７１０ｄとボンディングワイヤー７５７ａ〜７５７ｄ及びそれらの接合部分は、封止部７５３により封止されている。参照符号７６１、７６２、７６３、７６４は、接着剤である。
このようなマルチチップパッケージから明らかなように、本発明に従うマルチチップパッケージは、センターパッド型のボンドパッド配置構造の集積回路チップを、エッジパッド型再配置ボンドパッドを有する集積回路チップの構造を有するように変更して、ＴＳＯＰパッケージ具現が可能であることを示す。ここで、ダイパッドの上下にそれぞれ２個ずつの集積回路チップが実装されていることを例示しているが、これに限らない。
（発明の効果）
以上説明したように、本発明に係る集積回路チップ及びマルチチップパッケージによれば、ボンドパッドが半導体基板のセル領域外側の周辺領域で除去され、セル領域上部の他の層に移動して、周辺領域の幅が減少することによって、チップサイズを縮小することができる。これにより、同一口径のウェーハから得られる集積回路チップの数が増加し、チップ設計自由度が増加する。
以上説明したように、本発明に係る集積回路チップ及びマルチチップパッケージによれば、ボンドパッドが半導体基板のセル領域外側の周辺領域で除去され、セル領域上部の他の層に移動して、周辺領域の幅が減少することによって、チップサイズを縮小することができる。これにより、同一口径のウェーハから得られる集積回路チップの数が増加し、チップ設計自由度が増加する。
また、センターパッド型チップを、エッジパッド型のパッド配置構造を有するように転換して、特定の集積回路チップで多様な形態のパッケージ具現が可能となる。特に、センターパッド型として回路設計された集積回路チップを、ＬＯＣ型パッケージでない一般的なパッケージ構造に転換することができるので、製造コストの節減を図ることができる。
また、ボンドパッドの下部の層間絶縁膜により、電気的特性検査のための探針との接触及びワイヤーボンディングまたはビームリードボンディングなど、電気的相互連結過程で加えられる物理的ストレスに起因したボンドパッドまたはその下部の集積回路損傷及び接合力低下を防止することができる。特に、ＨＤＰ−ＳｉＯ2膜を形成することによって、一層優秀な効果を得ることができる。
また、セル領域外側領域においてセル領域上部により大きい面積を有するようにボンドパッドを形成することができるから、電気的特性検査の限界を克服することができる。さらに、センターパッド型の集積回路チップをエッジパッド型に転換すれば、ボンドパッド間の間隔が増加し、探針の製作限界をある程度克服することができる。
さらに、本発明に係るマルチチップパッケージは、パッケージレベルでのメモリ容量の増大及び同種または異種チップとの積層による単一のパッケージ化により、実装面積の節減など多様な効果を得ることができる。
１０、３０、５０、８０、９０ 集積回路チップ
１１ 半導体基板
１２ ボンドパッド配線パターン
１３ 第１の層間絶縁膜
１４ 開口部
１５ パッド再配線パターン
１６ 保護膜
１７ 再配置ボンドパッド
１８ 最終絶縁膜
２０ａ、２０ｂ 第２の層間絶縁膜
２００、３００、４００、５００、６００、７００ マルチチップパッケージ
２５１、３５１、４５１ 基板
２５３、３５３、４５３ 基板回路パターン
２５７、３５７、４５７、５５７ａ、５５７ｂ、６５７ａ、６５７ｂ、７５７ａ、７５７ｂ、７５７ｃ、７５７ｄ ボンディングワイヤー
２５９、３５９、４５９、５５９、６５９、７５９ 封止部
２６１、３６１、４６１、５６１、６６１、７６１、７６２、７６３、７６４ 接着剤
２６３ チップ間挿入物
２７１、３７１、４７１ はんだボール
５５１、６５１、７５１ リード
５６３ 接着テープ
６５３、７５３ ダイパッド
１１ 半導体基板
１２ ボンドパッド配線パターン
１３ 第１の層間絶縁膜
１４ 開口部
１５ パッド再配線パターン
１６ 保護膜
１７ 再配置ボンドパッド
１８ 最終絶縁膜
２０ａ、２０ｂ 第２の層間絶縁膜
２００、３００、４００、５００、６００、７００ マルチチップパッケージ
２５１、３５１、４５１ 基板
２５３、３５３、４５３ 基板回路パターン
２５７、３５７、４５７、５５７ａ、５５７ｂ、６５７ａ、６５７ｂ、７５７ａ、７５７ｂ、７５７ｃ、７５７ｄ ボンディングワイヤー
２５９、３５９、４５９、５５９、６５９、７５９ 封止部
２６１、３６１、４６１、５６１、６６１、７６１、７６２、７６３、７６４ 接着剤
２６３ チップ間挿入物
２７１、３７１、４７１ はんだボール
５５１、６５１、７５１ リード
５６３ 接着テープ
６５３、７５３ ダイパッド
Claims (13)
- 多数のボンディングチップが形成されている表面を有するパッケージ基板と、前記パッケージ基板の表面の上に実装される２つ以上の半導体チップと、を備え、
前記半導体チップ中少なくとも一つは、
互いに隣接している周辺回路領域とセル領域の上に形成された集積回路を有する半導体基板と、
前記半導体基板の上に形成されたボンドパッド配線パターンと、
前記ボンドパッド配線パターンを覆う第１の層間絶縁膜と、
前記第１の層間絶縁膜を覆う第２の層間絶縁膜と、
前記第２の層間絶縁膜上で前記ボンドパッド配線パターンに直接に接触し、前記セル領域の少なくとも一部分の上に位置するボンドパッドを含むパッド再配置パターンと、
前記パッド再配置パターンの上に形成された絶縁層と、を有し、
前記ボンドパッド配線パターンは、前記周辺回路領域の少なくとも一部分の上に形成され、
前記ボンドパッドは、前記絶縁層を通じて露出する前記パッド再配置パターンに含まれ、
各ボンディングチップは、対応される前記ボンドパッドに電気的に連結することを特徴とする半導体マルチチップパッケージ。 - 前記２つ以上の半導体チップは、垂直に積層されることを特徴とする請求項１に記載の半導体マルチチップパッケージ。
- 上部チップは、下部チップのすべてのボンドパッドを覆うことを特徴とする請求項２に記載の半導体マルチチップパッケージ。
- 上部チップは、下部チップよりさらに小さいことを特徴とする請求項２に記載の半導体マルチチップパッケージ。
- 前記上部チップは、前記下部チップのパッド再配置パターンの上に位置することを特徴とする請求項４に記載の半導体マルチチップパッケージ。
- 前記２つ以上の半導体チップは、互いに異なる種類のチップであることを特徴とする請求項１に記載の半導体マルチチップパッケージ。
- 前記２つ以上の半導体チップ中一つはメモリーチップであり、他の一つのチップは非メモリーチップであることを特徴とする請求項１に記載の半導体マルチチップパッケージ。
- 前記２つ以上の半導体チップ中一つはフラッシュメモリーであることを特徴とする請求項１に記載の半導体マルチチップパッケージ。
- 前記ボンドパッド配線パターンと前記第１の層間絶縁膜との間、および／または、前記半導体基板の露出した部分と前記第１の層間絶縁膜との間に形成された保護膜層をさらに備えることを特徴とする請求項１に記載の半導体マルチチップパッケージ。
- 前記２つ以上の半導体チップは、同種のチップであることを特徴とする請求項１に記載の半導体マルチチップパッケージ。
- 前記２つ以上の半導体チップは、メモリーチップであることを特徴とする請求項１０に記載の半導体マルチチップパッケージ。
- 多数のボンディングチップが形成されている表面を有するパッケージ基板と、前記パッケージ基板の表面に順次的に実装された３つの半導体チップと、を備え、
中間の半導体チップは、
互いに隣接している周辺回路領域とセル領域の上に形成された集積回路とを有する半導体基板と、
前記半導体基板の上に形成されたボンドパッド配線パターンと、
前記ボンドパッド配線パターンを覆う第１の層間絶縁膜と、
前記第１の層間絶縁膜を覆う第２の層間絶縁膜と、
前記第２の層間絶縁膜上で前記ボンドパッド配線パターンと直接的に接触し、前記セル領域の少なくとも一部分の上に位置するボンドパッドを有するパッド再配置パターンと、
前記パッド再配置パターンの上に形成される絶縁層と、を有し、
前記ボンドパッド配線パターンは、前記周辺回路領域の少なくとも一部分の上に形成さ
れ、
前記ボンドパッドは、前記絶縁層を通じて露出するパッド再配置パターンに含まれるこ
とを特徴とする半導体マルチチップパッケージ。 - 多数のボンディングチップを有する表面を備えるパッケージ基板を準備する段階と、
３つの半導体チップを獲得する段階と、
前記パッケージ基板の表面の上に３つの半導体チップを積層する段階であって、
中間の半導体チップは、互いに隣接している周辺回路領域とセル領域の上に形成された集積回路とを有する半導体基板と、前記半導体基板の上に形成されたボンドパッド配線パターンと、前記ボンドパッド配線パターンを覆う第１の層間絶縁膜と、前記第１の層間絶縁膜を覆う第２の層間絶縁膜と、前記第２の層間絶縁膜上で前記ボンドパッド配線パターンと直接的に接触し、前記セル領域の少なくとも一部分の上に位置するボンドパッドを有するパッド再配置パターンと、前記パッド再配置パターンの上に形成される絶縁層と、を備え、
前記ボンドパッド配線パターンは、前記周辺回路領域の少なくとも一部分の上に形成され、前記ボンドパッドは、前記絶縁層を通じて露出するパッド再配置パターンに含まれ、
前記ボンドパッドと前記ボンディングチップ間および前記３つの半導体チップの間に電気的連結を形成する段階と、
前記パッケージ基板の前記表面と前記３つの半導体チップとを外部環境から保護するように封止する段階と、
を含むことを特徴とする半導体マルチチップパッケージ製造方法。
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