JPH1174464A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPH1174464A
JPH1174464A JP9231523A JP23152397A JPH1174464A JP H1174464 A JPH1174464 A JP H1174464A JP 9231523 A JP9231523 A JP 9231523A JP 23152397 A JP23152397 A JP 23152397A JP H1174464 A JPH1174464 A JP H1174464A
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Abstract

(57)【要約】 【課題】 パッケージ組立てとウェハープロービングを
容易に行なうことができ、４０μｍ以下のパッドピッチ
を実現することができる半導体集積回路装置を提供す
る。 【解決手段】 組立て用パッド４と探針用パッド５を合
わせ持つ第１のパッドＰ１と、組立て用パッド４と探針
用パッド５との間に所定の距離の接続部を有する第２の
パッドＰ２とが交互に配置され、第１のパッドＰ１は、
保護膜に組立て用パッド４及び探針用パッド５を露出す
る開口部２を形成し、開口部２の幅がプローブカードの
探針の摺動方向Ｓに沿う所定の位置で徐々に狭まり、第
２のパッドＰ２は、保護膜に組立て用パッド４及び探針
用パッド５それぞれを露出する複数の開口部２、２を形
成し、探針用パッド５の開口部２の幅がプローブカード
の探針の摺動方向Ｓに沿う所定の位置で徐々に狭まって
いることを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に組立用パッドと探針用パッドとを備えた
半導体集積回路装置に関するものである。
【０００２】
【従来の技術】図１３は従来例１の半導体集積回路装置
のパッドを示す平面図、図１４は図１３のＡ−Ａ線に沿
う断面図であり、図において、Ｐは単列に配列されてい
るパッド、３１は第２の金属配線層である第２Ａｌ、３
２はカバー膜開口部、３３は接続用配線、３６は半導体
基板、３７は絶縁層、３８はパッシベーション膜、３９
はポリイミドカバー膜、ｄ３１はパッドピッチである。
【０００３】一般的に、パッドＰは半導体集積回路装置
の周辺部分に配列されており、各パッドＰのパッドピッ
チｄ３１を例えば１００μｍとして単列に配列してい
る。この従来例１のパッドＰは、一般に広く用いられて
いるが、近年になって半導体集積回路装置の集積化、大
規模化、高機能化に伴い、パッケージの多ピン化の要求
が高まっており、従って半導体集積回路装置のパッド数
も増加しており、例えば１０００個以上のパッドを設け
る必要が生じてきている。
【０００４】しかしながら、例えば一辺が１０ｍｍの半
導体集積回路装置の周辺部分に、１０００個のパッドを
配列するには、一辺に２５０個のパッドを配列する必要
があり、単列に配列する場合には全てのパッドのピッチ
を４０μｍで配列する必要がある。従って、多ピン化の
ためには４０μｍ以下の狭パッドピッチを実現する必要
がある。
【０００５】ところが、パッドＰを単列に配置した場
合、パッドピッチが狭くなり、例えば８０μｍ以下のパ
ッドピッチになると、テスター用プローブカードの探針
の針元の針径が例えば７０μｍあるために探針が並びき
らず、細い針元を有する探針の作成が困難になってい
る。従って、単列でパッドＰを配列しても、細い針元を
有するテスター用プローブカードが作成出来ないため
に、８０μｍ以下のパッドピッチを実現するのは困難で
あり、この第１の従来例では、多ピン化の実現が困難で
ある。
【０００６】図１５は従来例２の半導体集積回路装置の
パッドを示す平面図であり、図において、Ｐ４１、Ｐ４
２は千鳥状に配列されているパッド、４１は第２の金属
配線層である第２Ａｌ、４２はカバー膜開口部、４３は
接続用配線である。なお、ｄ４１はパッドＰ４１配列側
のパッドピッチ、ｄ４２はパッドＰ４２配列側のパッド
ピッチ、Ｓは探針のスライド方向（図中下から上に向か
う方向）である。
【０００７】ここでは、プローブカードの探針に針圧が
かかりスライドする方向を図中の探針のスライド方向Ｓ
とし、パッドＰ４１のパッドピッチｄ４１を例えば１２
０μｍピッチで配列し、パッドＰ４２のパッドピッチｄ
４２を例えば１２０μｍピッチで配列し、パッドＰ４１
とパッドＰ４２とを千鳥状に配列している。この場合、
パッドＰ４１、Ｐ４２は６０μｍピッチで配列されるの
と同等となり、パッドピッチは単列に配列する場合に比
べ半分となり、多ピンのパッケージを実現する場合に広
く用いられている。
【０００８】このように、パッドＰ４１、Ｐ４２を千鳥
状に配置した場合、テスター用プローブカードには千鳥
状のパッドＰ４１、Ｐ４２に合わせて二列に針を並べる
ことができるので、針元の針径が例えば７０μｍあると
すると、上述した第１の従来例においては実現困難であ
った８０μｍ以下のパッドピッチであってもプロービン
グを行なうことが可能となり、従来例１に比べて半分の
パッドピッチを実現することができる。
【０００９】しかし、パッドピッチが８０μｍ〜６０μ
ｍ以下になると、パッケージ組立におけるワイヤーボン
ディングが困難になり、ボンディングワイヤ間のショー
ト不良や、ボンディングワイヤの切断、剥離等のオープ
ン不良が生じる確率が高くなるため、８０μｍ〜６０μ
ｍ以下のパッドピッチの場合、ＴＡＢ（テープ・オート
メイテッド・ボンディング）が用いられてる。
【００１０】ところが、ＴＡＢに用いられているＴＡＢ
テープのインナーリードは、材料となる金属をエッチン
グして作成しているが、千鳥状の配列では、形状が単列
の配列に比べ複雑になり、エッチング条件を最適化する
ことが困難になっている。従って、６０μｍ以下のパッ
ドピッチでは、探針用パッドを千鳥状の配列とし、なお
かつＴＡＢのインナーリードのボンディングされる組立
て用パッドを単列の配列にしないと、組立て及びプロー
ビングを実現することが困難である。
【００１１】図１６は従来例３の特開平２−１６６７４
４号公報に開示されている半導体集積回路装置のパッド
を示す平面図、図１７は図１６のＢ−Ｂ線に沿う断面図
であり、図において、５１は第２Ａｌ、５２はカバー膜
開口部、５３は接続用配線、５６は半導体基板、５７は
絶縁層、５８はパッシベーション膜、５９はポリイミド
カバー膜である。
【００１２】このパッドは、カバー膜開口部５２の端を
第２Ａｌ５１の端部よりも後退させたことを特徴とする
ものであるが、カバー膜開口部５２の端が第２Ａｌ５１
の端部よりも後退させているだけで、カバー膜を用いて
探針のガイドにするといった構造にはなっていない。
【００１３】図１８は従来例４の半導体集積回路装置の
パッドを示す平面図であり、図において、Ｐ６１、Ｐ６
２は単列の配列と千鳥状の配列の機能を併せ持つパッ
ド、６１は第２Ａｌ、６２はカバー膜開口部、６３は接
続用配線、６４はパッドＰ６１、Ｐ６２のリード接続領
域、６５はパッドＰ６１、Ｐ６２の探針領域、ｄ６１は
パッドピッチである。
【００１４】このパッドは、現在のところ実際に広く使
用されているわけではないが、上述した従来例１と従来
例２の組み合わせとして考えられたもので、各パッドＰ
６１、Ｐ６２、…はパッドピッチｄ６１で配列されてお
り、リード接続領域６４にはＴＡＢのリードが単列の配
列で接続され、探針領域６５には探針が千鳥状の配列で
接触している。
【００１５】ここでは、パッドＰ６１が従来例２の内周
側のパッドＰ４１に、パッドＰ６２が従来例２の外周側
のパッドＰ４２にそれぞれ相当しており、従って単列の
配列と千鳥状の配列の機能を合わせ持つ機能を一つのパ
ッドで実現している。この場合においても、従来例２と
同様の８０μｍ以下のパッドピッチは実現可能である
が、４０μｍ以下のパッドピッチを実現するには、従来
例２と同様の困難さがある。
【００１６】図１９は従来例５の特開平６−２５２２０
１号公報に開示されている半導体集積回路装置のパッド
を示す平面図、図２０は図１９のＣ−Ｃ線に沿う断面図
であり、図において、７１は最上層の金属配線である第
２Ａｌ、７２はカバー膜開口部、７３は第２Ａｌより下
位層の第１Ａｌ、７４は第２Ａｌ７１と第１Ａｌ７３を
接続するスルーホール、７６は半導体基板、７７は第１
の絶縁層、７８はパッシベーション膜、７９はポリイミ
ドカバー膜、８０は第２の絶縁層である。
【００１７】このパッドは、最上層の金属配線である第
２Ａｌ７１よりも下位層の金属配線である第１Ａｌ７３
の面積を小さくし、さらに、金属配線層の下部にポリシ
リコン層等を配置したり、金属配線層を選択的に堆積も
しくはエッチングすることにより、パッドに段差を設け
たことを特徴とするものである。
【００１８】ところで、近年、配線層の平坦化のため
に、ＣＭＰ（ケミカル・メカニカル・ポリッシユ）と称
される機械的研磨技術が使われており、特に、例えば、
配線幅０．５μｍ以下の微細配線や、５層配線といった
多層配線を実現する場合には、ＣＭＰが使われる場合が
多くなっている。しかしながら、ＣＭＰをこのパッド構
造に適用した場合、パッド表面が平坦化されてしまいパ
ッド構造には段差は付かず、このパッドの効果が得られ
なくなってしまっている。
【００１９】図２１は従来例５の半導体集積回路装置の
パッドにＣＭＰを適用した例を示す平面図、図２２は図
２１のＤ−Ｄ線に沿う断面図であり、図において、８１
は第２Ａｌ、８２はカバー膜開口部、８３は第１Ａｌ、
８４は第２Ａｌ８１と第１Ａｌ８３を接続するスルーホ
ール、８６は半導体基板、８７は第１の絶縁層、８８は
パッシベーション膜、８９はポリイミドカバー膜、９０
は第２の絶縁層、９１はスルーホール８４に埋め込まれ
たタングステンである。
【００２０】ここでは、ＣＭＰの詳細については省略す
るが、スルーホール８４はその形成箇所に金属を埋め込
むために、例えば通常０．５μｍ×０．５μｍといった
大きさに限定されることになるので、従来例５にＣＭＰ
を適用した場合、パッドにおける第１Ａｌ８３の大きさ
を第２Ａｌ８１より縮めてもＣＭＰにより研磨されて平
坦化されてしまい、段差を形成することができない。
【００２１】図２３及び図２４は従来の半導体集積回路
装置のパッドの製造方法を示す過程図である。まず、図
２３に示すように、半導体基板１０６の上に第１の絶縁
層１０７を形成し、次いで、第１の絶縁層１０７上にＡ
ｌのスパッタリング、フォトリソグラフィ、エッチング
を順次行なうことにより、第１の絶縁層１０７上に第１
の金属配線層である例えば０．５μｍの厚みの第１Ａｌ
１０３を形成する。
【００２２】次いで、例えば０．８μｍの厚みの絶縁層
１１０を堆積させ、絶縁層１１０のスルーホールを形成
すべき箇所に、フォトリソグラフィ及びエッチングを順
次行なうことにより、スルーホール１１１を形成する。
次いで、絶縁層１１０及び第１Ａｌ１０３上に、Ａｌの
スパッタリング、フォトリソグラフィ、エッチングを順
次行なうことによりパターンを形成すると同時にスルー
ホール１１１内にもＡｌを充填し、例えば０．７μｍの
厚みの第２Ａｌｌ０１を形成する。この第２Ａｌｌ０１
はスルーホール１１１内に充填されたＡｌにより第１Ａ
ｌ１０３と電気的に接続される。
【００２３】最後に、図２４に示すように、半導体集積
回路装置全体を保護するために、第２Ａｌｌ０１上のパ
ッド開口部分を除いて例えば０．３μｍの厚みのパッシ
ベーション膜１０８、例えば５μｍの厚みのポリイミド
カバー膜１０９を順次堆積させる。ポリイミドをエッチ
ングする際に、エッチング液を用いるウェットエッチン
グを行うと、開口端１０９ａが曲線状になり、ポリイミ
ドカバー膜１０９の開口端１０９ａに探針が接触しても
圧カが角に集中せず、信頼性が向上し、プロービングの
容易性も向上している。
【００２４】
【発明が解決しようとする課題】第１の問題点は、半導
体集積回路装置において４０μｍ以下のパッドピッチを
実現しようとする場合、パッケージ組立てとウェハープ
ロービングの両立が困難であるという点である。例え
ば、従来例１では、パッドが単列に配列されているため
に、テスター用プローブカードを作成する場合、探針の
針元の部分の針径が例えば６０〜７０μｍある探針を単
列で並べることができず、テスター用プローブカードを
作成することが困難である。
【００２５】また、従来例２では、パッドが千鳥状に配
列されているために、テスター用プローブカードの探針
の間隔が単列に比べ２倍取れるため作成は可能である
が、用いるＴＡＢテープの形状が複雑なために、その材
料となる金属のエッチング条件の設定が難しく、ＴＡＢ
テープの作成が困難である。
【００２６】また、従来例３では、カバー膜開口部５２
が、パッドを形成する部分である第２Ａｌ５１よりも後
退しており、さらに全面にわたって後退しているため、
例えば、従来例２にこの構造を適用しても、探針がカバ
ー膜開口部５２の端に近い部分で接触する可能性が高
く、パッドに充分接触出来ない可能性がある。また、従
来例４では、パッドを短冊状にして、探針時には千鳥状
にすることができ、組立て時には単列にすることができ
るため、パッドピッチは４０μｍ程度まで実現すること
が可能であるが、ウェハープロービングの困難さは従来
例２と同様である。
【００２７】第２の問題点は、４０μｍ以下のパッドピ
ッチを実現させる場合に、カバー膜開口部をパッドを形
成する部分より全面にわたって後退させたとしても、後
退しない場合と比ベてウェハープロービングの容易性は
変わらないという点である。その理由は、パッドの間の
カバー膜が残る部分の幅を設計基準で定められる値以下
にはできないので、カバー膜開口部の幅は後退してもし
なくても、変わらないためである。
【００２８】例えば、パッドピッチを３０μｍ、カバー
膜が残る部分の幅を最小で４μｍ、パッドとパッドの間
隔を２μｍ、パッドを形成するＡｌとカバー開口部の端
の距離を１μｍとした場合について検討する。カバー膜
開口部がパッドを形成するＡｌ端より後退していない一
般的な構造では、パッドを形成するＡｌの端とカバー膜
開口部の端の距離を１μｍとすると、パッドのカバー膜
開口部分の幅は２４μｍである。
【００２９】また、例えば、従来例４に従来例３で用い
たカバー膜開口部がパッドを形成する部分よりも後退さ
せる構造を適用した場合、カバー膜が残る最小幅が４μ
ｍと決まっているために、後退する距離を１μｍとして
もパッドのカバー膜開口部分の幅は２４μｍと変わら
ず、従ってウェハープロービングの容易性は変わらない
ことになる。この場合、カバー膜開口部の形状がパッド
を形成するＡｌの端より全面に後退しているために、針
圧がかかった状態でも探針がパッドに充分接触しない場
合もあり得るという問題点がある。
【００３０】第３の問題点は、パッドに所望の段差を付
けることにより、探針が必要以上にスライドすることな
く、充分な針圧をかける事が可能になるが、ＣＭＰを用
いると、パッドの表面が平坦化されてしまい段差を形成
することができないという点である。
【００３１】例えば、従来例５に最新の平坦化プロセス
であるＣＭＰを用いた場合、パッドを構成する第１の金
属配線層である第１Ａｌ７３を第２の金属配線層である
第２Ａｌ７１より縮めてもＣＭＰにより研磨されて平坦
化されてしまい、段差を形成することができない。ま
た、第２Ａｌ７１と第１Ａｌ７３を接続するスルーホー
ル７４を埋め込むためにタングステン等の金属を成長さ
せているが、金属でスルーホール７４を埋め切るために
は、スルーホール７４の大きさは０．５μｍ×０．５μ
ｍ程度の値が必要である。したがって、従来例５にＣＭ
Ｐを適用する場合には、通常、スルーホール７４の大き
さを０．５μｍ×０．５μｍに設定している。
【００３２】本発明は上記の事情に鑑みてなされたもの
であって、パッケージ組立てとウェハープロービングを
容易に行なうことができ、４０μｍ以下のパッドピッチ
を実現することができる半導体集積回路装置を提供する
ことにある。
【００３３】
【課題を解決するための手段】上記課題を解決するため
に、本発明は次の様な半導体集積回路装置を採用した。
すなわち、請求項１記載の半導体集積回路装置は、組立
て用パッドと探針用パッドとを備えた半導体集積回路装
置で、前記組立て用パッドと前記探針用パッドを合わせ
持つ第１のパッドと、前記組立て用パッドと前記探針用
パッドとの間に所定の距離の接続部を有する第２のパッ
ドとを交互に配置し、前記第１のパッドの保護膜に前記
組立て用パッド及び探針用パッドを露出する開口部を形
成し、該開口部の幅をプローブカードの探針の摺動方向
に沿う所定の位置で徐々に狭まるようにし、前記第２の
パッドの保護膜に前記組立て用パッド及び探針用パッド
それぞれを露出する複数の開口部を形成し、前記探針用
パッドの開口部の幅をプローブカードの探針の摺動方向
に沿う所定の位置で徐々に狭まるようにしたものであ
る。
【００３４】請求項２記載の半導体集積回路装置は、前
記第１のパッドの開口部を、前記探針用パッド側の端部
の幅を広くして該パッドを構成する最上層配線部の外方
に形成し、前記組立て用パッド側の端部の幅を狭くして
前記最上層配線部の内方に形成し、前記第２のパッドの
探針用パッドの開口部を、プローブカードの探針の摺動
方向の反対方向の端部の幅を広くして該パッドを構成す
る最上層配線部の外方に形成し、前記摺動方向の端部の
幅を狭くして前記最上層配線部の内方に形成したもので
ある。
【００３５】請求項３記載の半導体集積回路装置は、前
記探針用パッドに、凹状の段差を形成し、該パッドを構
成する最上層配線部とその下層の配線部との間に、所定
以上の大きさのスルーホールを形成したものである。
【００３６】請求項４記載の半導体集積回路装置は、前
記第１のパッドの組立て用パッドの幅を、近接する探針
用パッドの幅より狭くし、前記第２のパッドの組立て用
パッドの幅を、近接する探針用パッドの幅より狭くし、
かつ、前記組立て用パッドと探針用パッドとの間の接続
部の幅を、これらの組立て用パッド及び探針用パッドそ
れぞれの幅より狭くしたものである。
【００３７】請求項５記載の半導体集積回路装置は、前
記第２のパッドの接続部の保護膜に、該接続部の少なく
とも一部を露出させる開口部を形成したものである。
【００３８】請求項１、２または５記載の半導体集積回
路装置では、前記組立て用パッドと前記探針用パッドを
合わせ持つ第１のパッドと、前記組立て用パッドと前記
探針用パッドとの間に所定の距離の接続部を有する第２
のパッドとを交互に配置し、前記第１のパッドの保護膜
に前記組立て用パッド及び探針用パッドを露出する開口
部を形成し、該開口部の幅をプローブカードの探針の摺
動方向に沿う所定の位置で徐々に狭まるようにし、前記
第２のパッドの保護膜に前記組立て用パッド及び探針用
パッドそれぞれを露出する複数の開口部を形成し、前記
探針用パッドの開口部の幅をプローブカードの探針の摺
動方向に沿う所定の位置で徐々に狭まるようにしたこと
により、プローブカードの探針が最初に接触する部分の
面積が拡大する。これにより、探針の針圧が増加する際
に、前記探針が所定の位置からずれた場合であっても、
前記開口部がガイドの役割を果たし探針を所定の位置に
接触するように誘導し、プロービングの容易性が向上す
る。
【００３９】また、第１のパッドと第２のパッドとを交
互に配置したことにより、４０μｍ以下のパッドピッチ
を実現することが可能になり、パッケージ組立てとウェ
ハープロービングの両立が可能になる。また、開口部が
探針のガイドの役割を果たすことにより、パッドの所望
の位置で探針が接触し、ウェハープロービングの容易性
が向上する。
【００４０】請求項３記載の半導体集積回路装置では、
前記探針用パッドに、凹状の段差を形成し、該パッドを
構成する最上層配線部とその下層の配線部との間に、所
定以上の大きさのスルーホールを形成したことにより、
探針が摺動する部分に該探針を誘導する凹状の段差があ
り、探針が必要以上にスライドすることなく、充分な針
圧をかける事が可能となる。
【００４１】請求項４記載の半導体集積回路装置では、
前記第１のパッドの組立て用パッドの幅を、近接する探
針用パッドの幅より狭くし、前記第２のパッドの組立て
用パッドの幅を、近接する探針用パッドの幅より狭く
し、かつ、前記組立て用パッドと探針用パッドとの間の
接続部の幅を、これらの組立て用パッド及び探針用パッ
ドそれぞれの幅より狭くしたことにより、探針用パッド
の面積を大きくとることが可能になり、プロービングの
容易性がさらに向上する。
【００４２】
【発明の実施の形態】以下、本発明の半導体集積回路装
置の各実施形態について図面に基づき説明する。
【００４３】（第１の実施形態）図１は本発明の第１の
実施形態の半導体集積回路装置のパッドを示す平面図、
図２は図１のＥ−Ｅ線に沿う断面図、図３は図１のＦ−
Ｆ線に沿う断面図、図４は図１のＧ−Ｇ線に沿う断面図
である。
【００４４】これらの図において、Ｐ１は第１のパッ
ド、Ｐ２は第２のパッド、１は第２の金属配線層である
第２Ａｌ、２はカバー膜（保護膜）開口部、３は接続用
配線、４はＴＡＢのインナーリードが接続する領域であ
るリード接続領域、５はプロービング用の探針が接触す
る領域である探針領域、６は半導体基板、７は絶縁層、
８はパッシベーション膜、９はポリイミドカバー膜、Ｐ
ＲＢはプロービング用の探針である。これらのパッドＰ
１、Ｐ２では、リード接続領域４が組立て用パッドを、
また、探針領域５が探針用パッドをそれぞれ構成してい
る。
【００４５】これらのパッドＰ１、Ｐ２では、プローブ
カードの探針に針圧がかかり探針のスライド方向（摺動
方向）Ｓを図中下から上に向かう方向とすると、パッド
Ｐ１及びパッドＰ２はリード接続領域４と探針領域５を
有し、パッドＰ２は、パッドＰ１におけるリード接続領
域４（組立て用パッド）と探針領域５（探針用パッド）
との間に一定の距離の接続部分を有する。
【００４６】パッドＰ１のパッドピッチｄ１を例えば６
０μｍで配列し、パッドＰ２のパッドピッチｄ２を例え
ば６０μｍで配列する。この時、パッドＰ１およびパッ
ドＰ２を交互に配置することにより、リード接続領域４
が３０μｍピッチで単列に配置され、探針領域５が千鳥
状に配列される。また、パッドＰ１およびパッドＰ２で
の探針領域５（探針用パッド）では、探針のスライド方
向Ｓに対し、カバー膜開口部２の形状をパッドを形成す
る第２Ａｌ１の端より後退させて始まり、所定の位置で
徐々に狭まり、第２Ａｌ１の端より後退させないように
して終わらせている。
【００４７】探針時に針圧が低いとき、探針のスライド
方向Ｓに対し手前側からパッドに探針が接触するが、カ
バー膜開口部２はパッドを形成する第２Ａｌ１の端より
も後退しているため、探針部の面積は後退していない場
合よりも大きくとれる。次に針圧が増していくにつれ、
探針がスライドしていくが、このときカバー膜開口部２
はパッドを形成する第２Ａｌ１の端より後退していない
ために、カバー膜が探針のガイドの役割を果たし、パッ
ドの所望の位置で探針が接触する。
【００４８】これらのパッドＰ１、Ｐ２では、図２〜図
４に示すように、例えば絶縁層７の厚さを１．５μｍ、
第２Ａｌ１の厚さを０．６μｍ、パッシベーション膜８
の厚さを１μｍ、ポリイミドカバー膜９の厚さを５μｍ
とし、ＣＭＰを用いている。ここでは、ポリイミドカバ
ー膜の厚さは５μｍあり、一方、探針の針先径は十数μ
ｍ程度であるから、カバー膜が探針時のガイドとして充
分機能する。なお、この時のパッドは、最上層配線層と
して第２Ａｌ１で構成されている。
【００４９】ここで、図１に示すように、本実施形態
で、例えば、パッドＰ１のパッドピッチｄ１を６０μ
ｍ、パッドＰ２のパッドピッチｄ２を６０μｍとする
と、パッド全体ではパッドピッチｄ３が３０μｍで配置
されていることになる。パッドＰ１とパッドＰ２の間の
パッド間隔ｄ４を３μｍとし、パッドを形成している第
２Ａｌ１の端とカバー膜開口部２の端の距離ｄ５を３μ
ｍとし、探針のスライド方向Ｓに対し手前側でのカバー
膜開口部２の端が第２Ａｌ１の端から後退している距離
ｄ６を２μｍとすると、パッドＰ１手前側でのカバー膜
開口部２の端の幅ｄ７は、 ｄ７＝ｄ３−ｄ４＋２×ｄ６＝３１μｍ となる。
【００５０】これに対し、従来例４で同様にパッドピッ
チを３０μｍで配置し、パッドＰ６１、Ｐ６２間の間隔
を３μｍとし、パッドを形成している第２Ａｌ６１の端
とカバー膜開口部６２の端との距離を３μｍとすると、
カバー膜開口部６２の端の幅は２１μｍとなる。すなわ
ち、この場合、従来例４ではカバー膜開口部６２の端の
幅が２１μｍしかとれないのに対し、本実施形態では３
１μｍとれるため、カバー膜開口部２の端の幅が４８％
拡大し、従来困難であった例えば４０μｍ以下の狭パッ
ドピッチでのプロービングが容易になる。
【００５１】さらに、図１で示すように、パッドＰ２に
おけるリード接続領域４（組立て用パッド）と探針領域
５（探針用パッド）との間の一定の距離の接続部分を、
カバー膜を開口させずに覆ったままで探針のストッパー
としているが、この部分にカバー膜を開口することは可
能であり、このことは、後述する第２の実施形態及び第
３の実施形態においても同様である。
【００５２】また、ポリイミドカバー膜９は、探針のガ
イドの役割を果たせるような膜厚であればよく、さらに
厚くすることも可能である。また、従来例３のパッドで
は、パッドのカバー膜開口部５２の端は全周にわたって
パッドの第２Ａｌ５１の端よりも後退しているだけで、
パッドのカバー膜開口部５２の形状が、部分的にパッド
の第２Ａｌ５１の端より後退しているわけではなかった
が、本実施形態では、パッドのカバー膜開口部５２は一
部パッドの第２Ａｌ５１の端より後退し、さらに、カバ
ー膜開口部５２の形状が探針時のガイドの役割を果たし
ている。
【００５３】本実施形態のパッドによれば、リード接続
領域４（組立て用パッド）と探針領域５（探針用パッ
ド）とを合わせ持つパッド構造とし、リード接続領域４
（組立て用パッド）を単列の配列とし、探針領域５（探
針用パッド）を千鳥状配列としたので、４０μｍ以下の
パッドピッチを実現することができ、パッケージ組立て
とウェハープロービングの両立ができ、ウェハープロー
ビングの容易性を向上させることができる。
【００５４】また、探針領域５（探針用パッド）で探針
のスライド方向Ｓに対し、カバー膜開口部２の形状をパ
ッドを形成する第２Ａｌ１より後退させて始まり、所定
の位置で徐々に狭まり、第２Ａｌ１より後退させないよ
うにして終わらせる事で、カバー膜が探針のガイドの役
割を果たし、パッドの所望の位置で探針を接触させるこ
とができ、ウェハープロービングの容易性が向上する。
【００５５】また、カバー膜開口部２の形状を所定の位
置で徐々に狭まるようにしてガイドの役割を果たすよう
にしているので、パッドに探針を充分に接触させること
ができる。さらに、探針のスライド方向Ｓに対し、カバ
ー膜開口部の形状をパッドを形成する第２Ａｌ１より後
退させて始まり、所定の位置で徐々に狭まり、第２Ａｌ
１の端より後退させないようにして終わらせるので、カ
バー膜がガイドの役割を果たし、パッドのカバー開口端
の幅が拡大するので、４０μｍ以下のパッドピッチが可
能になり、プロービング容易性が向上する。
【００５６】（第２の実施形態）図５は本発明の第２の
実施形態の半導体集積回路装置のパッドを示す平面図、
図６は図５のＨ−Ｈ線に沿う断面図、図７は図５のＩ−
Ｉ線に沿う断面図、図８は図５のＪ−Ｊ線に沿う断面図
である。
【００５７】これらの図において、Ｐ１１は第１のパッ
ド、Ｐ１２は第２のパッド、１１は第２Ａｌ、１２はカ
バー膜（保護膜）開口部、１３は接続用配線、１４はＴ
ＡＢのインナーリードが接続する領域であるリード接続
領域、１５はプロービング用の探針が接触する領域であ
る探針領域、１６は半導体基板、１７は第１の絶縁層、
１８はパッシベーション膜、１９はポリイミドカバー
膜、２２は第１Ａｌ、２０は第１Ａｌ２２と第２Ａｌ１
１を接続するスルーホール、２３は第２の絶縁層、２４
はタングステン（金属）、ＰＲＢはプロービング用探針
である。
【００５８】これらのパッドＰ１１、Ｐ１２では、リー
ド接続領域１４が組立て用パッドを、また、探針領域１
５が探針用パッドをそれぞれ構成している。また。これ
らのパッドＰ１１、Ｐ１２では、プローブカードの探針
に針圧がかかり探針のスライド方向Ｓを図中下から上に
向かう方向とすると、パッドＰ１１及びパッドＰ１２は
リード接続領域１４と探針領域１５を有し、パッドＰ１
１のパッドピッチｄ１１を例えば６０μｍで配列し、パ
ッドＰ１２のパッドピッチｄ１２を例えば６０μｍで配
列する。
【００５９】この時、パッドＰ１１およびパッドＰ１２
を交互に配置することにより、３０μｍピッチでリード
接続領域１４が単列に配置され、探針領域１５が千鳥状
に配列されている。
【００６０】本実施形態では、第１の実施形態に示すカ
バー膜開口形状による探針時のガイド機能に加え、ＣＭ
Ｐを用いた平坦化プロセスにおいても、所定の大きさよ
りも大きいスルーホールを探針領域に設けることで、凹
状の段差を生じさせ、この段差により探針がスライドす
ることなく、充分な針圧をかける事が可能になり、プロ
ービングの容易性が向上している。
【００６１】次に、このパッドの製造方法について図９
〜図１１に基づき説明する。ここでは、絶縁層１７の形
成までの工程及び第１Ａｌ工程の前のＣＭＰについては
説明を省略する。まず、図９に示すように、半導体基板
１６の上に第１の絶縁層１７を形成し、次いで、第１の
絶縁層１７上にＡｌのスパッタリング、フォトリソグラ
フィ、エッチングを順次行なうことにより、第１の絶縁
層１７上に第１の金属配線層である例えば０．５μｍの
厚みの第１Ａｌ２２を形成する。
【００６２】次いで、図１０に示すように、第１Ａｌ２
２と第２の金属配線層である後述する第２ＡＬを接続す
るためのスルーホールを形成するために、例えば０．５
μｍの厚みの第２の絶縁層２３を堆積させた後、スルー
ホール形成箇所にフォトリソグラフィ、エッチングを順
次行ない、例えば３０μｍ×４０μｍの凹所２３ａを形
成する。次いで、この凹所２３ａに金属を埋め込むた
め、例えばタングステン２４を０．５μｍ成長させる。
【００６３】従来では、タングステン２４を完全に埋め
込むために、通常スルーホールの大きさは例えば０．５
μｍ×０．５μｍというようにタングステン膜厚と同等
程度かそれよりもやや小さい値としていたが、本実施形
態では、スルーホール形成箇所に例えば３０μｍ×４０
μｍのように通常に比べ非常に大きい凹所２３ａを形成
し、この凹所２３ａにタングステン２４を埋め込む。
【００６４】したがって、タングステン２４は完全に埋
まりきらず凹状となり、例えば０．５μｍ〜ｌ．０μｍ
の段差が生じる。なお、タングステンを０．５μｍ成長
させた場合、凹所２３ａの大きさがおよそ１．０μｍ×
１．０μｍ以上になると段差が生じ始める。次いで、Ｃ
ＭＰによる研磨を行い、表面を平坦化する。
【００６５】次いで、図１１に示すように、第２の絶縁
層２３及びタングステン２４上に、Ａｌのスパッタリン
グ、フォトリソグラフィ、エッチングを順次行なうこと
によりパターンを形成し、第２の金属配線層である例え
ば０．５μｍの厚みの第２Ａｌ１１を形成する。この
際、同時に前記スルーホール部分のタングステン２４上
にもＡｌが堆積されるために、第１Ａｌ２２と第２Ａｌ
１１が接続される。
【００６６】そして、半導体集積回路装置全体を保護す
るために、パッド開口部を除いてパッシベーション膜１
８を例えば０．３μｍ堆積させた後、ポリイミドを例え
ば５μｍ堆積させポリイミドカバー膜１９とする。ポリ
イミドをエッチングする際に、エッチング液を用いるウ
ェットエッチングを行うと、エッチング部分が図１１の
様に曲線状になりカバー膜開口端に探針が接触しても圧
力が角に集中せず、信頼性が向上しプロービングの容易
性が向上する。
【００６７】以上説明したように、スルーホールの大き
さを所定の大きさ以上にすることにより、該当箇所に凹
状の段差を生じさせることができ、ＣＭＰによる平坦化
技術を用いても段差を形成することができる。
【００６８】また、パッドの探針領域１５に下層配線層
である第１Ａｌ２２を配置し、パッドを形成する最上層
配線層である第２Ａｌ１１と第１Ａｌ２２との間を接続
するスルーホール２０を設け、スルーホール２０の大き
さを所定より大きくすることで、該当部分に凹状の段差
が生じ、この段差により探針ＰＲＢが必要以上にスライ
ドすることなく、充分な針圧をかけることが可能にな
り、プロービングの容易性が向上する。
【００６９】なお、本実施形態では、下層配線層である
第１Ａｌ２２をリード接続領域１４にも配置したが、こ
の構成に限定されることなく、例えば、凹状の段差を設
けたい所望の位置に、下層配線層及び例えば３０μｍ×
４０μｍといった所定の大きさ以上のスルーホールを配
置すれば良い。また、本実施形態ではＣＭＰを用いた場
合について説明したが、従来例で説明した従来の製造方
法によってもスルーホール部に凹状の段差を生じさせる
ことが可能であるが、凹状の段差の形状や大きさを制御
することが難しいため、従来例５のものより本実施形態
のもののほうが効果が高いといえる。
【００７０】（第３の実施形態）図１２は本発明の第３
の実施形態の半導体集積回路装置のパッドを示す平面図
であり、図において、Ｐ２０１は第１のパッド、Ｐ２０
２は第２のパッド、２０１は第２Ａｌ、２０２はカバー
膜開口部、２０３は接続用配線、２０４はＴＡＢのイン
ナーリードが接続する領域であるリード接続領域、２０
５はプロービング用の探針が接触する領域である探針領
域である。
【００７１】これらのパッドＰ２０１、Ｐ２０２では、
リード接続領域２０４が組立て用パッドを、また、探針
領域２０５が探針用パッドをそれぞれ構成している。ま
た。これらのパッドＰ２０１、Ｐ２０２では、プローブ
カードの探針に針圧がかかり探針のスライド方向Ｓを図
中下から上に向かう方向とすると、パッドＰ２０１およ
びパッドＰ２０２はリード接続領域２０４と探針領域２
０５を有し、パッドＰ２０１およびパッドＰ２０２を交
互に配置することにより、リード接続領域２０４が単列
に配置され、探針領域２０５が千鳥状に配列される。
【００７２】本実施形態は、第１の実施形態に比ベパッ
ドＰ２０１、Ｐ２０２における探針領域２０５の面積を
拡大したものであり、そのために、パッドＰ２０２にお
けるリード接続領域２０４と探針領域２０５との間の一
定の距離の接続部分の幅を、リード接続領域２０４及び
探針領域２０５での幅より狭くしている。従って、探針
領域２０５の面積を上述じた第１及び第２の実施形態の
ものよりも大きくとれ、プロービングの容易性がさらに
向上する。なお、断面構造は第１の実施形態のものと同
様である。
【００７３】
【発明の効果】以上説明した様に、本発明の請求項１、
２または５記載の半導体集積回路装置によれば、前記組
立て用パッドと前記探針用パッドを合わせ持つ第１のパ
ッドと、前記組立て用パッドと前記探針用パッドとの間
に所定の距離の接続部を有する第２のパッドとを交互に
配置したので、４０μｍ以下のパッドピッチを実現する
ことができ、パッケージ組立てとウェハープロービング
の両立ができる。
【００７４】また、前記第１のパッドの保護膜に前記組
立て用パッド及び探針用パッドを露出する開口部を形成
し、該開口部の幅をプローブカードの探針の摺動方向に
沿う所定の位置で徐々に狭まるようにし、前記第２のパ
ッドの保護膜に前記組立て用パッド及び探針用パッドそ
れぞれを露出する複数の開口部を形成し、前記探針用パ
ッドの開口部の幅をプローブカードの探針の摺動方向に
沿う所定の位置で徐々に狭まるようにしたので、プロー
ブカードの探針が最初に接触する部分の面積を拡大する
ことができる。
【００７５】したがって、探針の針圧が増加する際に、
前記探針が所定の位置からずれた場合であっても、前記
開口部がガイドの役割を果たし探針を所定の位置に接触
するように誘導し、プロービングの容易性を向上させる
ことができる。また、開口部が探針のガイドの役割を果
たすので、パッドの所望の位置で探針を接触させること
ができ、ウェハープロービングの容易性を向上させるこ
とができる。
【００７６】請求項３記載の半導体集積回路装置によれ
ば、前記探針用パッドに、凹状の段差を形成し、該パッ
ドを構成する最上層配線部とその下層の配線部との間
に、所定以上の大きさのスルーホールを形成したので、
探針が摺動する部分に該探針を誘導する凹状の段差があ
り、探針が必要以上にスライドすることなく、充分な針
圧をかけることができる。
【００７７】請求項４記載の半導体集積回路装置によれ
ば、前記第１のパッドの組立て用パッドの幅を、近接す
る探針用パッドの幅より狭くし、前記第２のパッドの組
立て用パッドの幅を、近接する探針用パッドの幅より狭
くし、かつ、前記組立て用パッドと探針用パッドとの間
の接続部の幅を、これらの組立て用パッド及び探針用パ
ッドそれぞれの幅より狭くしたので、探針用パッドの面
積を大きくとることができ、プロービングの容易性をさ
らに向上させることができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態の半導体集積回路装
置のパッドを示す平面図である。
【図２】 図１のＥ−Ｅ線に沿う断面図である。
【図３】 図１のＦ−Ｆ線に沿う断面図である。
【図４】 図１のＧ−Ｇ線に沿う断面図である。
【図５】 本発明の第２の実施形態の半導体集積回路装
置のパッドを示す平面図である。
【図６】 図５のＨ−Ｈ線に沿う断面図である。
【図７】 図５のＩ−Ｉ線に沿う断面図である。
【図８】 図５のＪ−Ｊ線に沿う断面図である。
【図９】 本発明の第２の実施形態の半導体集積回路装
置のパッドの製造方法を示す過程図である。
【図１０】 本発明の第２の実施形態の半導体集積回路
装置のパッドの製造方法を示す過程図である。
【図１１】 本発明の第２の実施形態の半導体集積回路
装置のパッドの製造方法を示す過程図である。
【図１２】 本発明の第３の実施形態の半導体集積回路
装置のパッドを示す平面図である。
【図１３】 従来例１の半導体集積回路装置のパッドを
示す平面図である。
【図１４】 図１３のＡ−Ａ線に沿う断面図である。
【図１５】 従来例２の半導体集積回路装置のパッドを
示す平面図である。
【図１６】 従来例３の半導体集積回路装置のパッドを
示す平面図である。
【図１７】 図１６のＢ−Ｂ線に沿う断面図である。
【図１８】 従来例４の半導体集積回路装置のパッドを
示す平面図である。
【図１９】 従来例５の半導体集積回路装置のパッドを
示す平面図である。
【図２０】 図１９のＣ−Ｃ線に沿う断面図である。
【図２１】 従来例５の半導体集積回路装置のパッドに
ＣＭＰを適用した例を示す平面図である。
【図２２】 図２１のＤ−Ｄ線に沿う断面図である。
【図２３】 従来の半導体集積回路装置のパッドの製造
方法を示す過程図である。
【図２４】 従来の半導体集積回路装置のパッドの製造
方法を示す過程図である。
【符号の説明】
１、１１、３１、４１、５１、６１、７１、８１、１０
１、２０１ 第２ＡＬ ２、１２、３２、４２、５２、６２、７２、８２、２０
２ カバー膜開口部 ３、１３、３３、４３、５３、６３、２０３ 接続用配
線 ４、１４、６４、２０４ リード接続領域（組立て用パ
ッド） ５、１５、６５、２０５ 探針領域（探針用パッド） ６、１６、３６、５６、７６、８６、１０６ 半導体基
板 ７、３７、５７、１１０ 絶縁層 ８、１８、３８、５８、７８、８８、１０８ パッシベ
ーション膜 ９、１９、３９、５９、７９、８９、１０９ ポリイミ
ドカバー膜 １７、７７、８７、１０７ 第１の絶縁層 ２０、７４、８４、１１１ スルーホール ２２、７３、８３、１０３ 第１ＡＬ ２３、８０、９０ 第２の絶縁層 ２３ａ 凹所 ２４、９１ タングステン（金属） １０９ａ 開口端 ｄ１、ｄ２、ｄ３１、ｄ４１、ｄ４２、ｄ６１ パッド
ピッチ ｄ４ パッド間隔 ｄ５、ｄ６ 距離 ｄ７ 幅 Ｐ、Ｐ４１、Ｐ４２、Ｐ６１、Ｐ６２ パッド Ｐ１、Ｐｌ１、Ｐ２０１ 第１のパッド Ｐ２、Ｐｌ２、Ｐ２０２ 第２のパッド ＰＲＢ 探針 Ｓ 探針のスライド（摺動）方向

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 組立て用パッドと探針用パッドとを備え
    た半導体集積回路装置であって、 前記組立て用パッドと前記探針用パッドを合わせ持つ第
    １のパッドと、 前記組立て用パッドと前記探針用パッドとの間に所定の
    距離の接続部を有する第２のパッドとが交互に配置さ
    れ、 前記第１のパッドは、保護膜に前記組立て用パッド及び
    探針用パッドを露出する開口部が形成され、該開口部
    は、その幅がプローブカードの探針の摺動方向に沿う所
    定の位置で徐々に狭まり、 前記第２のパッドは、保護膜に前記組立て用パッド及び
    探針用パッドそれぞれを露出する複数の開口部が形成さ
    れ、前記探針用パッドの開口部は、その幅がプローブカ
    ードの探針の摺動方向に沿う所定の位置で徐々に狭まっ
    ていることを特徴とする半導体集積回路装置。
  2. 【請求項２】 前記第１のパッドの開口部は、前記探針
    用パッド側の端部の幅が広くされて該パッドを構成する
    最上層配線部の外方に形成され、前記組立て用パッド側
    の端部の幅が狭くされて前記最上層配線部の内方に形成
    され、 前記第２のパッドの探針用パッドの開口部は、プローブ
    カードの探針の摺動方向の反対方向の端部の幅が広くさ
    れて該パッドを構成する最上層配線部の外方に形成さ
    れ、前記摺動方向の端部の幅が狭くされて前記最上層配
    線部の内方に形成されていることを特徴とする請求項１
    記載の半導体集積回路装置。
  3. 【請求項３】 前記探針用パッドに、凹状の段差が形成
    され、該パッドを構成する最上層配線部とその下層の配
    線部との間に、所定以上の大きさのスルーホールが形成
    されていることを特徴とする請求項１または２記載の半
    導体集積回路装置。
  4. 【請求項４】 前記第１のパッドの組立て用パッドの幅
    を、近接する探針用パッドの幅より狭くし、 前記第２のパッドの組立て用パッドの幅を、近接する探
    針用パッドの幅より狭くし、かつ、前記接続部の幅を、
    前記組立て用パッド及び探針用パッドそれぞれの幅より
    狭くしたことを特徴とする請求項１記載の半導体集積回
    路装置。
  5. 【請求項５】 前記第２のパッドの接続部の保護膜に、
    該接続部の少なくとも一部を露出させる開口部を形成し
    たことを特徴とする請求項１記載の半導体集積回路装
    置。
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EP98116111A EP0907207B1 (en) 1997-08-27 1998-08-26 Semiconductor device having alternating long and short contact pads with a fine pitch
US09/140,656 US6008542A (en) 1997-08-27 1998-08-26 Semiconductor device having long pads and short pads alternated for fine pitch without sacrifice of probing
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KR1019980034928A KR100304679B1 (ko) 1997-08-27 1998-08-27 프로빙을방해하지않고미세한피치로교대로배치되는롱패드와숏패드를구비한반도체장치

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Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005527968A (ja) * 2002-03-13 2005-09-15 フリースケール セミコンダクター インコーポレイテッド ボンドパッドを有する半導体装置およびそのための方法
JP2005317593A (ja) * 2004-04-27 2005-11-10 Kyocera Corp 半導体素子及びその特性検査方法
US6972487B2 (en) 2001-03-30 2005-12-06 Fujitsu Limited Multi chip package structure having a plurality of semiconductor chips mounted in the same package
JP2006066561A (ja) * 2004-08-26 2006-03-09 Nec Electronics Corp 半導体装置及びその検査方法と検査装置並びに半導体装置の製造方法
JP2008021834A (ja) * 2006-07-13 2008-01-31 Nec Electronics Corp 半導体装置
JP2009260373A (ja) * 2009-07-27 2009-11-05 Fujitsu Microelectronics Ltd 半導体装置及びその製造方法及び半導体基板
JP2010153901A (ja) * 2002-11-26 2010-07-08 Freescale Semiconductor Inc ボンディングパッドを有する半導体装置及びその形成方法
JP2010272622A (ja) * 2009-05-20 2010-12-02 Renesas Electronics Corp 半導体装置
WO2011021506A1 (ja) * 2009-08-18 2011-02-24 アルプス電気株式会社 ボンディングパッドを有するシリコン構造体
US8183695B2 (en) 2007-11-26 2012-05-22 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
JP2013058804A (ja) * 2012-12-12 2013-03-28 Renesas Electronics Corp 半導体装置

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3549714B2 (ja) * 1997-09-11 2004-08-04 沖電気工業株式会社 半導体装置
US6429050B1 (en) * 1997-12-18 2002-08-06 Texas Instruments Incorporated Fine pitch lead frame and method
US6169331B1 (en) 1998-08-28 2001-01-02 Micron Technology, Inc. Apparatus for electrically coupling bond pads of a microelectronic device
JP3512655B2 (ja) * 1998-12-01 2004-03-31 シャープ株式会社 半導体装置およびその製造方法並びに該半導体装置の製造に使用される補強用テープ
US6965165B2 (en) 1998-12-21 2005-11-15 Mou-Shiung Lin Top layers of metal for high performance IC's
JP3927783B2 (ja) * 2001-10-16 2007-06-13 新光電気工業株式会社 半導体部品
US7547623B2 (en) 2002-06-25 2009-06-16 Unitive International Limited Methods of forming lead free solder bumps
WO2004001837A2 (en) 2002-06-25 2003-12-31 Unitive International Limited Methods of forming electronic structures including conductive shunt layers and related structures
TWI225899B (en) * 2003-02-18 2005-01-01 Unitive Semiconductor Taiwan C Etching solution and method for manufacturing conductive bump using the etching solution to selectively remove barrier layer
JP3986989B2 (ja) * 2003-03-27 2007-10-03 松下電器産業株式会社 半導体装置
JP2004296998A (ja) * 2003-03-28 2004-10-21 Matsushita Electric Ind Co Ltd 半導体装置
US6717270B1 (en) 2003-04-09 2004-04-06 Motorola, Inc. Integrated circuit die I/O cells
JP4213672B2 (ja) * 2003-04-15 2009-01-21 富士通マイクロエレクトロニクス株式会社 半導体装置及びその製造方法
KR20060125781A (ko) * 2003-12-01 2006-12-06 코닌클리즈케 필립스 일렉트로닉스 엔.브이. Ｇｓｇ 테스트 구조체 및 ｇｓｇ 테스트 패드의 구조물
US7629689B2 (en) * 2004-01-22 2009-12-08 Kawasaki Microelectronics, Inc. Semiconductor integrated circuit having connection pads over active elements
WO2005117109A1 (en) * 2004-05-28 2005-12-08 Koninklijke Philips Electronics N.V. Chip having two groups of chip contacts
US20060060845A1 (en) * 2004-09-20 2006-03-23 Narahari Ramanuja Bond pad redistribution layer for thru semiconductor vias and probe touchdown
US7868468B2 (en) * 2004-11-12 2011-01-11 Stats Chippac Ltd. Wire bonding structure and method that eliminates special wire bondable finish and reduces bonding pitch on substrates
WO2006053277A2 (en) 2004-11-12 2006-05-18 Chippac, Inc. Wire bond interconnection
JP2006202866A (ja) * 2005-01-19 2006-08-03 Nec Electronics Corp 半導体装置
CN100341149C (zh) * 2005-04-25 2007-10-03 北京中星微电子有限公司 具有i/o端口特定排布的芯片
US7618844B2 (en) * 2005-08-18 2009-11-17 Intelleflex Corporation Method of packaging and interconnection of integrated circuits
JP5557100B2 (ja) * 2010-07-23 2014-07-23 株式会社ジェイテクト 電動モータ駆動用の半導体素子
WO2012021310A1 (en) * 2010-08-09 2012-02-16 Rambus Inc. Disaggregated semiconductor chip assembly and packaging technique
JP2012156346A (ja) * 2011-01-27 2012-08-16 Elpida Memory Inc 半導体装置
CN105093728A (zh) * 2015-07-10 2015-11-25 武汉华星光电技术有限公司 一种驱动电路及液晶显示面板
CN110310920A (zh) * 2019-07-03 2019-10-08 上海华虹宏力半导体制造有限公司 半导体器件及其制作方法
KR20220030640A (ko) 2020-09-03 2022-03-11 삼성전자주식회사 반도체 패키지

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0213575B1 (en) * 1985-08-23 1992-10-21 Nec Corporation Method of manufacturing a semiconductor device employing a film carrier tape
JPH01319956A (ja) * 1988-06-21 1989-12-26 Nec Corp 半導体集積回路
JPH02166744A (ja) * 1988-12-21 1990-06-27 Nec Corp 半導体装置
JPH0439950A (ja) * 1990-06-05 1992-02-10 Alps Electric Co Ltd 半導体装置
JP2768822B2 (ja) * 1990-11-29 1998-06-25 株式会社東芝 ワイヤボンディグ方式半導体装置
JPH06252201A (ja) * 1993-02-23 1994-09-09 Seiko Epson Corp 半導体装置と半導体装置の製造方法
JPH07106384A (ja) * 1993-10-08 1995-04-21 Sony Corp ボンディングパッド
JP2730529B2 (ja) * 1995-10-31 1998-03-25 日本電気株式会社 半導体装置およびその製造方法

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6972487B2 (en) 2001-03-30 2005-12-06 Fujitsu Limited Multi chip package structure having a plurality of semiconductor chips mounted in the same package
JP2005527968A (ja) * 2002-03-13 2005-09-15 フリースケール セミコンダクター インコーポレイテッド ボンドパッドを有する半導体装置およびそのための方法
KR100979081B1 (ko) 2002-03-13 2010-08-31 프리스케일 세미컨덕터, 인크. 본드 패드를 구비한 반도체 디바이스 및 그를 위한 방법
JP2010153901A (ja) * 2002-11-26 2010-07-08 Freescale Semiconductor Inc ボンディングパッドを有する半導体装置及びその形成方法
JP2005317593A (ja) * 2004-04-27 2005-11-10 Kyocera Corp 半導体素子及びその特性検査方法
JP2006066561A (ja) * 2004-08-26 2006-03-09 Nec Electronics Corp 半導体装置及びその検査方法と検査装置並びに半導体装置の製造方法
JP4519571B2 (ja) * 2004-08-26 2010-08-04 ルネサスエレクトロニクス株式会社 半導体装置及びその検査方法と検査装置並びに半導体装置の製造方法
JP2008021834A (ja) * 2006-07-13 2008-01-31 Nec Electronics Corp 半導体装置
US8183695B2 (en) 2007-11-26 2012-05-22 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
JP2010272622A (ja) * 2009-05-20 2010-12-02 Renesas Electronics Corp 半導体装置
JP2009260373A (ja) * 2009-07-27 2009-11-05 Fujitsu Microelectronics Ltd 半導体装置及びその製造方法及び半導体基板
WO2011021506A1 (ja) * 2009-08-18 2011-02-24 アルプス電気株式会社 ボンディングパッドを有するシリコン構造体
JP2013058804A (ja) * 2012-12-12 2013-03-28 Renesas Electronics Corp 半導体装置

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