KR20220030640A - 반도체 패키지 - Google Patents

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KR20220030640A
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insulating layer
capping layers
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권용환
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Abstract

본 개시의 일 실시예는, 복수의 제1 콘택 패드들과 복수의 제2 콘택 패드들이 제1 방향으로 교대로 배열된 활성면을 갖는 반도체 칩; 상기 반도체 칩의 활성면에 배치되며, 상기 복수의 제1 콘택 패드들의 제1 패드 영역들을 각각 정의하는 복수의 제1 개구들과, 상기 복수의 제2 콘택 패드들의 제2 패드 영역들을 각각 정의하는 복수의 제2 개구들을 갖는 절연막; 상기 제1 및 제2 패드 영역들 상에 각각 배치되며, 상기 절연막 상에 연장된 부분을 갖는 복수의 제1 및 제2 도전성 캡핑층들; 상기 절연막 상에 배치되며, 상기 복수의 제1 및 제2 도전성 캡핑층들에 각각 연결된 복수의 제1 및 제2 콘택 홀들을 갖는 절연층; 및 상기 절연층 상에 배치되며, 상기 복수의 제1 및 제2 콘택 홀들을 통해 상기 복수의 제1 및 제2 도전성 캡핑층들에 각각 연결된 재배선층;을 포함하고, 상기 복수의 제1 및 제2 패드 영역들 각각은, 제1 폭을 갖는 본딩 영역과 상기 제1 폭보다 큰 제2 폭을 갖는 프로빙 영역을 포함하며, 상기 복수의 제1 패드 영역들 각각에서, 상기 제1 방향과 교차하는 제2 방향으로 상기 본딩 영역과 상기 프로빙 영역의 순서로 배치되며, 상기 복수의 제2 패드 영역들 각각에서는, 상기 제2 방향과 반대인 방향으로 상기 본딩 영역과 상기 프로빙 영역의 순서로 배치되는 반도체 패키지를 제공한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 개시는 반도체 칩 및 이를 포함한 반도체 패키지에 관한 것이다.
반도체 장치에 대한 고성능, 고속화 및/또는 다기능화 등에 대한 요구가 증가되면서, 반도체 장치의 집적도가 증가되고 있다. 반도체 장치의 고집적화 경향에 대응한 반도체 칩을 제조하는 데 있어서, 미세한 폭 또는 미세한 피치를 가지는 콘택 패드들을 구현하는 것이 요구된다.
이러한 콘택 패드들은 반도체 칩을 탑재하는 반도체 패키지에 조립할 때, 반도체 패키지에 마련된 외부 단자와 전기적으로 접속된다. 한편, 반도체 패키지로 조립하기 전에 프로브를 이용하여 콘택 패드들에 전기적 신호를 인가하여 정상적으로 작동하는지 여부를 테스트할 수 있다.
본 개시의 해결하고자 하는 기술적 과제들 중 하나는, 열적 충격으로 인한 신뢰성 저하 문제를 개선한 반도체 패키지를 제공하는 것이다.
본 개시의 일 실시예는, 복수의 제1 콘택 패드들과 복수의 제2 콘택 패드들이 제1 방향으로 교대로 배열된 활성면을 갖는 반도체 칩; 상기 반도체 칩의 활성면에 배치되며, 상기 복수의 제1 콘택 패드들의 제1 패드 영역들을 각각 정의하는 복수의 제1 개구들과, 상기 복수의 제2 콘택 패드들의 제2 패드 영역들을 각각 정의하는 복수의 제2 개구들을 갖는 절연막; 상기 제1 및 제2 패드 영역들 상에 각각 배치되며, 상기 절연막 상에 연장된 부분을 갖는 복수의 제1 및 제2 도전성 캡핑층들; 상기 절연막 상에 배치되며, 상기 복수의 제1 및 제2 도전성 캡핑층들에 각각 연결된 복수의 제1 및 제2 콘택 홀들을 갖는 절연층; 및 상기 절연층 상에 배치되며, 상기 복수의 제1 및 제2 콘택 홀들을 통해 상기 복수의 제1 및 제2 도전성 캡핑층들에 각각 연결된 재배선층;을 포함하고, 상기 복수의 제1 및 제2 패드 영역들 각각은, 제1 폭을 갖는 본딩 영역과 상기 제1 폭보다 큰 제2 폭을 갖는 프로빙 영역을 포함하며, 상기 복수의 제1 패드 영역들 각각에서, 상기 제1 방향과 교차하는 제2 방향으로 상기 본딩 영역과 상기 프로빙 영역의 순서로 배치되며, 상기 복수의 제2 패드 영역들 각각에서는, 상기 제2 방향과 반대인 방향으로 상기 본딩 영역과 상기 프로빙 영역의 순서로 배치되는 반도체 패키지를 제공한다.
본 개시의 일 실시예는, 활성면을 갖는 반도체 칩; 및 상기 반도체 칩의 활성면 상에 배치된 재배선 구조물을 포함하며, 상기 반도체 칩은 상기 활성면에 제1 방향으로 교대로 배열된 복수의 제1 콘택 패드들 및 복수의 제2 콘택 패드들과, 상기 반도체 칩의 활성면에 배치되며, 상기 복수의 제1 콘택 패드들의 제1 패드 영역들을 각각 정의하는 복수의 제1 개구들과 상기 복수의 제2 콘택 패드들의 제2 패드 영역들을 각각 정의하는 복수의 제2 개구들을 갖는 절연막과, 상기 제1 및 제2 패드 영역들 상에 각각 배치되며, 상기 절연막 상에 연장된 부분을 갖는 복수의 제1 및 제2 도전성 캡핑층들을 포함하고, 상기 재배선 구조물은, 상기 절연막 상에 배치되며, 상기 복수의 제1 및 제2 도전성 캡핑층들에 각각 연결된 복수의 제1 및 제2 콘택 홀들을 갖는 절연층과, 상기 절연층 상에 배치되며, 상기 복수의 제1 및 제2 콘택 홀들을 통해 상기 복수의 제1 및 제2 도전성 캡핑층들에 각각 연결된 재배선층을 포함하고, 상기 복수의 제1 및 제2 패드 영역들 각각은, 제1 폭을 갖는 본딩 영역과 상기 제1 폭보다 큰 제2 폭을 갖는 프로빙 영역을 포함하며, 상기 복수의 제1 패드 영역들 각각에서, 상기 제1 방향과 교차하는 제2 방향으로 상기 본딩 영역과 상기 프로빙 영역의 순서로 배치되며, 상기 복수의 제2 패드 영역들 각각에서는, 상기 제2 방향과 반대인 방향으로 상기 본딩 영역과 상기 프로빙 영역의 순서로 배치되는 반도체 패키지를 제공한다.
본 개시의 일 실시예는, 복수의 제1 콘택 패드들과 복수의 제2 콘택 패드들이 제1 방향으로 교대로 배열된 활성면을 갖는 반도체 칩; 상기 반도체 칩의 활성면에 배치되며, 상기 복수의 제1 및 제2 콘택 패드들에 각각 대응되는 형상을 갖는 복수의 제1 및 제2 개구들을 갖는 절연막; 상기 복수의 제1 및 제2 콘택 패드들 상에 각각 배치되며, 상기 절연막 상에 연장된 부분을 갖는 복수의 제1 및 제2 도전성 캡핑층들; 상기 절연막 상에 배치되며, 상기 복수의 제1 및 제2 도전성 캡핑층들에 각각 연결된 복수의 제1 및 제2 콘택 홀들을 갖는 절연층; 및 상기 절연층 상에 배치되며, 상기 복수의 제1 및 제2 콘택 홀들을 통해 상기 복수의 제1 및 제2 도전성 캡핑층들에 각각 연결된 재배선층;을 포함하고, 상기 복수의 제1 및 제2 콘택 패드들 각각은, 제1 폭을 갖는 본딩 영역과 상기 제1 폭보다 큰 제2 폭을 갖는 프로빙 영역을 포함하며, 상기 복수의 제1 콘택 패드들 각각에서, 상기 제1 방향과 교차하는 제2 방향으로 상기 본딩 영역과 상기 프로빙 영역의 순서로 배치되며, 상기 복수의 제2 콘택 패드들 각각에서는, 상기 제2 방향과 반대인 방향으로 상기 본딩 영역과 상기 프로빙 영역의 순서로 배치되는 반도체 패키지를 제공한다.
일 실시예에 따르면, 반도체 칩의 콘택 패드의 피치가 미세화된 경우에도, 프로빙 영역을 충분히 확보하면서 재배선 비아를 위한 콘택 홀을 안정적으로 형성할 수 있는 방안이 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 개시의 일 실시예에 따른 반도체 패키지를 나타내는 개략적인 단면도이다.
도 2a 및 도 2b는 각각 도 1의 반도체 패키지를 Ⅰ1-Ⅰ1' 선 및 Ⅰ2-Ⅰ2' 선으로 절단하여 본 평면도들이다.
도 3은 도 1의 반도체 패키지를 나타내는 저면도이다.
도 4a는 도 3의 반도체 패키지의 A 부분(재배선 구조물 적용 전)을 나타내는 확대도이며, 도 4b는 도 4a의 확대 부분을 Ⅱ-Ⅱ'선으로 절단하여 본 단면도이다.
도 5a는 도 3의 반도체 패키지의 A 부분(재배선 구조물 적용 후)을 나타내는 확대도이며, 도 5b는 도 5a의 확대 부분을 Ⅱ-Ⅱ'선으로 절단하여 본 단면도이다.
도 6은 본 개시의 일 실시예에 채용되는 도전성 캡층들의 어레이를 나타내는 평면도이다.
도 7a 내지 도 10a는 반도체 칩의 상호 연결 구조를 제조하는 과정을 설명하기 위한 주요 공정별 평면도들이며, 도 7b 내지 도 10b는 도 7a 내지 도 10a의 평면도를 Ⅱ-Ⅱ'선으로 절단하여 본 단면도들이다.
도 11a 내지 도 11d는 본 개시의 일 실시예에 따른 반도체 패키지의 제조방법을 나타내는 주요 공정별 단면도이다.
도 12a 및 도 12b는 각각 도 11d의 공정에 의한 결과물을 나타내는 평면도 및 단면도이다.
도 13a 및 도 13b는 각각 본 개시의 일 실시예에 따른 반도체 패키지에 채용 가능한 반도체 칩을 나타내는 개략적인 평면도 및 단면도이다.
도 14a 및 도 14b는 각각 본 개시의 일 실시예에 따른 반도체 패키지에 채용 가능한 반도체 칩을 나타내는 개략적인 평면도 및 단면도이다.
도 15는 본 개시의 일 실시예에 따른 반도체 패키지를 나타내는 개략적인 단면도이다.
이하, 첨부한 도면을 참조하여 본 개시의 실시예에 대해 상세히 설명한다.
도 1은 본 개시의 일 실시예에 따른 반도체 패키지를 나타내는 개략적인 단면도이며, 도 2a 및 도 2b는 각각 도 9의 반도체 패키지를 Ⅰ1-Ⅰ1' 선 및 Ⅰ2-Ⅰ2' 선으로 절단하여 본 평면도들이고, 도 3은 도 9의 반도체 패키지를 나타내는 저면도이다.
도 1와 도 2a 및 도 2b를 참조하면, 본 실시예에 따른 반도체 패키지(100)는, 서로 반대에 위치한 제1 및 제2 면(110A,110B)을 가지며, 캐비티(110H)를 갖는 지지 프레임(110)과, 상기 캐비티(110H) 내에 배치되며 복수의 콘택 패드들(122)이 배열된 활성면(121A)을 갖는 반도체 칩(120)과, 상기 지지 프레임(110)의 제2 면(110B)과 상기 반도체 칩(120)의 활성면(121A)에 배치된 재배선 구조물(140)과, 상기 캐비티(110H)에 배치된 상기 반도체 칩(120)을 봉합하는 봉합재(130)를 포함한다. 도 2a 및 도 2b에 도시된 상기 재배선 구조물(140)은 상기 반도체 칩(120)의 면적보다 큰 면적을 가질 수 있다.
반도체 칩(120)은 반도체 웨이퍼로부터 제조될 수 있다. 상기 반도체 칩(120)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs)과 같은 반도체 기판(121)을 포함할 수 있다. 반도체 칩(120)은 복수(예, 수십 내지 수천)의 콘택 패드들(122)을 갖는 집적회로(IC: Integrated Circuit)일 수 있다. 예를 들면, 반도체 칩(120)은 센트럴 프로세서 유닛(CPU), 그래픽 프로세서 유닛 및 어플리케이션 프로세서(AP)와 같은 마이크로 프로세서, 필드 프로그래머블 게이트 어레이(FPGA) 및 ASIC(application-specific IC)와 같은 로직 칩, 또는 휘발성 메모리(예, DRAM), 비-휘발성 메모리(예, ROM) 및 플래시 메모리와 같은 메모리 칩을 포함할 수 있다.
복수의 콘택 패드들(122)은 반도체 칩(120)의 활성면에 다양한 형태(예, 개수, 크기 및/또는 피치)로 배열될 수 있다. 예를 들어, 콘택 패드들(122)는 도 2b에 도시된 바와 같이, 활성면의 4개의 모서리를 따라 하나 이상의 열로 배열될 수 있다. 이에 한정되지 않으며, 일부 실시예에서, 콘택 패드들(122)는 활성면의 중앙 영역을 포함한 전체 영역에 걸쳐 배열될 수 있다.
반도체 칩(120)은, 재배선 구조물(140)의 재배선층(145)과 복수의 콘택 패드들(122)을 연결하기 위한 상호 연결 구조를 갖는다. 이러한 상호 연결 구조는 도 1에 도시된 바와 같이, 절연성 보호막(123)과 절연막(124)과 같은 패시베이션 구조와, 복수의 콘택 패드들(122)에 각각 연결된 복수의 도전성 캡핑층들(125)을 포함할 수 있다. 미세화된 피치로 배열된 콘택 전극들(122)에 도 4a 및 도 4b를 참조하여 본 실시예에 채용된 반도체 칩(120)의 상호 연결 구조를 상세히 설명한다.
도 4a는 도 2b의 반도체 패키지(100)의 A 부분(재배선 구조물이 생략됨)을 나타내는 확대도이며, 도 4b는 도 4b의 확대 부분을 Ⅱ-Ⅱ'선으로 절단하여 본 단면도이다.
도 4a 및 도 4b를 참조하면, 본 실시예에 따른 반도체 칩(120)은 반도체 기판(121)과, 반도체 기판(121)의 활성면 상에 배열된 제1 및 제2 콘택 패드들(122A,122B)과, 활성면 상에 순차적으로 배치된 절연성 보호막(123)과 절연막(124)을 포함할 수 있다.
제1 및 제2 콘택 패드들(122A,122B)은 도 2b에 도시된 바와 같이, 각각 복수개를 포함하며, 제1 방향(예, D1)으로 교대로 배열될 수 있다. 예를 들어, 제1 및 제2 콘택 패드들(122A,122B) 각각은 동일한 사각형상을 가질 수 있다. 도 4a에 도시된 바와 같이, 제1 및 제2 콘택 패드들(122A,122B) 각각은 제1 방향(예, D1)과 교차하는 제2 방향(예, D2)으로 연장된 직사각형상을 가질 수 있다.
예를 들어, 제1 및 제2 콘택 패드들(122A,122B)은 알루미늄(Al)과 같은 금속을 포함할 수 있다. 절연성 보호막(123)은 반도체 기판(121) 상에 배치되며, 예를 들어, 산화물, 질화물 및 산질화물로부터 선택된 적어도 하나의 물질을 포함할 수 있다. 특정 예에서, 절연성 보호막(123)은 SiO2/SiN일 수 있다. 절연막(124)은 유기 물질을 포함할 수 있으며, 특히 감광성 유기 물질일 수 있다. 예를 들어, 절연막(124)은 PSPI(photo-sensitve polyimide)를 포함할 수 있다.
본 실시예에서, 절연성 보호막(123) 및 절연막(124)은 제1 및 제2 개구들(Oa,OB)을 가질 수 있다. 상기 제1 및 제2 개구(Oa,Ob)는 제1 콘택 패드(122A)의 제1 패드 영역(Pa) 및 제2 콘택 패드(122B)의 제2 패드 영역(Pb)을 각각 정의할 수 있다.
제1 및 제2 패드 영역들(Pa,Pb) 각각은, 제1 폭(W1)을 갖는 본딩 영역(Pa1,Pb1)과, 제1 폭(W1)보다 큰 제2 폭(W2)을 갖는 프로빙 영역(Pa2,Pb2)을 포함할 수 있다. 달리 표현하면, 제1 및 제2 패드 영역들(Pa,Pb)은 각각 해머(hammer) 형상을 가질 수 있으며, 상대적으로 큰 면적의 프로빙 영역들(Pa2,Pb2)은 해머 형상 중 머리 영역에 해당되는 것으로 이해할 수 있다.
인접한 제1 및 제2 패드 영역들(Pa,Pb)은 역배열될 수 있다. 구체적으로, 제1 패드 영역(Pa)의 경우에는 제1 방향(예, D1)과 교차하는 제2 방향(예, D2)으로 본딩 영역(Pa1)과 프로빙 영역(Pa2)의 순서로 배치되며, 제2 패드 영역(Pb)의 경우에, 제2 방향(예, D2)과 반대인 방향(-D2)으로 본딩 영역(Pb1)과 프로빙 영역(Pb2)의 순서로 배치될 수 있다.
이와 같이, 도 2b에 도시된 복수의 콘택 패드들(122)은 해머 형상을 가지며, 도 4a에 도시된 바와 같이 인접한 제1 및 제2 개구들(Oa,Ob)이 역배열될 수 있다. 또한, 본 실시예에서, 제1 및 제2 개구들(Oa,Ob)은 인접한 제1 및 제2 패드 영역(Pa,Pb)에서 제1 방향(예, D1)으로 본딩 영역(Pa1,Pb1)과 프로빙 영역(Pa2,Pb2)이 마주하도록 배열될 수 있다.
제1 및 제2 콘택 패드들(122A,122B) 각각은 프로빙 영역(Pa2,Pb2)에 배치된 "프로빙 마크(probing mark)"(PM)를 가질 수 있다. 상대적으로 큰 폭(W2)을 갖는 프로빙 영역(Pa2,Pb2)을 도입함으로써 프로브 바늘을 콘택 패드에 안정적으로 접촉시킬 수 있다. 여기서, 프로빙 마크(PM)는 테스트를 위해서 프로브를 이용하여 콘택 패드들(122A,122B)에 접촉하는 과정에서 발생되는 오목한 형태의 자국일 수 있다. 예를 들어, 프로브 바늘은 텅스텐(W)과 같은 고경도 금속을 포함하며, 선단이 첨단이므로, 프로브 검사공정(도 9a 및 도 9b 참조)에서 Al와 같은 콘택 패드(122A,122B)의 표면에 프로브 바늘의 자국이 쉽게 형성될 수 있다.
제1 및 제2 도전성 캡핑층들(125A,125B)은 각각 제1 및 제2 패드 영역들(Pa,Pb) 상에 배치될 수 있다. 제1 및 제2 도전성 캡핑층들(125A,125B) 각각은, 제1 폭(W1)보다 큰 제3 폭(Wa)을 갖는 제1 영역(125A_1,125B_1)과 상기 제3 폭(Wa)보다 큰 제4 폭(Wb)을 갖는 제2 영역(125A_2,125B_2)을 포함할 수 있다. 제1 및 제2 패드 영역(Pa,Pb)의 형상 및 배열과 유사하게, 제1 및 제2 도전성 캡핑층들(125A,125B)은 역배열된 해머 형상을 가질 수 있다. 제1 도전성 캡핑층(125A)의 경우에는, 제2 방향(예, D2)으로 제1 영역(125A_1)과 제2 영역(125A_2)의 순서로 배치되며, 제2 도전성 캡핑층(125B)의 경우에는, 제2 방향(예, D2)과 반대인 방향(-D2)으로 제1 영역(125B_1)과 제2 영역(125B_2)의 순서로 배치될 수 있다.
제1 및 제2 도전성 캡핑층들(125A,125B)은 컴팩트하게 배열될 수 있다. 도 4a에 도시된 바와 같이, 인접한 제1 및 제2 도전성 캡핑층들(125A,125B)의 제2 영역(125A_2,125B_2)은 제2 방향(D2)으로 서로 중첩된 부분을 가질 수 있다.
제1 및 제2 도전성 캡핑층들(125A,125B)은 절연막 상에 연장된 부분을 가질 수 있다. 연장된 부분의 길이는 제1 방향(예, D1)으로 5㎛∼30㎛ 범위일 수 있다. 제1 영역(125A_1,125B_1)과 제2 영역(125A_2,125B_2)에서 연장된 부분의 길이는 거의 동일할 수 있다. 예를 들어, 제1 영역(125A_1,125B_1)의 제3 폭(Wa)은 본딩 영역(Pa1,Pb1)의 제1 폭(W1)보다 5㎛∼30㎛ 정도 클 수 있다. 이와 유사하게, 제2 영역(125A_2,125B_2)의 제4 폭(Wb)은 프로빙 영역(Pa1,Pb1)의 제2 폭(W2)보다 5㎛∼30㎛ 정도 클 수 있다.
이러한 연장된 부분은 제1 및 제2 도전성 캡핑층들(125A,125B)을 위한 포토레지스트 패턴과 제1 및 제2 개구(Oa,Ob)의 미스 얼라인에 의한 오차를 보상할 수 있다(도 13a 및 도 13b 참조). 예를 들어, 제1 및 제2 도전성 캡핑층들(125A,125B)의 연장된 부분들의 폭은 각각 3㎛∼20㎛ 범위일 수 있다.
이러한 절연성 보호막(123)과 절연막(124)과 제1 및 제2 도전성 캡핑층(125)은 반도체 칩(120)을 제조하는 웨이퍼 레벨 공정에서 형성되고(도 6a 내지 도 10b 참조), 이어 칩 레벨로 싱귤레이션(singulation)될 수 있다.
도 1 및 도 3에 도시된 바와 같이, 도전성 캡핑층(125)은 재배선 구조물(140)의 재배선층(145)(특히, 재배선 비아(143))과 연결될 수 있다. 재배선 구조물(140)은 반도체 칩(120)의 콘택 패드(122)를 재배선할 수 있다. 재배선 구조물(140)은 반도체 칩으로 싱귤레이션된 후에 패키지 레벨에서 형성될 수 있다(도 11a 내지 도 11d 참조).
도 5a는 도 3의 반도체 패키지의 A 부분(재배선 구조물 적용 후)을 나타내는 확대도이며, 도 5b는 도 5a의 확대 부분을 Ⅱ-Ⅱ'선으로 절단하여 본 단면도이다.
재배선 구조물(140)은 상기 제1 및 제2 도전성 캡층들(125A,125B)을 덮도록 절연막(124) 상에 배치된 절연층(141)과, 절연층(141) 상에 배치된 재배선층(145)을 포함한다. 절연층(141)은 제1 및 제2 도전성 캡층들(125A,125B)에 각각 연결된 제1 및 제2 콘택 홀들(CHa,CHb)을 포함한다. 재배선층(145)은 절연층(141) 상에 배치된 재배선 패턴(142), 및 제1 및 제2 콘택 홀들(CHa,CHb)을 통해서 제1 및 제2 도전성 캡층들(125A,125B)에 각각 연결된 재배선 비아들(143)를 포함할 수 있다. 재배선 패턴(142)은 재배선 라인(142L)을 포함할 수 있다.
제1 및 제2 콘택 홀들(CHa,CHb)은 각각 제1 및 제2 도전성 캡핑층들(125A,125B)의 제1 영역(125A_1,125B_1)에 위치할 수 있다. 제1 및 제2 도전성 캡핑층들(125A,125B)에서 프로브 마크(PM) 상에 배치된 영역은 비평탄한 표면을 가질 수 있다. 재배선 비아(143)는 프로브 마크(PM)가 위치하지 않는 제1 영역(125A_1,125B_1)에 형성되므로, 프로브 마크(PM)로 인한 콘택 불량을 방지할 수 있다. 일부 실시예에서, 제1 및 제2 콘택 홀들(CHa,CHb)은 각각 제1 및 제2 도전성 캡핑층들(125A,125B)에서 본딩 영역(Pa1,Pb1)과 중첩된 영역에 위치할 수 있다. 재배선 비아(143)는 평탄한 영역에 안정적으로 형성할 수 있다.
재배선 구조물(140)은 포토리소그래피 공정를 이용하여 형성될 수 있다. 예를 들어, 절연층(141)은 PID(Photo Imagable Dielectric) 물질을 포함할 수 있다. 재배선층(145)은 시드층을 이용한 도금 공정을 통해서 형성될 수 있다. 이 경우에, 재배선 패턴(142)은 인쇄 기판 공정을 이용하는 다른 패턴(예, 제1 내지 제3 배선 패턴(112a,112b,112c))보다 미세한 패턴(예, 상대적으로 작은 두께 및/또는 선폭)을 가질 수 있다. 예를 들어, 재배선층(145)은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금을 포함할 수 있다.
이와 같이, 재배선 구조물(140)의 재배선층(145)에 의해 반도체 칩(120)의 콘택 패드(122)가 재배선될 수 있으며, 전기연결 구조체(190)를 통하여 외부 장치(예, 마더 보드)에 물리적 및/또는 전기적으로 연결될 수 있다. 재배선 구조물(140)의 재배선층(145)은 반도체 칩(120)의 제1 및 제2 도전성 캡핑층(125A,125B)뿐만 아니라, 지지 프레임(110)의 배선 구조(예, 제1 배선 패턴(112a))에 접속될 수 있다.
본 실시예에서, 지지 프레임(110)은 반도체 패키지(100)의 강성을 유지하기 위한 구조일 수 있다. 지지 프레임(110)는 제1 면(110A) 및 제2 면(110B)을 연결하는 배선 구조를 포함하며, 재배선층(145)을 통해서 반도체 칩(120)과 전기적으로 연결될 수 있다.
지지 프레임(110)의 배선 구조는 복수의 배선 패턴(112a,112b,112c)과 복수의 비아(113a,113b)를 포함할 수 있다. 예를 들어, 지지 프레임(120)의 배선 구조는, 제1 절연층(111a)과, 재배선 구조물(140)의 재배선층(145)과 접속되며 제1 절연층(111a)에 매립된 제1 배선 패턴(112a)과, 제1 절연층(111a)의 제1 배선 패턴(112a)이 매립된 측의 반대측 상에 배치된 제2 배선 패턴(112b)과, 제1 절연층(111a) 상에 배치되며 제2 배선 패턴(112b)을 덮는 제2 절연층(111b)과, 제2 절연층(111b) 상에 배치된 제3 배선 패턴(112c)을 포함할 수 있다. 제1 및 제2 배선 비아(113a,113b)는 각각 제1 및 제2 절연층(111a,111b)을 관통하여 제1 및 제2 배선 패턴(112a,112b)과 제2 및 제3 배선 패턴(112b,112c)을 전기적으로 연결될 수 있다.
본 실시예에서, 제1 배선 패턴(112a)은 제1 절연층(111a) 내부로 리세스될 수 있다. 리세스된 단차로 인해, 봉합재(130)의 형성과정(도 11b 참조)에서 봉합재(130)를 형성하기 위한 수지로 인한 제1 배선 패턴(112a)의 오염을 방지할 수 있다.
제1 및 제2 절연층(111a,111b)은, 무기 필러(예, 실리카, 알루미나) 또는 유리 섬유와 같은 보강재에 혼합된 절연 수지를 사용할 수 있다. 예를 들어, 제1 및 제2 절연층(111a,111b)은, ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 또는 프리프레그(Prepreg)를 포함할 수 있다. 배선 구조는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금과 같은 도전성 물질을 포함할 수 있다.
일부 실시예에서, 이러한 배선 구조를 이용하여 반도체 패키지(100)는 패키지-온-패키지(Package-on-Package: POP)로 구현될 수 있다. 지지 프레임(110)은 반도체 칩(120)를 수용하기 위한 캐비티(110H)를 포함할 수 있다.
봉합재(130)는 반도체 칩(120)을 보호할 수 있다. 봉합재(130)는 지지 프레임(110)의 제2 면(110B) 및 반도체 칩(120)의 비활성면(121B)을 덮고, 캐비티(110H)의 측벽과 반도체 칩(120)의 측면 사이의 공간의 적어도 일부를 채울 수 있다. 예를 들어, 봉합재(130)는 ABF 또는 EMC(epoxy molding compound)와 같은 수지를 수용할 수 있다.
패시베이션층(160)은 재배선 구조물(140)를 외부의 물리적 화학적 손상 등으로부터 보호하기 위한 구성이다. 예를 들면, 감광성 절연수지와 같은 감광성 절연물질, ABF 또는 솔더 레지스트를 포함할 수 있다. 패시베이션층(160)은 재배선층(145)의 일부를 노출하는 복수의 개구를 갖는다. 언더범프 금속(UBM, Under Bump Metallurgy)층(180)은 패시베이션층(160)의 개구에 배치되며 재배선층(145)과 연결되며, UBM 층(180) 상에는 전기연결 구조체(190)를 형성되어 마더보드 등과 같은 외부 회로와 연결될 수 있다. 전기 연결 구조체(190)는 반도체 패키지(100)를 외부와 물리적 및/또는 전기적으로 연결시키기 위한 접속 단자로 사용된다. 전기 연결 구조체(190)는 도전성 물질, 예를 들면, Sn-Al-Cu와 같은 저융점 합금이 사용될 수 있다.
도 2a 및 도 2b에 도시된 바와 같이, 재배선 구조물(140)은 반도체 칩(120)의 면적보다 큰 면적을 가질 수 있다. 재배선 구조물(140)은 반도체 칩(120)과 중첩되지 않은 팬-아웃 영역을 가지며, 전기 연결 구조체(190) 중 적어도 하나는 팬-아웃 영역에 배치될 수 있다.
도 6은 본 개시의 일 실시예에 채용되는 도전성 캡층들의 어레이를 나타내는 평면도이다.
도 6을 참조하면, 도 5a에 도시된 제1 및 제2 도전성 캡층들(125A,125B)은 각각 3개씩 교대로 배열된 형태가 도시되어 있으며, 도 4a에 도시된 제1 및 제2 도전성 캡층들(125A,125B)의 어레이이 일부 영역으로 이해될 수 있다.
앞서 설명한 바와 같이, 제1 및 제2 콘택 패드들(125A,125B) 상에 절연막(124)이 배치되며, 절연막(124)의 제1 및 제2 개구(Oa,Ob)를 통해서 해머 형상의 제1 및 제2 패드 영역들(Pa,Pb))이 제공될 수있다. 제1 및 제2 패드 영역들(Pa,Pb)은 인접한 패드 영역들이 서로 역배열이 되도록 배열될 수 있다. 이와 유사하게, 제1 및 제2 도전성 캡핑층들(125A,125B)도 이에 유사하게 역배열된 해머형상으로 제공될 수 있다.
제1 및 제2 도전성 캡핑층들(125A,125B) 상에 연결되는 재배선 비아(143)의 위치는 프로빙 영역(Pa2,Pb2)과 아닌 본딩 영역(Pa1,Pb1)과 중첩된 영역에 형성할 수 있으며, 이로 인해 프로브 마크(PM)에 의한 재배선 비아(143)의 콘택 불량을 방지할 수 있다.
이와 같이, 제1 및 제2 콘택 패드들(122A,122B)이 배열된 방향(예, D1)으로 볼 때에, 재배선 비아(143)의 위치도 지그 재그(Z1)로 배열될 수 있다. 이와 유사하게 프로브 마크(PM)도 지그재그(Z2)로 배열될 수 있다.
도 7a 내지 도 10a는 반도체 칩의 본딩 구조을 제조하는 과정을 설명하기 위한 주요 공정별 평면도들이며, 도 7b 내지 도 10b는 도 7a 내지 도 10a의 평면도를 Ⅱ-Ⅱ'선으로 절단하여 본 단면도들이다.
우선, 도 7a 및 도 7b를 참조하면, 반도체 칩(120)의 활성면 상에 절연성 보호막(122)과 절연막(124)을 순차적으로 형성할 수 있다.
상기 활성면에는 제1 및 제2 콘택 패드들(122A,122B)이 배치되며, 도 2b에 도시된 바와 같이, 제1 및 제2 콘택 패드들(122A,122B)은 각각 복수개씩 교대로 배치될 수 있다. 제1 및 제2 콘택 패드들(122A,122B)은 도 7a에 도시된 바와 같이, 동일한 사각형상을 가질 수 있으며, 예를 들어, 배열된 방향과 교차하는 방향으로 연장된 직사각형상을 가질 수 있다. 예를 들어, 제1 및 제2 콘택 패드들(122A,122B)은 알루미늄(Al)과 같은 금속을 포함할 수 있다.
절연성 보호막(123)은 반도체 기판(121) 상에 배치되며, 예를 들어, 산화물, 질화물 및 산질화물로부터 선택된 적어도 하나의 물질을 포함할 수 있다. 특정 예에서, 절연성 보호막(123)은 SiO2/SiN일 수 있다. 절연막(124)은 유기 물질을 포함할 수 있으며, 특히 감광성 유기 물질일 수 있다. 예를 들어, 절연막(124)은 PSPI를 포함할 수 있다.
이어, 도 8a 및 도 8b를 참조하면, 절연성 보호막(122)과 절연막(124)에 제1 및 제2 콘택 패드들(122A,122B)의 일부 영역을 노출하는 제1 및 제2 개구(Oa,Ob)를 형성할 수 있다.
제1 및 제2 개구(Oa,Ob)에 의해 제1 패드 영역(Pa) 및 제2 패드 영역(Pb)은 각각 정의될 수 있다. 제1 및 제2 패드 영역들(Pa,Pb) 각각은, 제1 폭을 갖는 본딩 영역(Pa1,Pb1)과, 제1 폭(W1)보다 큰 제2 폭(W2)을 갖는 프로빙 영역(Pa2,Pb2)을 포함할 수 있다. 인접한 제1 및 제2 패드 영역들(Pa,Pb)은 서로 역배열될 수 있다. 본 실시예에서, 제1 및 제2 개구들(Oa,Ob)은 인접한 제1 및 제2 패드 영역(Pa,Pb)에서 본딩 영역(Pa1,Pb1)과 프로빙 영역(Pa2,Pb2)이 각각 마주하도록 배열될 수 있다. 이와 같이, 인접한 제1 및 제2 패드 영역들(Pa,Pb)에서, 큰 면적을 갖는 프로빙 영역들(Pa2,Pb2)을 서로 엇갈리게 배치함으로써 제한된 영역에서 충분한 면적의 프로빙 영역을 확보할 수 있다.
본 실시예에서는, 절연성 보호막(123)과 절연막(124)에 동일한 사이즈의 개구를 연속적으로 형성하는 형태로 예시되어 있으나, 절연성 보호막(123)을 형성한 후에 제1 및 제2 개구들(Oa,Ob)에 대응되는 개구들을 형성하고, 이어 절연막(124)을 형성한 후에 상기 개구들과 중첩된 개구를 형성할 수 있다. 이 경우에, 절연성 보호막(123)과 절연막(124)의 개구들의 사이즈는 서로 다를 수 있다.
다음으로, 도 9a 및 도 9b를 참조하면, 제1 및 제2 패드 영역들(Pa,Pb) 각각의 프로빙 영역(Pa2,Pb2)에 프로브 검사를 실시할 수 있다.
프로브 검사 과정에서, 프로브의 바늘(PR)에 의해 제1 및 제2 콘택 패드들(122A,122B) 각각의 프로빙 영역(Pa2,Pb2)에 프로빙 마크(PM)가 형성될 수 있다. 도 9b에 도시된 바와 같이, 프로빙 마크(PM)는 제1 및 제2 콘택 패드들(122A,122B)오목한 구조로 제공될 수 있다. 제1 및 제2 콘택 패드들(122A,122B)의 프로빙 마크(PM)들은 제1 및 제2 콘택 패드들(122A,122B)이 배열된 방향으로 나란히 배치되지 않고, 프로빙 영역(Pa2,Pb2)을 따라 엇갈리게 배치될 수 있다.
이어, 도 10a 및 도 10b를 참조하면, 제1 및 제2 패드 영역들(Pa,Pb) 상에 각각 제1 및 제2 도전성 캡층들(125A,125B)을 각각 형성할 수 있다.
제1 및 제2 도전성 캡핑층들(125A,125B)은 각각 제1 및 제2 패드 영역들(Pa,Pb)에 대응되는 형상을 가질 수 있다. 제1 및 제2 패드 영역(Pa,Pb)의 형상 및 배열과 유사하게, 제1 및 제2 도전성 캡핑층들(125A,125B)은 역배열된 해머 형상을 가질 수 있다. 구체적으로, 제1 및 제2 도전성 캡핑층들(125A,125B) 각각은, 제1 폭보다 큰 제3 폭을 갖는 제1 영역(125A_1,125B_1)과 상기 제3 폭보다 큰 제4 폭을 갖는 제2 영역(125A_2,125B_2)을 포함할 수 있다. 도 10a에 도시된 바와 같이, 인접한 제1 및 제2 도전성 캡핑층들(125A,125B)의 제2 영역(125A_2,125B_2)은 제2 방향(예, D2)으로 서로 중첩된 부분을 가질 수 있다.
제1 및 제2 도전성 캡핑층들(125A,125B)은 절연막 상에 연장된 부분을 가질 수 있다. 이러한 연장된 부분은 제1 및 제2 도전성 캡핑층들(125A,125B)을 위한 포토레지스트 패턴과 제1 및 제2 개구(Oa,Ob)의 미스 얼라인에 의한 오차를 보상할 수 있다
도 11a 내지 도 11d는 본 개시의 일 실시예에 따른 반도체 패키지의 제조방법을 나타내는 주요 공정별 단면도이다. 도 11a 내지 도 11d에 도시된 바와 같이, 재배선 구조물(140)의 형성공정은 반도체 칩으로 싱귤레이션된 후에 패키지 레벨에서 형성될 수 있다.
도 11a를 참조하면, 캐비티(110H)를 갖는 지지 프레임(110)을 제1 점착 필름(200)에 부착시키고, 지지 프레임(110)의 캐비티(110H) 내에 반도체 칩(120)을 배치한다.
서로 반대에 위치한 제1 및 제2 면(110A,110B)을 가지며 상기 제1 및 제2 면(110A,110B)를 관통하는 캐비티(110H)를 갖는 지지 프레임(110)을 마련한다. 구체적으로, 지지 프레임(110)은, 금속막이 형성된 캐리어 필름(미도시)을 준비하고, 금속막을 시드층으로 이용하여 제1 배선 패턴(112a)을 형성하고, 금속막 상에 제1 배선 패턴(112a)을 덮는 제1 절연층(111a)을 형성하고, 제1 절연층(111a) 상에 제2 배선 패턴(112b)을 형성하고, 제1 절연층(111a) 상에 제2 배선 패턴(112b)을 덮는 제2 절연층(111b)을 형성하고, 제2 절연층(111b) 상에 제3 배선 패턴(112c)을 형성함으로써 마련될 수 있다. 이어, 캐리어 필름으로부터 지지 프레임(110)을 분리한 후, 제1 배선 패턴(112a)에 남아있는 금속막을 제거하여 원하는 지지 프레임(110)을 얻을 수 있다. 금속막을 제거할 때 지지 프레임(110)에 리세스부를 형성할 수 있다. 제1 내재 제3 배선 패턴(112a,112b,112c)은 드라이 필름 등을 이용하여 패터닝을 수행한 후 공지의 도금 공정으로 패턴을 채우는 방법으로 형성할 수 있다. 제1 및 제2 절연층(111a,111b)은 공지의 라미네이션 방법이나 도포 및 경화 방법으로 형성할 수 있다. 캐비티(110H) 형성은 레이저 드릴 및/또는 기계적 드릴 및/또는 샌드 블라스트 등을 이용하여 수행될 수 있다.
제1 점착 필름(200)은 지지 프레임(110)을 고정할 수 있다. 예를 들어, 제1 점착 필름(200)은 열경화성 접착 테이프 또는 자외선 경화성 접착 테이프을 포함할 수 있다. 캐비티(110H) 내의 점착 필름(200) 상에 반도체 칩(120)을 부착한다. 반도체 칩(120)은 콘택 패드(122)가 배치된 활성면이 점착 필름(200)에 부착되도록 페이스-다운(face-down) 방식으로 배치된다. 반도체 칩(120)은 도 10a 및 도 10b에 설명한 바와 같이, 콘택 패드(122)의 패드 영역들에 연결된 도전성 캡핑층(125) 및 활성면 상에 순차적으로 배치된 절연성 보호막(123) 및 절연막(124)을 포함할 수 있다.
이어, 도 11b를 참조하면, 봉합재(130)를 이용하여 반도체 칩(120)을 봉합한다.
봉합재(130)는 캐비티(110H)에 배치된 반도체 칩(120)을 봉합하도록 배치된다. 본 실시예에서, 봉합재(130)는 지지 프레임(110)의 제1 면(110A) 및 반도체 칩(120)의 비활성면을 덮으며, 캐비티(110H) 내의 공간의 적어도 일부를 채울 수 있다. 봉합재(130)는 공지의 방법으로 형성될 수 있으며, 예를 들면, 봉합재(130) 전구체를 라미네이션을 한 후 경화하여 형성할 수 있다. 또는, 제1 점착 필름(200) 상에 반도체 칩(120)을 봉합할 수 있도록 봉합재(130)를 위한 액상 수지를 도포한 후 경화하여 형성할 수도 있다.
다음으로, 도 11c를 참조하면, 제2 점착 필름(300) 상에 배치하고, 제1 점착 필름(200)을 제거하여, 반도체 칩(120)의 활성면을 노출시킨다.
제2 점착 필름(300)은 제1 점착 필름(200)과 유사한 물질을 포함할 수 있다. 제1 점착 필름(200)은 그 종류에 따라 열처리를 이용하거나 자외선 조사을 조사하여 부착력이 약화시킨 후에 박리될 수 있다. 제1 및 제2 패드 영역들(Pa,Pb)에 각각 연결된 제1 및 제2 도전성 캡핑층들(125A,125B)이 노출될 수 있다.
이어, 도 11d를 참조하면, 제2 점착 필름(200)을 제거된 지지 프레임(110)의 제2 면(110B) 및 반도체 칩(120)의 활성면 상에 재배선 구조물(140)을 형성할 수 있다.
본 실시예에 따른 재배선 구조물(140) 형성공정은 포토리소그래피 공정 및 도금 공정에 의해 수행될 수 있다. 예를 들어, 절연층(141)은 PID 물질을 포함할 수 있다. 도 12a 및 도 12b에 도시된 바와 같이, 지지 프레임(110)의 제2 면(110B)과 상기 반도체 칩(120)의 활성면에 절연층(141)을 형성하고, 포토 리소그래피 공정을 이용하여 절연층(141)에 제1 및 제2 도전성 캡층들(125A,125B)에 각각 연결된 제1 및 제2 콘택 홀들(CHa,CHb)을 형성할 수 있다. 이어, 도금 공정을 이용하여 절연층(141) 상에 재배선층(145)을 형성할 수 있다. 재배선층(145)은 절연층(141) 상에 배치된 재배선 패턴(142), 및 제1 및 제2 콘택 홀들(CHa,CHb)을 통해서 제1 및 제2 도전성 캡층들(125A,125B)에 각각 연결된 재배선 비아들(143)를 포함할 수 있다. 이와 같이, 제1 및 제2 콘택 홀들(CHa,CHb)은 각각 제1 및 제2 도전성 캡핑층들(125A,125B)의 제1 영역(125A_1,125B_1)에 위치하므로, 재배선 비아(143)는 프로브 마크(PM)가 위치하지 않는 제1 영역(125A_1,125B_1)에 형성될 수 있다.
추가적으로, 재배선 구조물(140) 상에 패시베이션층(160)을 형성하고, 재배선층(145)에 연결된 UBM 층(180) 및 전기 연결 구조체(190)를 형성할 수 있다. 패시베이션층(160)은 전구체를 라미네이션한 후 경화시키거나, 액상 수지를 도포한 후 경화시키는 방법으로 형성될 수 있다. 패시베이션층(160)에는 재배선 구조물(140)의 재배선층(145) 중 일부를 노출하는 개구를 형성한다. 재배선층(145)의 노출된 영역에 공지의 메탈화 방법으로 UBM 층(180)을 형성하고, UBM 층(180) 상에 전기 연결 구조체(190)를 형성한다. 상술된 공정들은 대규모의 판넬 단위로 수행되며, 상술된 공정이 완료된 후에 절단(sawing) 공정을 이용하여 개별 반도체 패키지로 싱귤레이션될 수 있다.
도 13a 및 도 13b는 각각 본 개시의 일 실시예에 따른 반도체 패키지에 채용가능한 반도체 칩(120A)을 나타내는 개략적인 평면도 및 단면도이다.
도 13a 및 도 13b에 도시된 반도체 칩(120A)은, 제1 및 제2 도전성 캡핑층들(125A',125B')과 제1 및 제2 개구(Oa,Ob)의 미스 얼라인된 점을 제외하고, 도 1 내지 도 6에 도시된 실시예와 유사한 구조로 이해할 수 있다. 따라서, 도 1 및 도 6에 도시된 실시예의 설명은 특별히 반대되는 설명이 없는 한, 본 실시예에 대한 설명에 결합될 수 있다.
본 실시예에서, 제1 및 제2 도전성 캡핑층들(125A',125B')은 앞선 실시예와 달리, 제1 및 제2 개구(Oa,Ob)에 노출된 제1 및 제2 패드 영역(Pa,Pb) 상에 정확히 정렬되지 않고, 일 방향으로 미스 얼라인될 수 있다. 제1 및 제2 도전성 캡핑층들(125A',125B')을 위한 포토레지스트 패턴이 제1 및 제2 개구(Oa,Ob)와 미스 얼라인되어 발생된 오차로 이해될 수 있다.
그 결과, 제1 및 제2 도전성 캡핑층들(125A',125B') 각각은 제1 및 제2 콘택 패드들(122A,122B)이 배열된 방향(예, D1)으로 마주하는 제1 및 제2 연장된 부분들을 가지며, 상기 제1 연장된 부분의 폭(Wc)은 상기 제2 연장된 부분의 폭(Wc')과 상이할 수 있다. 이와 같이, 제1 및 제2 도전성 캡핑층들(125A',125B')의 연장된 부분들은 미스 얼라인이 발생되더라도 제1 및 제2 개구들(Oa,Ob)이 덮이지 않은 채 노출되지 않도록 미스 얼라인에 의한 오차를 보상할 수 있다.
도 14a 및 도 14b는 각각 본 개시의 일 실시예에 따른 반도체 패키지에 채용 가능한 반도체 칩(120B)을 나타내는 개략적인 평면도 및 단면도이다.
도 14a 및 도 14b에 도시된 반도체 칩(120B)은, 제1 및 제2 콘택 패드들(122A',122B') 자체가 역배열된 해머 형상을 갖는 점을 제외하고, 도 1 내지 도 6에 도시된 실시예와 유사한 구조로 이해할 수 있다. 따라서, 도 1 및 도 6에 도시된 실시예의 설명은 특별히 반대되는 설명이 없는 한, 본 실시예에 대한 설명에 결합될 수 있다.
본 실시예에 따른 반도체 칩(120B)은 역배열된 해머 형상을 갖는 제1 및 제2 콘택 패드들(122A',122B')를 포함한다. 앞선 실시예와 달리, 제1 및 제2 개구(Oa',Ob')의 형상으로 해머 형상이 정의되는 것이 아니라, 제1 및 제2 콘택 패드들(122A',122B') 자체를 해머 해머 형상을 갖도록 형성할 수 있다.
제1 및 제2 콘택 패드들(122A',122B') 각각은, 제1 폭을 갖는 본딩 영역(122A'_1,122B'_1)과, 제1 폭보다 큰 제2 폭을 갖는 프로빙 영역(122A'_2,122B'_2)을 포함하며, 제1 콘택 패드(122A')의 경우에, 제1 방향(예, D1)과 교차하는 제2 방향(예, D2)으로 본딩 영역과 프로빙 영역의 순서로 배치되며, 제2 콘택 패드(122B')의 경우에, 제2 방향과 반대인 방향(예, -D)으로 본딩 영역과 프로빙 영역의 순서로 배치될 수 있다.
절연 보호막(123) 및 절연막(124)에 형성된 제1 및 제2 개구들(Oa',Ob')은 각각 제1 및 제2 콘택 패드들(122A',122B')의 형상에 대응되는 형상을 가질 수 있다. 제1 및 제2 개구들(Oa',Ob')도 제1 및 제2 콘택 패드들(122A',122B')의 형상과 유사한 해머 형상을 가질 수 있다. 인접한 제1 및 제2 콘택 패드들(122A',122B')의 프로빙 영역(122A',122B')은 제2 방향(예, D2)으로 서로 중첩된 부분을 가질 수 있다.
제1 및 제2 도전성 캡핑층들(125A,125B) 각각은 제1 폭보다 큰 제3 폭을 갖는 제1 영역(125A_1,125B_1)과, 제3 폭보다 큰 제4 폭을 갖는 제2 영역(125A_2,125B_2)을 포함할 수 있다. 인접한 제1 및 제2 도전성 캡핑층들(125A,125B)의 제2 영역(125A_2,125B_2)도 제2 방향으로 서로 중첩된 부분을 가질 수 있다. 앞선 실시예들과 유사하게, 제1 및 제2 도전성 캡핑층들(125A,125B)의 제1 영역(125A_1,125B_1)에는 재배선 비아를 형성하기 위한 콘택 홀들(CHa,CHb)이 위치할 수 있다.
도 15는 본 개시의 일 실시예에 따른 반도체 패키지를 나타내는 개략적인 단면도이다.
도 15를 참조하면, 본 실시예에 따른 반도체 패키지(100A)는, 배선 구조를 갖는 프레임(도 1의 110)을 대신하여 수직 상호 연결부(110')를 갖는 점과, 봉합재(130) 상에 재배선층(155)이 추가되는 점을 제외하고, 도 1 내지 도 3에 도시된 실시예와 유사한 구조로 이해할 수 있다. 따라서, 도 1 내지 도 3에 도시된 실시예의 설명은 특별히 반대되는 설명이 없는 한, 본 실시예에 대한 설명에 결합될 수 있다.
본 실시예에 따른 반도체 패키지(100A)는 앞선 실시예와 달리, 웨이퍼 레벨 패키지일 수 있다. 반도체 패키지(100A)는 제2 재배선층(155)과 재배선 구조물(140)의 제1 재배선층(145)을 연결하는 도전성 필라(110')를 포함할 수 있다. 도전성 필라(110')와 같은 수직 연결 도체는 반도체 소자(120)를 봉합하는 봉합재(130)를 관통하여 배치되어 제1 재배선층(145)과 제2 재배선층(155)을 전기적으로 연결할 수 있다. 본 실시예에서, 도전성 필라(110')는 재배선 비아(143,153)를 통해서 직접 접속된 형태로 예시되어 있으나, 이에 한정되지 않으며, 다른 실시예에서 배선 패턴(142,152)에 의해 직접 접속될 수도 있다.
반도체 패키지(100A)는 봉합재(130) 상에 배치되며 상기 배선 구조(특히, 제3 배선층(112c))에 전기적으로 연결된 추가적인 재배선층(155)("백사이드 재배선층"이라고도 함)을 더 포함할 수 있다. 재배선층(155)은 제3 배선층(112c)에 연결된 재배선 비아(153)와 재배선 패턴(152)을 포함할 수 있다. 재배선 패턴(152)의 일부 영역은 제2 패시베이션층(160B)을 패드 영역으로 제공될 수 있다. 제2 패시베이션층(160B)은 제1 패시베이션층(160A)과 유사한 물질을 포함할 수 있다. 반도체 패키지(100A)는 패키지-온-패키지(Package-on-Package: POP)의 하부 패키지 구조로 제공될 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

Claims (20)

  1. 복수의 제1 콘택 패드들과 복수의 제2 콘택 패드들이 제1 방향으로 교대로 배열된 활성면을 갖는 반도체 칩;
    상기 반도체 칩의 활성면에 배치되며, 상기 복수의 제1 콘택 패드들의 제1 패드 영역들을 각각 정의하는 복수의 제1 개구들과, 상기 복수의 제2 콘택 패드들의 제2 패드 영역들을 각각 정의하는 복수의 제2 개구들을 갖는 절연막;
    상기 제1 및 제2 패드 영역들 상에 각각 배치되며, 상기 절연막 상에 연장된 부분을 갖는 복수의 제1 및 제2 도전성 캡핑층들;
    상기 절연막 상에 배치되며, 상기 복수의 제1 및 제2 도전성 캡핑층들에 각각 연결된 복수의 제1 및 제2 콘택 홀들을 갖는 절연층; 및
    상기 절연층 상에 배치되며, 상기 복수의 제1 및 제2 콘택 홀들을 통해 상기 복수의 제1 및 제2 도전성 캡핑층들에 각각 연결된 재배선층;을 포함하고,
    상기 복수의 제1 및 제2 패드 영역들 각각은, 제1 폭을 갖는 본딩 영역과 상기 제1 폭보다 큰 제2 폭을 갖는 프로빙 영역을 포함하며, 상기 복수의 제1 패드 영역들 각각에서, 상기 제1 방향과 교차하는 제2 방향으로 상기 본딩 영역과 상기 프로빙 영역의 순서로 배치되며, 상기 복수의 제2 패드 영역들 각각에서는, 상기 제2 방향과 반대인 방향으로 상기 본딩 영역과 상기 프로빙 영역의 순서로 배치되는 반도체 패키지.
  2. 제1항에 있어서,
    상기 복수의 제1 및 제2 콘택 패드들 각각은 평면적 관점에서 상기 제2 방향으로 연장된 직사각형상을 갖는 반도체 패키지.
  3. 제1항에 있어서,
    상기 복수의 제1 및 제2 개구들은 인접한 제1 및 제2 패드 영역에서 상기 제1 방향으로 본딩 영역과 프로빙 영역이 마주하도록 배열되는 반도체 패키지.
  4. 제1항에 있어서,
    상기 복수의 제1 및 제2 콘택 패드들 각각은 상기 프로빙 영역에 배치된 오목한 프로빙 마크를 갖는 반도체 패키지.
  5. 제1항에 있어서,
    상기 복수의 제1 및 제2 콘택 홀은 각각 상기 복수의 제1 및 제2 도전성 캡핑층들에서 상기 본딩 영역과 중첩된 영역에 배치되는 반도체 패키지.
  6. 제1항에 있어서,
    상기 복수의 제1 및 제2 도전성 캡핑층들 각각은, 상기 제1 폭보다 큰 제3 폭을 갖는 제1 영역과 상기 제3 폭보다 큰 제4 폭을 갖는 제2 영역을 포함하며,
    상기 복수의 제1 도전성 캡핑층들 각각에서, 상기 제2 방향으로 상기 제1 영역과 상기 제2 영역의 순서로 배치되며, 상기 복수의 제2 도전성 캡핑층들 각각에서는, 상기 제2 방향과 반대인 방향으로 상기 제1 영역과 상기 제2 영역의 순서로 배치되는 반도체 패키지.
  7. 제6항에 있어서,
    상기 복수의 제1 및 제2 도전성 캡핑층들 중 인접한 제1 및 제2 도전성 캡핑층들의 제2 영역은 상기 제2 방향으로 서로 중첩된 부분을 갖는 반도체 패키지.
  8. 제6항에 있어서,
    상기 제1 영역의 제3 폭은 상기 본딩 영역의 제1 폭보다 5㎛∼30㎛ 큰 반도체 패키지.
  9. 제1항에 있어서,
    상기 복수의 제1 및 제2 도전성 캡핑층들 각각은 상기 제1 방향으로 마주하는 제1 및 제2 연장된 부분들을 가지며, 상기 제1 연장된 부분의 폭은 상기 제2 연장된 부분의 폭과 다른 반도체 패키지.
  10. 제1항에 있어서,
    상기 복수의 제1 및 제2 도전성 캡핑층들의 연장된 부분들은 각각 3∼20㎛ 범위의 폭을 갖는 반도체 패키지.
  11. 제1항에 있어서,
    상기 절연막 및 상기 절연층 중 적어도 하나는 감광성 절연물질을 포함하는 반도체 패키지.
  12. 제1항에 있어서,
    상기 반도체 칩의 활성면과 상기 절연막 사이에 절연성 보호막을 더 포함하는 반도체 패키지.
  13. 제12항에 있어서,
    상기 절연성 보호막은 산화물, 질화물 및 산질화물로부터 선택된 적어도 하나의 물질을 포함하며, 상기 절연막은 유기 물질을 포함하는 반도체 패키지.
  14. 활성면을 갖는 반도체 칩; 및
    상기 반도체 칩의 활성면 상에 배치된 재배선 구조물을 포함하며,
    상기 반도체 칩은
    상기 활성면에 제1 방향으로 교대로 배열된 복수의 제1 콘택 패드들 및 복수의 제2 콘택 패드들과, 상기 반도체 칩의 활성면에 배치되며, 상기 복수의 제1 콘택 패드들의 제1 패드 영역들을 각각 정의하는 복수의 제1 개구들과 상기 복수의 제2 콘택 패드들의 제2 패드 영역들을 각각 정의하는 복수의 제2 개구들을 갖는 절연막과, 상기 제1 및 제2 패드 영역들 상에 각각 배치되며, 상기 절연막 상에 연장된 부분을 갖는 복수의 제1 및 제2 도전성 캡핑층들을 포함하고,
    상기 재배선 구조물은,
    상기 절연막 상에 배치되며, 상기 복수의 제1 및 제2 도전성 캡핑층들에 각각 연결된 복수의 제1 및 제2 콘택 홀들을 갖는 절연층과, 상기 절연층 상에 배치되며, 상기 복수의 제1 및 제2 콘택 홀들을 통해 상기 복수의 제1 및 제2 도전성 캡핑층들에 각각 연결된 재배선층을 포함하고,
    상기 복수의 제1 및 제2 패드 영역들 각각은, 제1 폭을 갖는 본딩 영역과 상기 제1 폭보다 큰 제2 폭을 갖는 프로빙 영역을 포함하며, 상기 복수의 제1 패드 영역들 각각에서, 상기 제1 방향과 교차하는 제2 방향으로 상기 본딩 영역과 상기 프로빙 영역의 순서로 배치되며, 상기 복수의 제2 패드 영역들 각각에서는, 상기 제2 방향과 반대인 방향으로 상기 본딩 영역과 상기 프로빙 영역의 순서로 배치되는 반도체 패키지.
  15. 제14항에 있어서,
    상기 재배선 구조물은 상기 반도체 칩의 면적보다 큰 면적을 가지며,
    상기 반도체 패키지는 상기 재배선 구조물 상에 배치되며. 상기 반도체 칩을 봉합하는 봉합재를 더 포함하는 반도체 패키지.
  16. 제15항에 있어서,
    상기 재배선 구조물 상에 배치되며, 상기 반도체 칩을 둘러싸는 지지 프레임을 더 포함하는 반도체 패키지.
  17. 제16항에 있어서,
    상기 지지 프레임은 상기 재배선 구조물에 접하는 제1 면과 상기 제1 면과 반대에 위치한 제2 면을 가지며,
    상기 지지 프레임은 상기 재배선층에 연결되며, 상기 제1 면과 상기 제2 면을 관통하는 배선 구조물을 더 포함하는 반도체 패키지.
  18. 제15항에 있어서,
    상기 재배선층에 연결되며, 상기 봉합재를 관통하는 도전성 필라를 더 포함하는 반도체 패키지.
  19. 복수의 제1 콘택 패드들과 복수의 제2 콘택 패드들이 제1 방향으로 교대로 배열된 활성면을 갖는 반도체 칩;
    상기 반도체 칩의 활성면에 배치되며, 상기 복수의 제1 및 제2 콘택 패드들에 각각 대응되는 형상을 갖는 복수의 제1 및 제2 개구들을 갖는 절연막;
    상기 복수의 제1 및 제2 콘택 패드들 상에 각각 배치되며, 상기 절연막 상에 연장된 부분을 갖는 복수의 제1 및 제2 도전성 캡핑층들;
    상기 절연막 상에 배치되며, 상기 복수의 제1 및 제2 도전성 캡핑층들에 각각 연결된 복수의 제1 및 제2 콘택 홀들을 갖는 절연층; 및
    상기 절연층 상에 배치되며, 상기 복수의 제1 및 제2 콘택 홀들을 통해 상기 복수의 제1 및 제2 도전성 캡핑층들에 각각 연결된 재배선층;을 포함하고,
    상기 복수의 제1 및 제2 콘택 패드들 각각은, 제1 폭을 갖는 본딩 영역과 상기 제1 폭보다 큰 제2 폭을 갖는 프로빙 영역을 포함하며, 상기 복수의 제1 콘택 패드들 각각에서, 상기 제1 방향과 교차하는 제2 방향으로 상기 본딩 영역과 상기 프로빙 영역의 순서로 배치되며, 상기 복수의 제2 콘택 패드들 각각에서는, 상기 제2 방향과 반대인 방향으로 상기 본딩 영역과 상기 프로빙 영역의 순서로 배치되는 반도체 패키지.
  20. 제19항에 있어서,
    상기 복수의 제1 및 제2 콘택 패드들 중 인접한 제1 및 제2 콘택 패드들의 프로빙 영역은 상기 제2 방향으로 서로 중첩된 부분을 갖는 반도체 패키지.
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