JP3986989B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、CSP(Chip Size Package)型の半導体装置に関するものである。
【0002】
【従来の技術】
半導体装置において、各々凸字状の平面形状を備えた複数の電極パッドにより、千鳥状のパッド配列をなすように内側パッド列と外側パッド列とを構成する技術が知られている。各電極パッドは、テスト用又は解析用の幅狭プロービング部と、パッケージ端子にワイヤ接続される幅広ボンディング部とを有する。これにより、パッドピッチを縮小しつつ、プローブ痕の影響が緩和される(特許文献1参照)。
【0003】
パッケージ小型化のためにCSP型の半導体装置が開発された。例えば、半導体チップと、当該半導体チップの外部接続のためのキャリアとをフリップチップ(フェースダウン)接続してなる半導体装置である。テスト時に半導体チップの裏面コーナー部に集中応力が印加されることを考慮する場合には、当該半導体チップ表面上のコーナー部の近傍における一定領域内に回路素子を形成しないように制限する(特許文献2参照)。
【0004】
【特許文献1】
特開2000−164620号公報
【0005】
【特許文献2】
特開2002−252246号公報
【0006】
【発明が解決しようとする課題】
CSP型の半導体装置にPOE(Pad On Element)の技術を採用することが考えられる。POE技術によれば、半導体チップ表面上の周縁部に並ぶように形成された回路素子をそれぞれ含む入出力セルの上に各々電極パッドが形成される。これにより、半導体チップのサイズを縮小できる。
【0007】
ところが、更に千鳥状の電極パッド配列を採用する場合には、パッドピッチを小さくすると、半導体チップ表面上のコーナー部近傍に対応するCSPキャリア設計に困難が生じる。すなわち、キャリア表面上に形成される配線パターンのうち半導体チップの内側パッド列にバンプ接続される配線パターン及びキャリア中のビアに錯綜が生じるため、コーナー部近傍の内側パッド列から、いわゆるビア出しができなくなり、これが半導体チップのサイズ増大要因となってしまう。
【0008】
本発明の目的は、POE技術と千鳥状の電極パッド配列とを採用したCSP型の半導体装置において、半導体チップのサイズ増大要因をなくすことにある。
【0009】
【課題を解決するための手段】
上記目的を達成するため、本発明は、半導体チップ表面上のコーナー部近傍における一定領域をパッド配置制約領域とし、当該パッド配置制約領域内では、キャリア表面上に形成された配線パターンにバンプ接続される電極パッドの配置又は用途に制約を課すこととしたものである。
【0010】
【発明の実施の形態】
以下、添付図面を参照しながら本発明の実施形態を詳細に説明する。
【0011】
図1は、本発明に係る半導体装置の全体構成例を示す斜視図である。図1の半導体装置は、半導体チップ10と、当該半導体チップ10の外部接続のためのキャリア20とをフリップチップ接続してなるCSP型の半導体装置であって、半導体チップ10とキャリア20との間隙は封止樹脂30により封止されている。半導体チップ10の表面上に形成された電極パッドと、キャリア20の表面上に形成された配線パターンとは、半導体チップ10の電極パッド上に形成したバンプ(例えば金バンプ)によりフリップチップ接続されている。なお、半導体チップ10を覆うようにキャップを被せて封止してもよい。
【0012】
図2は、図1中の半導体チップ10における電極パッド形成面のコーナー部を示す平面図である。半導体チップ10の表面上には、その中央部分に種々の集積回路素子が形成されると共に、コーナー部にコーナーセル11が、周縁部に並ぶように入出力セル12が、各入出力セル12の上に電極パッド13がそれぞれ形成されている。各入出力セル12は信号入出力のための回路素子を含み、これらの回路素子の上にPOE技術により複数の電極パッド13が形成されるのである。これらの電極パッド13は、千鳥状のパッド配列をなすように内側パッド列と外側パッド列とを構成している。
【0013】
一方、キャリア20は、例えばセラミック製であって、半導体チップ10の電極パッド13にバンプ接続されるべき配線パターン21を表面に、当該半導体装置の外部端子(不図示)を裏面にそれぞれ有し、これら配線パターン21と外部端子とが厚み方向のビア22を介して内部接続されたものであり、サブストレート又はインターポーザとも呼ばれる。キャリア20の中の配線パターンは、多層配線であってよい。
【0014】
図3は、図2中の電極パッド13の配列を拡大して示す平面図である。図2及び図3に示すとおり、内側パッド列を構成する電極パッド13のうち、コーナーセル11の両側に隣接する合計6個の電極パッドは、その配設が省略されている。したがって、図2中に破線で示したようなキャリア20の配線パターン21及びビア22の錯綜を防止できる。
【0015】
図3を参照して更に詳細に説明すると、各電極パッド13は、凸字状の平面形状を備え、テスト用又は解析用の幅狭プロービング部と、キャリア20の表面上の配線パターン21にバンプ接続される幅広ボンディング部とを有する。ここでは、入出力セル12のピッチ及び千鳥状の電極パッド13のピッチを60μmとするとき、内側パッド列における幅広ボンディング部の中心線の交点から測ったパッド配置制約領域の寸法Lを508.4μmとしている。この寸法Lはキャリア20の設計ルール(例えば、配線パターン21の幅や、ビア22のサイズ)に応じて決定されたものであり、このパッド配置制約領域内では、内側パッド列を構成する電極パッド13のうちの一部(合計6個)が形成されない。したがって、パッド配置制約領域におけるパッドピッチは120μmであり、他の領域のパッドピッチ(60μm)の2倍となっている。なお、コーナーセル11のサイズは例えば295μm×295μmである。
【0016】
以下、図3の電極パッド配列の第1〜第6の変形例を説明する。これらの変形例によれば、キャリア20の配線パターン21及びビア22の錯綜を防止できて半導体チップ10のサイズ増大要因をなくすことができるという上記効果に加えて、他の効果をも得ることができる。
【0017】
図4は、図3の電極パッド配列の第1の変形例を示している。図4では、パッド配置制約領域内における外側パッド列のピッチを、入出力セル12の配置に関する最小セパレーションルールに応じて圧縮する。これにより、図3の場合に比べて、コーナーセル11の両側に隣接する外側電極パッド列において合計2個の電極パッド13を増加させることができる。
【0018】
図5は、電極パッド配列の第2の変形例を示している。図5では、パッド配置制約領域内に内側パッド列及び外側パッド列が共に形成されず、これに対応する入出力セルに代えて、ESD(Electro-Static discharge)保護セル14、アナログ回路とデジタル回路との間の電源干渉を防止するための電源分離セル15等の他の種類の機能セルが配置される。これにより、一層の省面積化が図れる。
【0019】
次に説明する第3〜第6の変形例では、パッド配置制約領域内においても、他の領域と実質的に同じピッチで内側パッド列及び外側パッド列を形成する。つまり、コーナーセル11の直近まで内側パッド列及び外側パッド列が共に形成される。
【0020】
図6は、電極パッド配列の第3の変形例を示している。図6では、図3における電極パッド配列省略位置に、各々テスト用又は解析用のプロービング専用パッド16を設ける。これらプロービング専用パッド16は、各々幅狭プロービング部のみを有し、キャリア20の配線パターン21にバンプ接続されないものである。これにより、当該半導体装置のプロービング時の観測性及び制御性が高まる。なお、プロービング専用パッド16の平面形状を他の電極パッド13と同様の凸字状としてもよいが、その幅広ボンディング部は使用しないものとする。
【0021】
図7は、電極パッド配列の第4の変形例を示している。図7では、図3中の電極パッド配列省略位置に対応する内側パッド列のうち一部の電極パッド(図7の例では「A」と表記した3個の電極パッド)13のみが、キャリア20の表面上の配線パターン21に個別にバンプ接続される。残りの電極パッド(図7の例では「B」と表記した3個の電極パッド)13は、キャリア20の配線パターン21に接続されない。ただし、その他の電極パッド13についてはキャリア20への個別のビア出しがなされる(図示省略)。
【0022】
図7の例によれば、キャリア20中の配線パターン21及びビア22の配置を変更することにより、図3中の電極パッド配列省略位置に対応する内側パッド列のうち図7中に「B」と表記した3個の電極パッド13のみを、キャリア20の配線パターン21に個別にバンプ接続することも可能である。したがって、同一の半導体チップ10に対して複数種類のキャリア20を用意することにより、半導体装置の品種展開が容易となる。
【0023】
図8は、電極パッド配列の第5の変形例を示している。図8では、図3中の電極パッド配列省略位置に対応する内側パッド列をなす電極パッド(図8の紙面においてコーナーセル11の上方に位置する3個の電極パッド)13を各々キャリア20の表面上の配線パターンに個別にバンプ接続しつつ、これら3個の電極パッド13をキャリア20の内部で配線パターン21a及びビア22aにより互いに短絡したうえ、当該キャリア20を介して外部電源端子VDDに接続する。また、図3中の電極パッド配列省略位置に対応する内側パッド列をなす電極パッド(図8の紙面においてコーナーセル11の右方に位置する3個の電極パッド)13を各々キャリア20の表面上の配線パターンに個別にバンプ接続しつつ、これら3個の電極パッド13をキャリア20の内部で配線パターン21b及びビア22bにより互いに短絡したうえ、当該キャリア20を介して外部グランド端子VSSに接続する。これにより、当該半導体装置の電源強化が図れる。なお、その他の電極パッド13については、キャリア20への個別のビア出しがなされる(図示省略)。
【0024】
図9は、電極パッド配列の第6の変形例を示している。図9では、図3中の電極パッド配列省略位置に対応する内側パッド列をなす電極パッド(図9の紙面においてコーナーセル11の上方及び右方に位置する6個の電極パッド)13を各々キャリア20の表面上の配線パターンに個別にバンプ接続しつつ、これら6個の電極パッド13を各々2個の電極パッドからなる第1、第2及び第3のグループに分類する。そして、第1のグループに属する2個の電極パッド13をキャリア20の内部で配線パターン21a及びビア22aにより互いに短絡したうえ、当該キャリア20を介して第1の外部出力端子OUTaに接続する。また、第2のグループに属する2個の電極パッド13をキャリア20の内部で配線パターン21b及びビア22bにより互いに短絡したうえ、当該キャリア20を介して第2の外部出力端子OUTbに接続する。更に、第3のグループに属する2個の電極パッド13をキャリア20の内部で配線パターン21c及びビア22cにより互いに短絡したうえ、当該キャリア20を介して第3の外部出力端子OUTcに接続する。これにより、キャリア20内で互いに短絡された電極パッド13に対応する入出力セル12は、各々1個の高駆動電流能力セルとして、また各々1個の低インピーダンスセルとして機能する。つまり、図9では高駆動電流能力セルや低インピーダンスセルを等価的に作り出せる。なお、その他の電極パッド13については、キャリア20への個別のビア出しがなされる(図示省略)。
【0025】
なお、図8及び図9におけるキャリア20内での電極パッド13の短絡は、当該キャリア20の多層配線のうちのいずれの層の配線で実現してもよい。
【0026】
【発明の効果】
以上説明してきたとおり、本発明によれば、POE技術と千鳥状の電極パッド配列とを採用したCSP型の半導体装置において、半導体チップ表面上のコーナー部近傍における一定領域をパッド配置制約領域とし、当該パッド配置制約領域内では、キャリア表面上に形成された配線パターンにバンプ接続される電極パッドの配置又は用途に制約を課すこととしたので、半導体チップのサイズ増大要因をなくすことができる。
【図面の簡単な説明】
【図1】本発明に係る半導体装置の全体構成例を示す斜視図である。
【図2】図1中の半導体チップにおける電極パッド形成面のコーナー部をキャリア表面上の配線パターン及びキャリア中のビアの位置と共に示す平面図である。
【図3】図2の半導体チップ上の電極パッド配列を拡大して示す平面図である。
【図4】図3の電極パッド配列の第1の変形例を示す平面図である。
【図5】図3の電極パッド配列の第2の変形例を示す平面図である。
【図6】図3の電極パッド配列の第3の変形例を示す平面図である。
【図7】図3の電極パッド配列の第4の変形例を示す平面図である。
【図8】図3の電極パッド配列の第5の変形例を示す平面図である。
【図9】図3の電極パッド配列の第6の変形例を示す平面図である。
【符号の説明】
10 半導体チップ
11 コーナーセル
12 入出力セル
13 電極パッド
14 ESD保護セル
15 電源分離セル
16 プロービング専用パッド
20 キャリア
21,21a,21b,21c キャリア上の配線パターン
22,22a,22b,22c キャリア中のビア
30 封止樹脂
Claims (9)
- 半導体チップと、当該半導体チップの外部接続のためのキャリアとをフリップチップ接続してなる半導体装置であって、
前記半導体チップは、
各々前記半導体チップの表面上の複数の周縁部の各々に並ぶように形成された回路素子を含む複数の入出力セルと、
前記複数の入出力セルのうち一部の入出力セルの上に形成された複数の電極パッドとを備え、
前記半導体チップは、前記回路素子が形成された中央部分と、複数のコーナー部と、前記複数の周縁部とを構成し、
前記複数の電極パッドは、千鳥状のパッド配列をなすように内側パッド列と外側パッド列とを構成し、
前記周縁部はパッド配置制約領域と他の領域とを構成し、
前記他の領域と前記コーナー部とは、それぞれ前記パッド配置制約領域の両側に隣接し、
前記パッド配置制約領域では、前記内側パッド列のうち一部が前記入出力セルの上に形成されていないことを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記パッド配置制約領域は、前記コーナー部の両側に隣接していることを特徴とする半導体装置。 - 請求項1または2に記載の半導体装置において、
前記パッド配置制約領域内における前記外側パッド列のピッチを、前記入出力セルの配置に関する最小セパレーションルールに応じて圧縮したことを特徴とする半導体装置。 - 請求項1〜3のいずれか1項に記載の半導体装置において、
前記複数の電極パッドは、各々凸字状の平面形状を備え、幅狭プロービング部と、前記キャリア表面上の配線パターンにバンプ接続される幅広ボンディング部とを有することを特徴とする半導体装置。 - 半導体チップと、当該半導体チップの外部接続のためのキャリアとをフリップチップ接続してなる半導体装置であって、
前記半導体チップは、
各々前記半導体チップの表面上の複数の周縁部の各々に並ぶように形成された回路素子を含む複数の入出力セルと、
各々前記複数の入出力セルのうち対応する入出力セルの上に形成された複数の電極パッドとを備え、
前記半導体チップは、前記回路素子が形成された中央部分と、複数のコーナー部と、前記複数の周縁部とを構成し、
前記複数の電極パッドは、千鳥状のパッド配列をなすように内側パッド列と外側パッド列とを構成し、
前記周縁部はパッド配置制約領域と他の領域とを構成し、当該パッド配置制約領域内では、前記キャリア表面上に形成された配線パターンにバンプ接続される電極パッドの用途に制約が課されており、
前記他の領域と前記コーナー部とは、それぞれ前記パッド配置制約領域の両側に隣接し、
前記パッド配置制約領域における前記内側パッド列は、各々前記キャリア表面上の配線パターンに個別にバンプ接続され、かつ前記内側パッド列を構成する少なくとも2個の電極パッドが前記キャリア内で互いに短絡されたことを特徴とする半導体装置。 - 半導体チップと、当該半導体チップの外部接続のためのキャリアとをフリップチップ接続してなる半導体装置であって、
前記半導体チップは、
各々前記半導体チップの表面上の複数の周縁部の各々に並ぶように形成された回路素子 を含む複数の入出力セルと、
各々前記複数の入出力セルのうち対応する入出力セルの上に形成された複数の電極パッドとを備え、
前記半導体チップは、前記回路素子が形成された中央部分と、複数のコーナー部と、前記複数の周縁部とを構成し、
前記複数の電極パッドは、千鳥状のパッド配列をなすように内側パッド列と外側パッド列とを構成し、
前記周縁部はパッド配置制約領域と他の領域とを構成し、当該パッド配置制約領域内では、前記キャリア表面上に形成された配線パターンにバンプ接続される電極パッドの用途に制約が課されており、
前記他の領域と前記コーナー部とは、それぞれ前記パッド配置制約領域の両側に隣接し、
前記パッド配置制約領域は、前記コーナー部の両側に隣接し、
前記パッド配置制約領域における前記内側パッド列は、各々前記キャリア表面上の配線パターンに個別にバンプ接続され、かつ前記コーナー部の両側に隣接する一方の前記パッド配置制約領域における前記内側パッド列を構成する電極パッドと、他方の前記パッド配置制約領域における前記内側パッド列を構成する電極パッドとの少なくとも一組が前記キャリア内で互いに短絡されたことを特徴とする半導体装置。 - 請求項5に記載の半導体装置において、
前記キャリア内で互いに短絡された電極パッドは、当該キャリアを介して電源又はグランドに接続されたことを特徴とする半導体装置。 - 請求項6に記載の半導体装置において、
前記キャリア内で互いに短絡された電極パッドに対応する入出力セルは、1個の高駆動電流能力セルとして機能することを特徴とする半導体装置。 - 請求項6に記載の半導体装置において、
前記キャリア内で互いに短絡された電極パッドに対応する入出力セルは、1個の低インピーダンスセルとして機能することを特徴とする半導体装置。
Priority Applications (8)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003087824A JP3986989B2 (ja) | 2003-03-27 | 2003-03-27 | 半導体装置 |
CNB2004100477017A CN100378979C (zh) | 2003-03-27 | 2004-03-22 | 半导体器件 |
US10/809,910 US7030503B2 (en) | 2003-03-27 | 2004-03-26 | Semiconductor device |
US11/374,057 US7397138B2 (en) | 2003-03-27 | 2006-03-14 | Semiconductor device |
US12/213,410 US7675184B2 (en) | 2003-03-27 | 2008-06-19 | Semiconductor device |
US12/688,506 US7847418B2 (en) | 2003-03-27 | 2010-01-15 | Semiconductor device |
US12/913,308 US8212366B2 (en) | 2003-03-27 | 2010-10-27 | Semiconductor device |
US13/489,215 US8456024B2 (en) | 2003-03-27 | 2012-06-05 | Semiconductor device having a pad-disposition restriction area |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003087824A JP3986989B2 (ja) | 2003-03-27 | 2003-03-27 | 半導体装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007061240A Division JP4167713B2 (ja) | 2007-03-12 | 2007-03-12 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004296832A JP2004296832A (ja) | 2004-10-21 |
JP3986989B2 true JP3986989B2 (ja) | 2007-10-03 |
Family
ID=32985182
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003087824A Expired - Fee Related JP3986989B2 (ja) | 2003-03-27 | 2003-03-27 | 半導体装置 |
Country Status (3)
Country | Link |
---|---|
US (6) | US7030503B2 (ja) |
JP (1) | JP3986989B2 (ja) |
CN (1) | CN100378979C (ja) |
Families Citing this family (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7071561B2 (en) * | 2004-06-08 | 2006-07-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device and method of manufacture thereof with two or more bond pad connections for each input/output cell |
US7976557B2 (en) | 2004-06-23 | 2011-07-12 | Boston Scientific Scimed, Inc. | Cutting balloon and process |
US7342312B2 (en) * | 2004-09-29 | 2008-03-11 | Rohm Co., Ltd. | Semiconductor device |
JP2006202866A (ja) * | 2005-01-19 | 2006-08-03 | Nec Electronics Corp | 半導体装置 |
JP4251164B2 (ja) * | 2005-08-03 | 2009-04-08 | セイコーエプソン株式会社 | 半導体装置および半導体チップ |
US8657788B2 (en) * | 2006-02-07 | 2014-02-25 | Tecpharma Licensing Ag | Infusion set |
JP5120868B2 (ja) * | 2006-07-13 | 2013-01-16 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US7394164B2 (en) * | 2006-07-28 | 2008-07-01 | Ultra Chip, Inc. | Semiconductor device having bumps in a same row for staggered probing |
US7872283B2 (en) * | 2006-11-09 | 2011-01-18 | Panasonic Corporation | Semiconductor integrated circuit and multi-chip module |
US20080177255A1 (en) * | 2007-01-22 | 2008-07-24 | R3 Connector Systems | Therapeutic coiffuring instrument |
US8646332B2 (en) * | 2007-09-03 | 2014-02-11 | Panasonic Corporation | Inertia force sensor |
US7646105B2 (en) * | 2007-11-16 | 2010-01-12 | Stats Chippac Ltd. | Integrated circuit package system with package substrate having corner contacts |
KR20110083418A (ko) * | 2010-01-14 | 2011-07-20 | 삼성전자주식회사 | 외부 전기장이 존재하는 조건에서 esd에 민감한 모니터링 모듈 및 상기 모듈을 포함하는 포토마스크 |
US8242613B2 (en) * | 2010-09-01 | 2012-08-14 | Freescale Semiconductor, Inc. | Bond pad for semiconductor die |
JP6125019B2 (ja) * | 2012-09-07 | 2017-05-10 | レスピラトリー・モーション・インコーポレイテッド | 電極パッドセット |
JP6118652B2 (ja) * | 2013-02-22 | 2017-04-19 | ルネサスエレクトロニクス株式会社 | 半導体チップ及び半導体装置 |
US9466578B2 (en) * | 2013-12-20 | 2016-10-11 | Qualcomm Incorporated | Substrate comprising improved via pad placement in bump area |
JP6105773B2 (ja) * | 2016-02-19 | 2017-03-29 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US9947635B1 (en) | 2016-10-14 | 2018-04-17 | Advanced Semiconductor Engineering, Inc. | Semiconductor package, interposer and semiconductor process for manufacturing the same |
US10297561B1 (en) * | 2017-12-22 | 2019-05-21 | Micron Technology, Inc. | Interconnect structures for preventing solder bridging, and associated systems and methods |
KR20220030640A (ko) | 2020-09-03 | 2022-03-11 | 삼성전자주식회사 | 반도체 패키지 |
Family Cites Families (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5221865A (en) * | 1991-06-21 | 1993-06-22 | Crosspoint Solutions, Inc. | Programmable input/output buffer circuit with test capability |
JPH0653413A (ja) | 1992-07-29 | 1994-02-25 | Nec Corp | 半導体集積回路 |
JPH07263628A (ja) * | 1994-03-18 | 1995-10-13 | Fujitsu Ltd | 半導体装置 |
JP2679669B2 (ja) | 1995-02-28 | 1997-11-19 | 日本電気株式会社 | 半導体装置 |
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JP3989038B2 (ja) * | 1996-04-17 | 2007-10-10 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
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JP3414645B2 (ja) | 1998-06-26 | 2003-06-09 | 沖電気工業株式会社 | 半導体装置 |
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JP2002252246A (ja) | 2001-02-23 | 2002-09-06 | Matsushita Electric Ind Co Ltd | 半導体装置 |
JP2002319607A (ja) | 2001-04-19 | 2002-10-31 | Nec Corp | 半導体チップ |
US6876071B2 (en) * | 2001-06-30 | 2005-04-05 | Texas Instruments Incorporated | Masking layer in substrate cavity |
JP2003060051A (ja) | 2001-08-10 | 2003-02-28 | Rohm Co Ltd | 半導体集積回路装置及びそれを用いた電子装置 |
TW536765B (en) * | 2001-10-19 | 2003-06-11 | Acer Labs Inc | Chip package structure for array type bounding pad |
KR100461721B1 (ko) * | 2002-05-27 | 2004-12-14 | 삼성전기주식회사 | 리드 방열 세라믹 패키지 |
TW540123B (en) * | 2002-06-14 | 2003-07-01 | Siliconware Precision Industries Co Ltd | Flip-chip semiconductor package with lead frame as chip carrier |
US7274094B2 (en) * | 2002-08-28 | 2007-09-25 | Micron Technology, Inc. | Leadless packaging for image sensor devices |
US6924552B2 (en) * | 2002-10-21 | 2005-08-02 | Hrl Laboratories, Llc | Multilayered integrated circuit with extraneous conductive traces |
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US7005720B2 (en) * | 2004-01-23 | 2006-02-28 | Siliconware Precision Industries Co., Ltd. | Semiconductor package with photosensitive chip and fabrication method thereof |
-
2003
- 2003-03-27 JP JP2003087824A patent/JP3986989B2/ja not_active Expired - Fee Related
-
2004
- 2004-03-22 CN CNB2004100477017A patent/CN100378979C/zh not_active Expired - Fee Related
- 2004-03-26 US US10/809,910 patent/US7030503B2/en not_active Expired - Lifetime
-
2006
- 2006-03-14 US US11/374,057 patent/US7397138B2/en not_active Expired - Fee Related
-
2008
- 2008-06-19 US US12/213,410 patent/US7675184B2/en not_active Expired - Lifetime
-
2010
- 2010-01-15 US US12/688,506 patent/US7847418B2/en not_active Expired - Fee Related
- 2010-10-27 US US12/913,308 patent/US8212366B2/en not_active Expired - Fee Related
-
2012
- 2012-06-05 US US13/489,215 patent/US8456024B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US20110037173A1 (en) | 2011-02-17 |
JP2004296832A (ja) | 2004-10-21 |
CN1540754A (zh) | 2004-10-27 |
CN100378979C (zh) | 2008-04-02 |
US7847418B2 (en) | 2010-12-07 |
US7675184B2 (en) | 2010-03-09 |
US7030503B2 (en) | 2006-04-18 |
US20100117083A1 (en) | 2010-05-13 |
US20120241970A1 (en) | 2012-09-27 |
US8212366B2 (en) | 2012-07-03 |
US8456024B2 (en) | 2013-06-04 |
US20080265252A1 (en) | 2008-10-30 |
US20040188857A1 (en) | 2004-09-30 |
US20060175714A1 (en) | 2006-08-10 |
US7397138B2 (en) | 2008-07-08 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050531 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061218 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070109 |
|
A521 | Request for written amendment filed |
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|
A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070619 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070711 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 3986989 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100720 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110720 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110720 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120720 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120720 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130720 Year of fee payment: 6 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |